CN101197561B - 可多重配置的触发器电路 - Google Patents
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Abstract
本发明属于时序电路技术领域，具体为一种可多重配置的触发器电路。该电路由数据输入控制电路、同步复置位控制电路、时钟控制电路和触发器主体电路连接组成。并且可以根据功能的需要，配置成上升沿或者下降沿触发、同步或者异步、拥有置位端、清零端以及使能端的各类28种D触发器电路以及锁存器电路，供用户选择。
Description
技术领域
本发明属于时序电路技术领域，具体涉及一种可配置器件中的触发器电路。
技术背景
在电路设计中，人们经常使用触发器电路作为电路的记忆元件，配合组合逻辑来实现时序电路的功能。而在各种类型的触发器电路中，D触发器是最简单最基本的触发器电路，其他类型的如RS、JK、T等触发器都可以通过D触发器加上一些组合逻辑门来实现。而根据具体的电路功能要求，可以选择不同类型不同功能的触发器来完成具体的时序电路。以D触发器为例，有边沿触发器、电平触发器。边沿触发器中有上升沿触发器和下降沿触发器；电平触发器又分为高电平触发器和低电平触发器。拥有同步复置位的触发器，拥有输入使能端的触发器，以及拥有上述功能各种组合的触发器。总而言之，触发器电路根据功能需要会有多种多样的电路形式。
在可配置器件(如FPGA)中，可通过可配置的逻辑单元配合可配置的互连资源来实现各种电路功能。要实现时序电路就要求在可配置的逻辑单元中也要有触发器电路，来配置实现相关时序电路的功能。为了能实现各种时序电路，我们需要能够实现各种不同类型的触发器电路。由于触发器的种类很多，人们无法通过一个触发器电路能配置出所有的触发器电路。现在较为常见的方法，是设计一个能实现一定功能的触发器电路，然后通过和逻辑单元内其他可配置的组合逻辑单元配合来形成其他类型的触发器电路。
这一方法可以减小逻辑单元内触发器单元电路的复杂度，同时又能保证可配置器件能够配置出所要求的触发器电路。但是如果逻辑单元内触发器单元电路过于简单，在通过组合逻辑配合形成所要求的触发器单元，有会造成触发器延时特性的降低，组合逻辑的利用率下降的缺点。如何设计逻辑单元内触发器的单元电路就成了可配置器件高效配置时序电路的关键。
D触发器是最简单最基本的触发器电路，电路具有通用性，基本上所有时序电路都可以通过D触发器来配置完成，而且其他类型的触发器电路也可以通过D触发器配合组合逻辑产生。我们考虑设计一个可以实现基本所有D触发器功能的电路，同时通过逻辑单元中组合逻辑的配合来实现其他类型的触发器电路。本发明中的可多重配置的触发器电路，就是通过较少的门电路就可以几乎实现所有的D触发器的电路，包括上升沿、下降沿的边沿触发器，高低电平的锁存器，有同异步的置复位端以及输入使能端的触发器。而通过对输入信号或是编程点的控制就能简单的配置成这些不同功能的触发器电路。
发明内容
本发明的目的在于提供一种可配置出各种不同功能的触发器电路，供用户选择。
本发明提出的触发器电路，可通过输入的控制信号或者编程点对触发器电路进行配置，使其能够实现各种共28类的D触发器电路以及锁存器电路的功能。具体的电路结构以及电路功能如下描述：
图1为可配置的触发器的整体框架图，图2到图5分别为整体框架图中各组成模块的逻辑电路图。其中图2为数据输入控制电路图，是由数据输入端、控制端以及输出反馈端组成的组合逻辑，此模块实现表3所描述的电路功能，图6为此模块的门级电路图，采用这样的门级电路会比直接根据电路图画出的门级电路更加简单有效；图3为异步复置位控制电路图，是由复置位信号以及同异步选择信号组成的组合逻辑，此模块实现如表4所描述的电路功能；图4为时钟控制电路图，是由时钟信号以及边沿触发选择信号组成的组合逻辑，实现触发边沿控制的功能。图5为触发器主体电路图，是在一个带有异步复置位端的主从触发器的基础上，加上了触发器和锁存器输出选择电路以及输出反馈端。
如图1所示，100就是可多重配置的触发器电路，它包括数据输入控制电路101、同步复置位控制电路102、时钟控制电路103、触发器主体电路104。可多重配置的触发器电路的端口包括数据输入端D、使能端E、时钟端CK、复位端R、置位端S、同异步选择端DS_S、锁存器触发器选择端LF_S、时钟有效边沿选择端RF_S和数据输出端Q，如表2所示。其中DS_S，LF_S，RF_S三个输入可以接控制端输入，也可以作为编程点输入。
数据输入控制电路101的输入为D、E、S、R、DS_S和DQ，输出为D1，其中DQ为触发器主体电路104的输出，而D1则作为触发器主体电路104的一个输入；同异步控制电路102的输入为S、R和DS_S，输出为SS和SR，其中SS和SR同为触发器主体电路104的输入；时钟控制电路103的输入为CK和RF_S，输出为C和CN，其中C和CN同为触发器主体电路104的输入；触发器主体电路104的输入D1、SS、SR、C、CN和LF_S，输出为DQ和Q，其中D1、SS、SR、C和CN分别来自数据输入控制电路101、同异步控制电路102和时钟控制电路103的输出，而DQ则作为数据输入控制电路101的一个输入。
如图2所示，101为数据输入控制电路。电路输入端为D、E、S、DS_S、R和DQ，输出端为D1。电路是由三输入或非门208、两输入或门207、三输入与门206、三输入与门205、两输入与非门204、反相器203、反相器202和反相器201组成。其中三输入或非门208的输出端为D1，其三个输入端分别来自三输入与门205、三输入与门206和两输入或门207的输出；两输入或门207的输出端作为三输入或非门208的一个输入，其两个输入端分别为DS_S和R；三输入与门206的输出端作为三输入或非门208的一个输入，其三个输入端分别来自两输入与非门204的输出、反相器202的输出和反相器203的输出；三输入与门205的输出端作为三输入或非门208的一个输入，其三个输入端分别来自反相器201的输出、E和反相器204的输出；两输入与非门204的输出端作为三输入与门205和三输入与门206的一个输入端，其两个输入端分别为S和DS_S；反相器203的输出端为三输入与门206的一个输入，其输入端为DQ；反相器202的输出端为三输入与门206的一个输入，其输入端为E；反相器201的输出端为三输入与门205的一个输入，其输入端为D。
但由于按照这样的逻辑电路来画门级电路的话，电路的延迟性能不十分理想，因此，本发明采用的门级电路如图6所示。601、602和603分别为P1和N1、P2和N2以及P3和N3组成的反相器单元，其输入分别为E、S和DS_S，输出分别为NE、NS和NDS_S，其功能为得到输入信号的反相信号；604为P4、P5、P6以及N4、N5、N6组成的一个三输入或非门单元，其三个输入分别为NDS_S、R和NS，输出为T0；605为P7、P8以及N7、N8组成了一个两输入与非门单元，其两个输入分别为DS_S和R，输出为T1；606为P9、P10、P11、P12、P13、P14、P15以及N9、N10、N11、N12、N13、N14、N15组成的八输入电路单元，其八个输入分别为T0、T1、E、NE、DQ、D、C和CN，输出为PM。其电路功能与DS_S、R和S有关，当同异步复置位信号DS_S为0时，即电路配置成异步复置位时，根据电路604和605，T0为0，T1为1，那么在电路606中，P9、N9导通，P12、N12关闭，电路退化为有E选择输入的电路，E＝1时把D送到触发器主体电路的数据输入端，当E＝0时把DQ送到触发器主体电路的数据输入端；当同异步复置位信号DS_S为1时，即电路配置成同步复置位时，电路605退化为输入为R的反相器，电路604退化为输入为R、NS的两输入或非门，当R有效即为1时，T0＝T1＝0，在电路606中，DPU被上拉到VDD，DPD悬空，电路被复位；当R为0而S有效为1时，T0＝T1＝1，在电路606中，DPD被下拉到GND，DPU悬空，电路被置位；当R、S都无效为0时，T0为0，T1为1，那么在电路606退化为由E选择输入的电路。其实现的功能与表3描述的功能相同。
如图3所示，102为异步复置位控制电路。电路输入端为S、DS_S和R，输出端为SS和SR。电路是由反相器301、反相器302、两输入或门303和两输入与门304组成。其中两输入与门304的输出端为SR，其两个输入端分别来自反相器302的输出和R；两输入或门303的输出端为SS，其两个输入端分别来自反相器301的输出和DS_S；反相器302的输出端为两输入与门304的一个输入，其输入端为DS_S；反相器301的输出端为两输入或门303的一个输入，其输入端为S。这样只有在同异步复置位信号DS_S为1时，异步复置位信号才会送到触发器主体电路中，否则将被异步复置位控制电路所屏蔽，而无法达到异步复置位的功能。
如图4所示，103为时钟控制电路。电路输入端为CK和RF_S，输出端为C和CN。电路是由反相器401、反相器402和二选一的选择器403组成。其中反相器402的输出端为CN，其输入端为C；二选一的选择器403的输出端为C，其两个数据输入端分别来自反相器401的输出和CK，其选择控制端为RF_S；反相器401的输出端为二选一的选择器403的一个输入数据，其输入端为CK。这样根据输入控制端的RF_S，就可以控制把CK或是CK的反相作为C，作为触发器主体电路的时钟信号了。
如图5所示，104为触发器主体电路。电路输入端为D1、SS、SR和LF_S，输出端为Q和DQ。电路是由三态反相器501、三态反相器502、三态反相器503、三态反相器504、两输入与门505、两输入或非门506、两输入与门507、两输入或非门508、反相器509、反相器510、二选一的选择器511、反相器512和反相器513组成。其中反相器513的输出端为DQ，其输入端为二选一的选择器511的输出；反相器512的输出端为Q，其输入端为二选一的选择器511的输出；二选一的选择器511的输出端为反相器512和反相器513的输入，其两个数据输入端为反相器509的输出和反相器510的输出，其输入选择端为LF_S；反相器510的输出端为二选一的选择器511的一个数据输入，其输入端为508两输入或非门的输出；反相器509的输出端为二选一的选择器511的一个数据输入，其输入端为两输入或非门506的输出；两输入或非门508的输出端为反相器510和三态反相器504的输入，其两个输入端分别为两输入与门507的输出和SR；两输入与门507的输出端为两输入或非门508的一个输入，其两个输入端分别为三态反相器503以及三态反相器504的输出和SR；两输入或非门506的输出端为反相器509、反相器502和三态反相器503的输入，其两个输入端分别为两输入与门505的输出和SR；两输入与门505的输出端为两输入或非门506的一个输入，其两个输入端分别为三态反相器501以及三态反相器502的输出和SS；三态反相器504的输出端为两输入与门507的一个输入，其数据输入端为两输入或非门508的输出，其两个控制输入端分别为C和CN；三态反相器503的输出端为两输入与门507的一个输入，其数据输入端为两输入或非门506的输出，其两个控制输入端分别为CN和C；三态反相器502的输出端为两输入与门505的一个输入，其数据输入端为两输入或非门506的输出，其两个控制输入端分别为CN和C；三态反相器501的输出端为两输入与门505的一个输入，其数据输入端为D1，其两个控制输入端分别为C和CN。其中三态反相器501、三态反相器502、三态反相器503和三态反相器504是相似的电路单元，其门级电路如图7所示的702单元；两输入与门505和两输入或非门506组成的电路与两输入与门507和两输入或非门508组成的电路也是相似的单元，其门级电路如图7所示的701单元。触发器主体电路就是在拥有异步复置位的D触发器的基础上加入了二选一的选择器511单元来实现触发器与锁存器选择输出的功能，以及输出反馈端配合数据输入控制电路101来实现用控制功能的触发器电路。
技术效果
通过对输入信号的控制，能够配置成上升沿或者下降沿触发、同步或者异步、拥有置位端、清零端以及使能端的各类28种D触发器电路或者是锁存器电路，通过这些触发器和锁存器电路能够方便的实现各种功能的时序电路，节约了可配置器件中其他组合逻辑单元以及互联资源。
表1 可配置的D触发器功能说明。
表2 可配置的D触发器端口说明。
表3 可配置的触发器数据输入端功能说明。
表4 可配置的触发器同步复置位控制端功能说明。
表5 28种可配置的D触发器的配置方案。
附图说明
图1 可配置的触发器的整体框架图。
图2 数据输入控制电路图。
图3 异步复置位控制电路图。
图4 时钟控制电路图。
图5 触发器主体电路图。
图6 数据输入控制模块的门级电路图。
图7 触发器主体电路的部分门级电路图。
图中标号：100代表的是整个可配置的触发器的整体框架图，101代表的是数据输入控制电路模块，102代表的是异步复置位控制电路模块，103代表的是时钟控制电路模块，104代表的是触发器主体电路模块；201、202、203、301、302、401、402、509、510、512、513、601、602和603都是代表的反相器单元；204和605代表的是两输入与非门单元；207、304、505和507代表的是两输入与门单元；205和206代表的是三输入与门单元；208和604代表的是三输入或非门单元；303代表的是两输入或门单元；506和508代表的是两输入或非门单元；403和511代表的是二选一的选择器单元；501、502、503、504和702代表的三态反相器单元；606代表了一个数据输入控制电路；701代表了一个异步复置位电路控制电路。P1到P20代表了CMOS工艺下的PMOS管，N1到N20代表了CMOS工艺下的NMOS管。
具体实施方式
如表1所示，表中描述的FFD、FFDN、FFDE、FFDEN、FFDC、FFDCN、FFDP、FFDPN、FFDR、FFDRN、FFDS、FFDSN、FFDCP、FFDCPN、FFDRS、FFDRSN、FFDCE、FFDCEN、FFDPE、FFDPEN、FFDRE、FFDREN、FFDSE、FFDSEN、FFDCPE、FFDCPEN、FFDRSE、FFDRSEN等各种上升沿或者下降沿触发、同步或者异步、拥有置位端、清零端以及使能端共28种D触发器以及锁存器都能通过此电路配置而实现。其中DS_S、LF_S、RF_S是电路工作模式控制信号。DS_S＝0时电路配置成异步，DS_S＝1时电路配置成同步；LF_S＝0时电路配置成锁存器，LF_S＝1时电路配置成触发器；RF_S＝0时电路为上升沿触发，RF_S＝1时电路为下降沿触发。具体工作配置原理如下所述：
当RF_S＝0时，时钟控制电路模块103的二选一选择器403就把CK作为C，CK的反相作为CN输入到触发器主体电路104的时钟端，这样电路就被配置为上升沿触发的电路；当RF_S＝1时，时钟控制电路模块103的二选一选择器403就把CK作为CN，CK的反相作为C输入到触发器主体电路104的时钟端，这样电路就被配置为下降沿触发的电路。
当LF_S＝0时，触发器主体电路104的二选一选择器511就把反相器509的输出作为整个电路的输出，这样电路只经过了一级的锁存，所以配置为锁存器电路；当LF_S＝1时，触发器主体电路104的二选一选择器511就把反相器510的输出作为整个电路的输出，这样电路只经过了两级锁存，所以配置为触发器电路。
当DS_S＝0时，数据输入控制模块101的604和605的输出T0＝0，T1＝1，606中的P9和N9导通，P12和N12关闭，使得数据输入控制电路101退化为由E选择输入的电路(具体功能的分析见后面的段落)，而复置位信号的同步输入端被屏蔽，对于同异步控制电路102来说，DS_S＝0，就相当于把复置位信号作为异步信号输入到触发器主体电路104中去，这样电路就被配置为异步复置位电路；同理，当DS_S＝1时，对异步复置位控制电路102来说，就相当于把复置位信号的异步输入端所屏蔽，而数据输入控制模块101的605电路退化为输入为R的反相器，604电路退化为输入为R、NS的两输入或非门，数据输入控制电路101则为受同步复置位信号控制的输入电路，这样电路就被配置为同步复置位电路。
当R有效等于1时，电路将复位，当S有效等于1时，电路将置位，而R具有更高的优先级，即当R＝1时不管S是什么信号，电路都将复位。同步时通过图6的604电路可以看出R＝1时将屏蔽S的取值而将T0置0，而异步时通过图5的104中的505、506、507和508电路可以看出SR＝1时也将屏蔽SS的取值而将触发器中储存的值置为0。这样电路就可以实现同异步复置位的功能。
那么在同异步复置位信号都无效的情况下，数据输入控制电路101退化为由E选择输入的电路，而图5的104中的505、506、507和508组成的异步复置位电路也不会屏蔽输入的数据，那么由于T0＝0，T1＝1，根据606电路所示，当E＝1时，电路输入为D，即输入有效，当E＝0时，电路输入为DQ是输出的反馈端，即输入无效，输出保持，这样相当于是一个拥有输入使能功能的电路。这样电路就可以实现输入使能的功能。
综上所述，我们可以通过控制电路的输入信号来把电路配置为上升沿或者下降沿触发、同步或者异步、拥有置位端、清零端以及使能端的D触发器以及锁存器的带电路。具体的28种D触发器电路配置方案如表5所示。
| 名称 | 触发器端口 | 功能说明 |
| FFD | D CK Q | D触发器(上升沿触发) |
| FFDN | D CK Q | D触发器(下降沿触发) |
| FFDE | D CK E Q | 带使能端的D触发器(上升沿触发) |
| FFDEN | D CK E Q | 带使能端的D触发器(下降沿触发) |
| FFBC | D CK R Q | 带异步清零端的D触发器(上升沿触发) |
| FFDCN | D CK R Q | 带异步清零端的D触发器(下降沿触发) |
| FFDP | D CK S Q | 带异步置位端的D触发器(上升沿触发) |
| FFDPN | D CK S Q | 带异步置位端的D触发器(下降沿触发) |
| FFDR | D CK R Q | 带同步清零端的D触发器(上升沿触发) |
| FFDRN | D CK R Q | 带同步清零端的D触发器(下降沿触发) |
| FFDS | D CK S Q | 带同步置位端的D触发器(上升沿触发) |
| FFDSN | D CK S Q | 带同步置位端的D触发器(下降沿触发) |
| FFDCP | D CK R S Q | 带异步清零端和异步置位端的D触发器(上升沿触发) |
| FFDCPN | D CK R S Q | 带异步清零端和异步置位端的D触发器(下降沿触发) |
| FFDRS | D CK R S Q | 带同步清零端和同步置位端的D触发器(上升沿触发) |
| FFDRSN | D CK R S Q | 带同步清零端和同步置位端的D触发器(下降沿触发) |
| FFDCE | D CK R E Q | 带异步清零端和使能端的D触发器(上升沿触发) |
| FFDCEN | D CK R E Q | 带异步清零端和使能端的D触发器(下降沿触发) |
| FFDPE | D CK S E Q | 带异步置位端和使能端的D触发器(上升沿触发) |
| FFDPEN | D CK S E Q | 带异步置位端和使能端的D触发器(下降沿触发) |
| FFDRE | D CK R E Q | 带同步清零端和使能端的D触发器(上升沿触发) |
| FFDREN | D CK R E Q | 带同步清零端和使能端的D触发器(下降沿触发) |
| FFDSE | D CK S E Q | 带同步置位端和使能端的D触发器(上升沿触发) |
| FFDSEN | D CK S E Q | 带同步置位端和使能端的D触发器(下降沿触发) |
| FFDCPE | D CK R S E Q | 带异步清零端、异步置位端和使能端的D触发器(上升沿触发) |
| FFDCPEN | D CK R S E Q | 带异步清零端、异步置位端和使能端的D触发器(下降沿触发) |
| FFDRSE | D CK R S E Q | 带同步清零端、同步置位端和使能端的D触发器(上升沿触发) |
| FFDRSEN | D CK R S E Q | 带同步清零端、同步置位端和使能端的D触发器(下降沿触发) |
表1
| 名称 | 输入输出方向 | 用途 |
| D | 输入 | 触发器数据端 |
| E | 输入 | 触发器使能端，1工作0保持 |
| CK | 输入 | 触发器时钟 |
| R | 输入 | 触发器复位端，1有效 |
| S | 输入 | 触发器置位端，1有效 |
| Q | 输出 | 触发器输出端 |
| DS_S | 编程点 | 同异步复置位选择端，0为异步1为同步 |
| LF_S | 编程点 | 锁存器触发器选择端，0为锁存器1为触发器 |
| RF_S | 编程点 | 时钟有效边沿选择端，0为上升沿1为下降沿 |
注：DS_S，LF_S，RF_S三个输入可以接控制端输入，也可以作为编程点输入。
表2
表2
| E | S | R | DS_S | D1 |
| X | X | 1 | 1 | 0 |
| X | 1 | 0 | 1 | 1 |
| 0 | 0 | 0 | 1 | DQ |
| 1 | 0 | 0 | 1 | D |
| 0 | X | X | 0 | DQ |
| 1 | X | X | 0 | D |
表3
| S | DS_S | SS |
| X | 1 | 1 |
| 1 | 0 | 0 |
| 0 | 0 | 1 |
| R | DS_S | SR |
| X | 1 | 0 |
| 1 | 0 | 1 |
| 0 | 0 | 0 |
表4
| D | E | CK | R | S | DS_S | LF_S | RF_S | |
| FFD | D | 1 | CK | 0 | 0 | X | 1 | 0 |
| FFDN | D | 1 | CK | 0 | 0 | X | 1 | 1 |
| FFDE | D | E | CK | 0 | 0 | X | 1 | 0 |
| FFDEN | D | E | CK | 0 | 0 | X | 1 | 1 |
| FFDC | D | 1 | CK | R | 0 | 0 | 1 | 0 |
| FFDCN | D | 1 | CK | R | 0 | 0 | 1 | 1 |
| FFDP | D | 1 | CK | 0 | S | 0 | 1 | 0 |
| FFDPN | D | 1 | CK | 0 | S | 0 | 1 | 1 |
| FFDR | D | 1 | CK | R | 0 | 1 | 1 | 0 |
| FFDRN | D | 1 | CK | R | 0 | 1 | 1 | 1 |
| FFDS | D | 1 | CK | 0 | S | 1 | 1 | 0 |
| FFDSN | D | 1 | CK | 0 | S | 1 | 1 | 1 |
| FFDCP | D | 1 | CK | R | S | 0 | 1 | 0 |
| FFDCPN | D | 1 | CK | R | S | 0 | 1 | 1 |
| FFDRS | D | 1 | CK | R | S | 1 | 1 | 0 |
| FFDRSN | D | 1 | CK | R | S | 1 | 1 | 1 |
| FFDCE | D | E | CK | R | 0 | 0 | 1 | 0 |
| FFDCEN | D | E | CK | R | 0 | 0 | 1 | 1 |
| FFDPE | D | E | CK | 0 | S | 0 | 1 | 0 |
| FFDPEN | D | E | CK | 0 | S | 0 | 1 | 1 |
| FFDRE | D | E | CK | R | 0 | 1 | 1 | 0 |
| FFDREN | D | E | CK | R | 0 | 1 | 1 | 1 |
| FFDSE | D | E | CK | 0 | S | 1 | 1 | 0 |
| FFDSEN | D | E | CK | 0 | S | 1 | 1 | 1 |
| FFDCPE | D | E | CK | R | S | 0 | 1 | 0 |
| FFDCPEN | D | E | CK | R | S | 0 | 1 | 1 |
| FFDRSE | D | E | CK | R | S | 1 | 1 | 0 |
| FFDRSEN | D | E | CK | R | S | 1 | 1 | 1 |
表5
Claims (6)
1.一种可多重配置的触发器电路，其特征在于它包括数据输入控制电路(101)、同异步复置位控制电路(102)、时钟控制电路(103)、触发器主体电路(104)；可多重配置的触发器电路的端口包括数据输入端D、使能端E、时钟端CK、复位端R、置位端S、同异步选择端DS_S、锁存器触发器选择端LF_S、时钟有效边沿选择端RF_S和数据输出端Q，其中DS_S，LF_S，RF_S三个输入可以接控制端输入，也可以作为编程点输入；其中：
数据输入控制电路(101)的输入为D、E、S、R、DS_S和DQ，输出为D1，其中DQ为触发器主体电路(104)的输出，而D1则作为触发器主体电路(104)的一个输入；同异步复置位控制电路(102)的输入为S、R和DS_S，输出为SS和SR，其中SS和SR同为触发器主体电路(104)的输入；时钟控制电路(103)的输入为CK和RF_S，输出为C和CN，其中C和CN同为触发器主体电路(104)的输入；触发器主体电路(104)的输入D1、SS、SR、C、CN和LF_S，输出为DQ和Q，其中D1、SS、SR、C和CN分别来自数据输入控制电路(101)、同异步复置位控制电路(102)和时钟控制电路(103)的输出，而DQ则作为数据输入控制电路(101)的一个输入。
2.根据权利要求1所述的多可重配置的触发器电路，其特征在于所述的数据输入控制电路(101)由三输入或非门(208)、第一两输入或门(207)、第一三输入与门(206)、第二三输入与门(205)、两输入与非门(204)、第一反相器(201)、第二反相器(202)和第三反相器(203)组成；其中三输入或非门(208)的输出端为D1，其三个输入端分别来自第二三输入与门(205)、第一三输入与门(206)和第一两输入或门(207)的输出；第一两输入或门(207)的输出端作为三输入或非门(208)的一个输入，其两个输入端分别为DS_S和R；第一三输入与门(206)的输出端作为三输入或非门(208)的一个输入，其三个输入端分别来自两输入与非门(204)的输出、第二反相器(202)的输出和第三反相器(203)的输出；第二三输入与门(205)的输出端作为三输入或非门(208)的一个输入，其三个输入端分别来自第一反相器(201)的输出、E和两输入与非门(204)的输出；两输入与非门(204)的输出端作为第二三输入与门(205)和第一三输入与门(206)的一个输入端，其两个输入端分别为S和DS_S；反相器(203)的输出端为三输入与门(206)的一个输入，其输入端为DQ；第二反相器(202)的输出端为第一三输入与门(206)的一个输入，其输入端为E；第一反相器(201)的输出端为第二三输入与门(205)的一个输入，其输入端为D。
3.根据权利要求1所述的多可重配置的触发器电路，其特征在于所述同异步复置位控制电路(102)由第四反相器(301)、第五反相器(302)、第二两输入或门(303)和第二 两输入与门(304)组成；其中第二两输入与门(304)的输出端为SR，其两个输入端分别来自第五反相器(302)的输出和R；第二两输入或门(303)的输出端为SS，其两个输入端分别来自第四反相器(301)的输出和DS_S；第五反相器(302)的输出端为第二两输入与门(304)的一个输入，其输入端为DS_S；第四反相器(301)的输出端为第二两输入或门(303)的一个输入，其输入端为S。
4.根据权利要求1所述的多可重配置的触发器电路，其特征在于所述的时钟控制电路(103)由第六反相器(401)、第七反相器(402)和二选一的选择器(403)组成；其中第七反相器(402)的输出端为CN，其输入端为C；二选一的选择器(403)的输出端为C，其两个数据输入端分别来自第六反相器(401)的输出和CK，其选择控制端为RF_S；第六反相器(401)的输出端为二选一的选择器(403)的一个输入数据，其输入端为CK。
5.根据权利要求1所述的多可重配置的触发器电路，其特征在于所述触发器主体电路由第一三态反相器(501)、第二三态反相器(502)、第三三态反相器(503)、第四三态反相器(504)、第三两输入与门(505)、第三两输入或非门(506)、第四两输入与门(507)、第四两输入或非门(508)、第八反相器(509)、第九反相器(510)、第二二选一的选择器(511)、第十反相器(512)和第十一反相器(513)组成；其中第十一反相器(513)的输出端为DQ，其输入端为第二二选一的选择器(511)的输出；第十反相器(512)的输出端为Q，其输入端为第二二选一的选择器(511)的输出；第二二选一的选择器(511)的输出端为第十反相器(512)和第十一反相器(513)的输入，其两个数据输入端为反相器第八(509)的输出和第九反相器(510)的输出，其输入选择端为LF_S；第九反相器(510)的输出端为第二二选一的选择器(511)的一个数据输入，其输入端为第四两输入或非门(508)的输出；第八反相器(509)的输出端为第二二选一的选择器(511)的一个数据输入，其输入端为第三两输入或非门(506)的输出；第四两输入或非门(508)的输出端为第九反相器(510)和第四三态反相器(504)的输入，其两个输入端分别为第四两输入与门(507)的输出和SR；第四两输入与门(507)的输出端为第四两输入或非门(508)的一个输入，其两个输入端分别为第三三态反相器(503)以及第四三态反相器(504)的输出和SR；第三两输入或非门(506)的输出端为第八反相器(509)、第二三态反相器(502)和第三三态反相器(503)的输入，其两个输入端分别为第三两输入与门(505)的输出和SR；第三两输入与门(505)的输出端为第三两输入或非门(506)的一个输入，其两个输入端分别为第一三态反相器(501)以及第二三态反相器(502)的输出和SS；第四三态反相器(504)的输出端为第四两输入与门(507)的一个输入，其数据输入端为第四两输入或非门(508)的输出，其两个控制输入端分别为C和CN；第三三态反相器(503)的输 出端为第四两输入与门(507)的一个输入，其数据输入端为第三两输入或非门(506)的输出，其两个控制输入端分别为CN和C；第二三态反相器(502)的输出端为第三两输入与门(505)的一个输入，其数据输入端为第三两输入或非门(506)的输出，其两个控制输入端分别为CN和C；第一三态反相器(501)的输出端为第三两输入与门(505)的一个输入，其数据输入端为D1，其两个控制输入端分别为C和CN。
6.根据权利要求2所述的可多重配置的触发器电路，其特征在于所述输入控制电路(101)的门级电路由3个反相器单元(601、602、603)、一个三输入或非门单元(604)、一个两输入与非门单元(605)和由7个PMOS管(P9-P15)和7个NMOS管(N9-N15)构成的8输入电路单元(606)组成；其中，3个反相器单元(601、602、603)的输入分别为E、S和DS-S，输出分别为NE、NS和NDS-S；三输入或非门单元(604)的三个输入分别为NDS-S、R和NS，输出为To；两输入与非门单元(605)的两个输入分别为DS-S和R，输出为T1；8输入电路单元(606)的8个输入分别为T0、T1、E、NE、DQ、D、C和CN，输出为PM。
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