DE19920335C1 - Anordnung zur Phasenangleichung eines Datensignals an ein Taktsignal in einem digitalen integrierten Schaltkreis - Google Patents

Anordnung zur Phasenangleichung eines Datensignals an ein Taktsignal in einem digitalen integrierten Schaltkreis

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Abstract

Die erfindungsgemäße Anordnung weist einen adaptiven Verzögerungsschaltkreis zum Verzögern eines Datensignals im Verhältnis zu einem Taktsignal auf. Weiterhin weist die Anordnung zumindest drei bistabile Kippstufen auf, wobei an einem Dateneingang der ersten bistabilen Kippstufe das verzögerte Datensignal, an dem Dateneingang der zweiten bistabilen Kippstufe das durch ein zweites Verzögerungsglied verzögerte Datensignal und an dem Dateneingang der dritten bistabilen Kippstufe das durch ein weiteres zweites Verzögerungsglied verzögerte Datensignal anliegt. An den jeweiligen Takteingängen der bistabilen Kippstufen liegt das Taktsignal an. Den Ausgängen der ersten und der zweiten bistabilen Kippstufe ist ein erster Vergleicherschaltkreis nachgeschaltet, und den Ausgängen der zweiten und der dritten bistabilen Kippstufe ist ein zweiter Vergleicherschaltkreis nachgeschaltet. Das Ausgangssignal der zweiten bistabilen Kippstufe entspricht dabei einem Datenausgangssignal. Den Vergleicherschaltkreisen ist ein Steuerschaltkreis zum Auswerten der Ausgangssignale der Vergleicherschaltkreise und zum Steuern der Verzögerung in dem Verzögerungsschaltkreis nachgeschaltet.

Description

Die Erfindung betrifft eine Anordnung zur Phasenangleichung eines Datensignals an ein Taktsignal in einem digitalen inte­ grierten Schaltkreis. Die Anordnung ist insbesondere für ei­ nen Einsatz bei einer Datenübertragung zwischen integrierten Schaltkreisen mit einer hohen Übertragungsrate im Gbit/s-Be­ reich vorgesehen.
Bei dem Datenaustausch zwischen digitalen integrierten Schaltkreisen ist ein Anliegen eines Daten- und Taktsignals mit einer bestimmten Phasenbeziehung an den Eingängen des die Daten verarbeitenden integrierten Schaltkreises für eine ein­ wandfreie Detektion und Verarbeitung der Daten von großer Be­ deutung. Diese Phasenbeziehung ist aufgrund von Laufzeitun­ terschieden, beispielsweise verursacht durch eine unter­ schiedliche Wegführung oder durch unterschiedliche Verarbei­ tungspfade in vorausgehenden integrierten Schaltkreisen, va­ riabel. In gleicher Weise kann die Phasenbeziehung am Eingang des integrierten Schaltkreises unbekannt sein, wenn bei­ spielsweise das Taktsignal von einem zentralen Taktgenerator zugeführt wird oder die Takterzeugung in dem integrierten Schaltkreis selbst erfolgt. In all diesen genannten Fällen ist eine Abstimmung zwischen dem Daten- und Taktsignal erfor­ derlich.
Das Problem einer notwendigen Phasenangleichung tritt insbe­ sondere in integrierten Schaltkreisen auf, die für eine große Verarbeitungskapazität, beispielsweise im Gbit/s-Bereich, ausgelegt sind. In diesem Bereich kann auch bei einer paral­ lelen Führung des Daten- und Taktsignals bereits aufgrund von Toleranzen der jeweiligen Übertragungsstrecke keine ausrei­ chende synchrone Übertragung der Signale gewährleistet wer­ den.
Aus der DE 38 26 717 A1 ist eine Signalphasenabgleichschal­ tung bekannt, um den Übergang eines Taktsignals mit Übergän­ gen eines Horizontalzeilensynchronisationssignals in Überein­ stimmung zu bringen. Diese Schaltung enthält eine Reihe von Verzögerungselementen, die mehrere Phasen des Taktsignals liefern. Die von der Schaltung gelieferte Länge der Phasen­ verzögerung ist größer als die Periode des Taktsignals. Das Taktsignal und die verzögerten Phasen des Taktsignals werden einer Schaltung zugeführt, die eine Phase des Taktsignals mit einem innerhalb eines vorgegebenen Zeitintervalls des Über­ gangs des Horizontalzeilensynchronisationssignals auftreten­ den Übergang auswählt.
Aus der JP 09181579 A ist ein sogenannter Raten-Generator be­ kannt, der eine Signalrate mit einem beliebigen Zeitintervall generieren kann.
Aus der EP 0 424 741 A2 ist schließlich eine Schaltung zur digitalen Phasensynchronisation bekannt, wobei ein empfange­ ner digitaler Datenstrom mit dem Empfängertakt synchronisiert wird. Mittels einer Vielzahl von Verzögerungseinrichtungen wird eine Vielzahl von verzögerten Eingangssignalen gene­ riert, die anschließend mit dem Empfängertakt verglichen wer­ den, um das verzögerte Eingangssignal mit der geringsten Pha­ senabweichung zu dem Empfängertakt zu ermitteln. Nach dieser Ermittlung wird mittels einer Multiplexerschaltung das geeig­ nete verzögerte Eingangssignal ausgewählt.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Anord­ nung anzugeben, die in einfacher Weise eine Phasenangleichung zwischen einem Datensignal und einem Taktsignal realisiert. Diese Aufgabe wird durch die Anordnung gemäß dem unabhängigen Patentanspruch gelöst. Vorteilhafte Weiterbildungen der Er­ findung sind den abhängigen Patentansprüchen zu entnehmen.
Die erfindungsgemäße Anordnung weist einen adaptiven Verzöge­ rungsschaltkreis zum Verzögern eines Datensignals im Verhält­ nis zu einem Taktsignal auf. Weiterhin weist die Anordnung zumindest drei bistabile Kippstufen auf, wobei an einem Da­ teneingang der ersten bistabilen Kippstufe das verzögerte Da­ tensignal, an dem Dateneingang der zweiten bistabilen Kipp­ stufe das durch ein zweites Verzögerungsglied verzögerte Da­ tensignal und an dem Dateneingang der dritten bistabilen Kippstufe das durch ein weiteres zweites Verzögerungsglied verzögerte Datensignal anliegt. An den jeweiligen Takteingän­ gen der bistabilen Kippstufen liegt das Taktsignal an. Den Ausgängen der ersten und der zweiten bistabilen Kippstufe ist ein erster Vergleicherschaltkreis nachgeschaltet, und den Ausgängen der zweiten und der dritten bistabilen Kippstufe ist ein zweiter Vergleicherschaltkreis nachgeschaltet. Das Ausgangssignal der zweiten bistabilen Kippstufe entspricht dabei einem Datenausgangssignal. Den Vergleicherschaltkreisen ist ein Steuerschaltkreis zum Auswerten der Ausgangssignale der Vergleicherschaltkreise und zum Steuern der Verzögerung in dem Verzögerungsschaltkreis nachgeschaltet.
Die erfindungsgemäße Anordnung bewirkt, daß das in der Verzö­ gerungseinrichtung verzögerte Datensignal in drei identische Datensignale mit zueinander äquidistanten Phasenlagen aufge­ spalten wird. Anschließend werden die einzelnen Datenströme durch die bistabilen Kippstufen mit dem Taktsignal abgeta­ stet. Durch die zweiten Verzögerungsglieder wird ein zeitli­ ches Toleranzfeld um das Datenausgangssignal geschaffen, an­ hand dessen eine Einschätzung hinsichtlich der Phasenlage des Datensignals im Verhältnis zum Taktsignal erfolgen kann. Ist die Phasenlage des Datensignals gegenüber dem Taktsignal kor­ rekt, so liegen an den Ausgängen der bistabilen Kippstufen zu jeder Zeit die gleichen Signale an, d. h. auch das dem Daten­ signal der zweiten bistabilen Kippstufe vorrauseilende Daten­ signal der ersten bistabilen Kippstufe sowie das nachfolgende Datensignal der dritten bistabilen Kippstufe werden mit dem gleichen Zustand von dem Taktsignal abgetastet. Eine Verände­ rung der Verzögerung des Datensignals durch den Verzögerungs­ schaltkreis wird in diesem Fall nicht durchgeführt. Kommt es dahingegen zu einem unterschiedlichen Ausgangssignal der bi­ stabilen Kippstufen, so wird beispielsweise für den Fall, daß in der dritten bistabilen Kippstufe ein unterschiedlicher Zu­ stand des Datensignals abgetastet wird, durch die Ausgangs­ signale der Vergleicherschaltkreise der Steuerschaltkreis und schließlich der Verzögerungsschaltkreis angesteuert und die Verzögerung des Datensignals verringert. Tritt dahingegen der Fall auf, daß in der ersten bistabilen Kippstufe ein unter­ schiedlicher Zustand des Datensignals abgetastet wird, so wird das Datensignal eine zusätzliche Verzögerung gegenüber dem Taktsignal erfahren. Die Zeitkonstanten der zweiten Ver­ zögerungsglieder bestimmen dabei die zeitliche Breite des To­ leranzfeldes. Somit kann beispielsweise abhängig von der ef­ fektiven Übertragungsrate bzw. der Breite der Datenimpulse eine jeweils optimale Phasenangleichung des Datensignals an das Taktsignal erfolgen.
Die Vergleicherschaltkreise können dabei gemäß Ausgestaltun­ gen jeweils als ein logisches Exklusiv-ODER-Gatter und die bistabilen Kippstufen als flankengesteuerte bistabile Kipp­ stufen verwirklicht sein. Die Flankensteuerung bedingt, daß das Datensignal vor dem Taktsignal an dem Eingang der jewei­ ligen bistabilen Kippstufe anliegt, damit es durch die stei­ gende Flanke des gesetzten Taktsignals übernommen werden kann.
Die erfindungsgemäße Anordnung ist vorteilhaft in einem brei­ ten Einsatzbereich von Übertragungskapazitäten verwendbar und kann durch eine jeweils geeignete Wahl der Verzögerungsglie­ der adaptiv angepaßt werden. Weiterhin kann die Anordnung in einfacher Weise aus bekannten Strukturen der Digitaltechnik aufgebaut werden.
Gemäß einer ersten Weiterbildung der erfindungsgemäßen Anord­ nung ist der adaptive Verzögerungsschaltkreis als eine Verzö­ gerungskette mit einer Anzahl von ersten Verzögerungsgliedern und einer Anzahl von Schaltgliedern zum direkten Durchschal­ ten des Datensignals oder zum Durchschalten des durch eine jeweilige Anzahl von ersten Verzögerungsgliedern verzögerten Datensignals ausgestaltet. Dabei wird das jeweils ausgewählte Schaltglied von dem Steuerschaltkreis angesteuert.
Durch eine geeignete Wahl der Anzahl der ersten Verzögerungs­ glieder, die in ihrer Gesamtheit beispielsweise die Periode des Taktsignals umfassen, kann eine feinstufige Einstellung der Phasenlage des Datensignals durchgeführt werden. Hierbei ist zu beachten, daß die Toleranz zwischen der Phasenlage des Datensignals und der Phasenlage des Taktsignals maximal der halben Verzögerungsdauer eines ersten Verzögerungsgliedes entspricht. Durch eine entsprechende Wahl der Anzahl Verzöge­ rungsglieder kann diese Toleranz vorteilhaft sehr klein ge­ halten werden.
Gemäß einer weiteren, auf der vorhergehenden Weiterbildung basierenden Weiterbildung der erfindungsgemäßen Anordnung ist der Steuerschaltkreis als ein Zählschaltkreis verwirklicht.
Der Zählschaltkreis weist eine der Anzahl der Schaltglieder entsprechende Anzahl Steuerausgänge zum Ansteuern jeweils ei­ nes Schaltglieds zum Durchschalten des Datensignals auf, wo­ bei abhängig von einem Zählerstand des Zählschaltkreises der entsprechende Steuerausgang ausgewählt wird.
Gemäß einer weiteren, auf der vorhergehenden Weiterbildung basierenden Weiterbildung bewirkt ein gesetztes Ausgangs­ signal des ersten Vergleicherschaltkreises ein Heraufzählen, und ein gesetzten Ausgangssignal des zweiten Vergleicher­ schaltkreises ein Herabzählen des Zählschaltkreises.
Durch diese Weiterbildungen wird in einfacher Weise eine Steuerung der Auswahl der notwendigen Verzögerung des Daten­ signals verwirklicht. Ein Überschreiten des Toleranzfeldes, d. h. ein unterschiedlicher Abtastwert der drei bistabilen Kippstufen, bewirkt, daß ein Ausgangssignal der Vergleicher­ schaltungen gesetzt wird, welches wiederum ein Hoch- bzw. Herunterzählen in dem Zählschaltkreis zur Folge hat. Abhängig von dem aktuellen Zählerstand wird ein jeweiliges Schaltglied in der Verzögerungseinrichtung angesteuert, das das Datensig­ nal mit der entsprechenden Verzögerung durchschaltet. Eine schrittweise Annäherung - mit einer der Zeitkonstante des er­ sten Verzögerungsgliedes entsprechenden Schrittweite - des Datensignals an das Taktsignal beispielsweise über die ge­ samte Periode des Taktsignals wird hierdurch erreicht.
Einer weiteren Weiterbildung der erfindungsgemäßen Anordnung zufolge ist den Vergleicherschaltkreisen jeweils eine stabile Kippstufe nachgeschaltet. Diese stabilen Kippstufen bewirken vorteilhaft eine zeitliche Verlängerung von ansonsten nur kurzen Impulsen bei einem Zustandswechsel der Vergleicher­ schaltkreise, wodurch ein zuverlässiges Hoch- bzw. Herunter­ zählen in der Steuereinrichtung gewährleistet wird.
Auführungsbeispiele der Erfindung werden anhand der beilie­ genden Zeichnungen näher erläutert. Dabei zeigen
Fig. 1 eine schematische Darstellung der erfindungsgemäßen, und
Fig. 2 ein Zeitdiagramm der Signalverläufe in der Anordnung gemäß der Fig. 1.
In der Fig. 1 ist eine beispielhafte schematische Darstellung einer Anordnung zur Phasenangleichung angegeben. Eine derart gestaltete Anordnung kann insbesondere in digitalen inte­ grierten Schaltkreisen mit einer großen Verarbeitungskapazi­ tät, beispielsweise in der Größenordnung von mehreren Gbit/s eingesetzt werden. Durch die hohe Übertragungsrate kann es, wie einleitend beschrieben, beispielsweise durch Laufzeitun­ terschiede zu einer Phasenverschiebung zwischen einem an dem integrierten Schaltkreis anliegenden Datensignal in und einem synchron übertragenen Taktsignal clk kommen. Da die Abtastung des Datensignals zur Weiterverarbeitung in dem verarbeitenden integrierten Schaltkreis innerhalb eines bestimmten Zeitin­ tervalls durchgeführt werden muß, ist ein genauer Abgleich des Taktsignals auf das Datensignal bzw. umgekehrt notwendig. Die Anordnung kann dabei als eigenständige Schaltung reali­ siert oder in dem verarbeitenden Schaltkreis integriert wer­ den.
Das Datensignal in wird einem Verzögerungsschaltkreis D zuge­ führt, der beispielsweie als eine Verzögerungskette mit einer Anzahl von ersten Verzögerungsgliedern T1 und einer Anzahl n den ersten Verzögerungsgliedern T1 vor- bzw. nachgeschalteten Schaltgliedern S1. . .Sn verwirklicht ist.
Die Anzahl der ersten Verzögerungsglieder sollte derart be­ messen werden, daß über eine ganze Periode des Taktsignals clk, welches gemäß dem Beispiel der Fig. 2 beispielsweise der halben Periode des Datensignals in entspricht, eine feinstu­ fige Einstellung der Phasenlage des Datensignals in ermög­ licht wird und somit eine optimale Phasenangleichung des Da­ tensignals in an das Taktsignal clk erfolgt.
Die jeweilige Verzögerung des Datensignals in erfolgt mittels einer Auswahl eines jeweiligen Schaltglieds S1. . .Sn durch ei­ nen Steuerschaltkreis C. Dieser Steuerschaltkreis C weist eine der Anzahl n der Schaltglieder S1. . .Sn entsprechende An­ zahl Steuerausgänge 1. . .n auf.
Das direkt bzw. mit einer bestimmten Verzögerung durchge­ schaltete Datensignal in1 wird einer ersten bistabilen Kipp­ stufe FF1 zugeführt. Parallel hierzu wird das verzögerte Da­ tensignal in1 über ein zweites Verzögerungsglied T2 einer zweiten bistabilen Kippstufe FF2 und über ein weiteres zwei­ tes Verzögerungsglied T2 einer dritten bistabilen Kippstufe FF2 zugeführt. In den Kippstufen FF1, FF2, FF3 wird das je­ weils anliegende Datensignal in1, in2, in3 mit dem Taktsignal clk abgetaktet. Die bistabilen Kippstufen FF1, FF2, FF3 sind beispielsweise jeweils als ein bekanntes D-Flip-Flop ausge­ staltet.
Das Ausgangssignal der zweiten bistabilen Kippstufe FF2 ent­ spricht dem Datenausgangssignal out, welches eine optimale Phasenbeziehung zu dem Taktsignal clk aufweist. Die erste FF1 und dritte bistabile Kippstufe FF3 bilden ein symmetrisches Toleranzfeld um das Datenausgangssignal out, wobei die Größe des Toleranzfeldes entsprechend der Größe der zweiten Verzö­ gerungsglieder T2 dimensioniert ist.
Das Ausgangssignal der ersten FF1 und der zweiten bistabilen Kippstufe FF2, sowie das Ausgangssignal der zweiten FF2 und der dritten bistabilen Kippstufe FF3 werden in einem ersten XOR1 bzw. zweiten Vergleicherschaltkreis XOR2, die beispiels­ weise jeweils als ein bekanntes Exklusiv-ODER-Gatter verwirk­ licht sind, miteinander verglichen. Ist die Phasenbeziehung zwischen den verzögerten Datensignalen in1, in2, in3 und dem Taktsignal clk korrekt, so folgen die bistabilen Kippstufen FF1, FF2, FF3 synchron der Änderung der Datensignale in1, in2, in3. In diesem Fall behalten die Vergleicherschaltkreise XOR1 und XOR2 den binären Zustand 0.
Die Ausgangssignale der Vergleicherschaltkreise XOR1, XOR2 werden über eine jeweilige stabile Kippstufe MF dem Steuer­ schaltkreis C zugeführt. Der Steuerschaltkreis C ist als ein Zählschaltkreis ausgestaltet, wobei ein binärer Zustandswech­ sel 0 → 1 des Ausgangssignals up des ersten Vergleicher­ schaltkreises XOR1 beispielsweise ein Heraufzählen in dem Zählschaltkreis bewirkt, währenddessen ein binärer Zustands­ wechsel 0 → 1 des zweiten Vergleicherschaltkreises XOR2 ein Herunterzählen in dem Zählschaltkreis bewirkt. Abhängig von dem jeweils aktuellen Zählerstand wird ein entsprechender Steuerausgang 1. . .n ausgewählt, der das korrespondierende Schaltglied S1. . .Sn in dem Verzögerungsschaltkreis D ansteu­ ert.
Die Steuereinrichtung C kann dabei beispielsweise mit einer intelligenten Auswerteeinrichtung zur Auswertung der Aus­ gangssignale up, down der Vergleicherschaltkreise XOR1, XOR2 ausgerüstet sein. Diese kann beispielsweise veranlassen, daß bei Erreichen eines oberen oder unteren Zählerendstandes eine automatische Umkehrung der Zählrichtung oder ein Springen auf den jeweils anderen Zählerendstand durchgeführt wird. Dieses entspricht für den Fall, daß die Verzögerungskette eine ge­ samte Periode des Taktsignals clk umfaßt, einer Phasenände­ rung von 360° bzw. 0°. Weiterhin kann die Auswerteeinrichtung ein periodisches Springen zwischen zwei Steuerausgängen 1. . .n erkennen und dieses unterbinden.
Ein zu der Anordnung in der Fig. 1 gehöriges Zeitdiagramm der Signalverläufe der jeweiligen Datensignale in, in1, in2 und in3 sowie des Taktsignals clk in drei unterschiedlichen Pha­ senbeziehungen zu den Datensignalen ist in der Fig. 2 bei­ spielhaft dargestellt.
In der ersten Zeile der Fig. 2 ist der zeitliche Verlauf des ursprünglichen Datensignals in angegeben. Dieses Datensignal in wird in dem Verzögerungsschaltkreis D um eine besimmte An­ zahl n erster Verzögerungsglieder T1 verzögert, wobei diese Anzahl zwischen 0 und der Anzahl der ersten Verzögerungsglie­ der T1 variieren kann. Das derart verzögerte Datensignal in1 liegt gemäß der zweiten Zeile der Fig. 2 an dem Eingang der ersten bistabilen Kippstufe FF1 an. Entsprechend liegen die jeweils um eine bzw. zwei Zeitkonstanten der zweiten Verzöge­ rungsglieder T2 verzögerten Datensignale in2, in3 an der zweiten FF2 bzw. dritten bistabilen Kippstufe FF3 an, wie es in den Zeilen 3 und 4 beispielhaft dargestellt ist.
In den Zeilen 5 bis 7 sind beispielhaft drei unterschiedliche Phasenlagen des Taktsignals clk im Verhältnis zu den Datensi­ gnalen in1, in2, in3 angegeben. Die gestrichelten Linien stellen jeweils die Mitte der steigenden Flanke des Taktsig­ nals clk dar, mit der die Datensignale in1, in2, in3 synchron abgetastet werden.
In dem Beispiel a) ist eine ideale Phasenbeziehung zwischen dem Taktsignal clk und den Datensignalen in1, in2, in3 aufge­ zeigt. Die steigende Flanke des Taktsignals clk tastet je­ weils den binären Zustand 1 der Datensignale in1, in2, in3 ab. Hierdurch ändern sich die Ausgangssignale der bistabilen Kippstufen FF1, FF2, FF3 synchron und die Vergleicherschalt­ kreise XOR1, XOR2 ändern nicht ihre Zustände - ein Herauf- oder Herunterzählen des Zählschaltkreises erfolgt nicht.
In dem Beispiel b) ist das Taktsignal clk im Vergleich zu dem Beispiel a) vorauseilend. Wie anhand der gepunkteten Linie deutlich wird, tastet die steigende Flanke des Taktsignals clk in der ersten FF1 und zweiten bistabilen Kippstufe FF2 jeweils den binären Zustand 1 der Datensignale in1 bzw. in2 ab, in der dritten bistabilen Kippstufe FF3 jedoch tastet die steigende Flanke einen binären Zustand 0 ab. Durch diese un­ terschiedliche Abtastung wird in dem zweiten Vergleicher­ schaltkreis XOR2 der Zustand des Ausgangssignals down verän­ dert. Das gesetzte Ausgangssignal down bewirkt in dem Zähl­ schaltkreis ein Herunterzählen und eine entsprechende An­ steuerung eines anderen Schaltgliedes S1. . .Sn. Diese Steue­ rung bewirkt, daß das Datensignal in nachfolgend mit einer kleineren Anzahl erster Verzögerungsglieder T1 verzögert wird. Ist diese erste Änderung der Verzögerung nicht ausrei­ chend, so wird die Phasenlage des Datensignals bei den dar­ auffolgenden Abtastungen durch die steigende Flanke des Takt­ signals clk entsprechend weiter korrigiert.
In dem Beispiel c) ist die Phasenlage des Taktsignals clk im Vergleich zu dem Beispiel a) nachfolgend. Hierbei tritt der Fall auf, daß die steigende Flanke des Taktsignals clk in der ersten bistabilen Kippstufe FF1 den binären Zustand 0 des Da­ tensignals in1 abtastet, während sie in der zweiten FF2 und dritten bistabilen Kippstufe FF3 den binären Zustand 1 abta­ stet. Dieses führt zu einem Setzen des Ausgangssignals up des ersten Vergleicherschaltkreises XOR1, der nachfolgend ein Heraufzählen in dem Zählschaltkreis bewirkt. Durch das Her­ aufzählen wird die Auswahl des Steuerausgangs 1. . .0 verän­ dert, über den wiederum ein anderes Schaltglied S1. . .Sn zum Durchschalten des Datensignals in angesteuert wird. Dieses bewirkt in dem dargestellten Fall, daß das Datensignal in zu­ nächst durch ein zusätzliches erstes Verzögerungsglied T1 verzögert wird. Ist diese Änderung wiederum nicht ausrei­ chend, so erfolgt wie in dem Beispiel b) bei den darauffol­ genden Abtastungen eine weitere Korrektur der Phasenlage des Datensignals in. Die Korrektur erfolgt solange, bis die ideale Phasenbeziehung entsprechend dem Beispiel a) erreicht ist.
Für den Fall, daß beispielsweise die größt mögliche Verzöge­ rung des Datensignals in erreicht wird, erfolgt in dem Zähl­ schaltkreis beispielsweise ein Zurücksetzen des Zählerstands, welches einem Übergang von einer Periode zu einer vorherigen bzw. nachfolgenden Periode des Taktsignals clk entspricht. Da nur die Phasenbeziehung zwischen dem Datensignal in und dem Taktsignal clk von Bedeutung ist, bedeutet ein derartiger Übergang zwischen zwei Perioden des Taktsignals clk keine ne­ gative Beeinflussung der Verarbeitbarkeit des Datensignals in.

Claims (7)

1. Anordnung zur Phasenangleichung eines Datensignals (in) an ein Taktsignal (clk) in einem digitalen integrierten Schalt­ kreis, mit
  • - einem adaptiven Verzögerungsschaltkreis (D) zum Verzögern des Datensignals (in) im Verhältnis zu dem Taktsignal (clk),
  • - zumindest drei bistabilen Kippstufen (FF1, FF2, FF3), wobei an einem Dateneingang der ersten bistabilen Kippstufe (FF1) das verzögerte Datensignal (in1), an dem Dateneingang der zweiten bistabilen Kippstufe (FF2) das durch ein zweites Verzögerungsglied (T2) verzögerte Datensignal (in2) und an dem Dateneingang der dritten bistabilen Kippstufe (FF3) das durch ein weiteres zweites Verzögerungsglied (T2) verzö­ gerte Datensignal (in3) anliegt, und wobei an einem jewei­ ligen Takteingang der bistabilen Kippstufen (FF1, FF2, FF3) das Taktsignal (clk) anliegt,
  • - einem den Ausgängen der ersten (FF1) und der zweiten bista­ bilen Kippstufe (FF2) nachgeschalteten ersten Vergleicher­ schaltkreis (XOR1), wobei das Ausgangssignal der zweiten bistabilen Kippstufe (FF2) einem Datenausgangssignal (out) entspricht,
  • - einem den Ausgängen der zweiten (FF2) und der dritten bi­ stabilen Kippstufe (FF3) nachgeschalteten zweiten Verglei­ cherschaltkreis (XOR2), und
  • - einem den Vergleicherschaltkreisen (XOR1, XOR2) nachge­ schalteten Steuerschaltkreis (C) zum Auswerten der Aus­ gangssignale (up, down) der Vergleicherschaltkreise (XOR1, XOR2) und zum Steuern der Verzögerung des Datensignals (in) in dem Verzögerungsschaltkreis (D).
2. Anordnung nach Anspruch 1, bei der der adaptive Verzögerungsschaltkreis (D) als eine Verzöge­ rungskette mit einer Anzahl von ersten Verzögerungsgliedern (T1) und einer Anzahl von Schaltgliedern (S1. . .Sn) zum direk­ ten Durchschalten des Datensignals (in) oder zum Durchschal­ ten des durch eine jeweilige Anzahl von Verzögerungsgliedern (T1) verzögerten Datensignals (in), wobei das jeweils ausge­ wählte Schaltglied (S1. . .Sn) von dem Steuerschaltkreis (C) angesteuert wird.
3. Anordnung nach dem vorhergehenden Anspruch, bei der der Steuerschaltkreis (C) als ein Zählschaltkreis verwirk­ licht ist, der eine der Anzahl der Schaltglieder (S1. . .Sn) entsprechende Anzahl von Steuerausgängen (1. . .n) zum Ansteu­ ern jeweils eines Schaltglieds (S1. . .Sn) zum Durchschalten des Datensignals (in) aufweist, wobei abhängig von einem Zäh­ lerstand des Zählschaltkreises (C) der entsprechende Steuer­ ausgang (1. . .n) ausgewählt wird.
4. Anordnung nach dem vorhergehenden Anspruch, bei der ein gesetztes Ausgangssignal (up) des ersten Vergleicher­ schaltkreises (XOR1) ein Heraufzählen und ein gesetztes Aus­ gangssignal (down) des zweiten Vergleicherschaltkreises (XOR2) ein Herabzählen des Zählschaltkreises (C) bewirkt.
5. Anordnung nach einem vorhergehenden Anspruch, bei der den Vergleicherschaltkreisen (XOR1, XOR2) jeweils eine sta­ bile Kippstufe (MF) nachgeschaltet ist.
6. Anordnung nach einem vorhergehenden Anspruch, bei der die Vergleicherschaltkreise (XOR1, XOR2) jeweils als logische Exklusiv-ODER-Gatter verwirklicht sind.
7. Anordnung nach einem vorhergehenden Anspruch, bei der die bistabilen Kippstufen (FF1, FF2, FF3) jeweils flankenge­ steuert sind.
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