DE3931259A1 - Verfahren zur fortlaufenden anpassung der phase eines digitalsignals an einen takt - Google Patents

Verfahren zur fortlaufenden anpassung der phase eines digitalsignals an einen takt

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Description

In Nachrichtenübertragungssystemen mit hohen Bitraten ist eine Verteilung des Taktes auf verschiedene integrierte Schaltungen, Einschübe oder Gestelle nur mit hohem Aufwand realisierbar. Bestimmte Breitbandkonzepte sehen eine Codierung der Datensi­ gnale nicht vor (beispielsweise Asynchronous Transfer Mode). Damit CMOS-(Complementary Metal Oxide Semiconductor)-VLSI (Very Large Scale Integration)-Bausteine von der Taktverteilung un­ abhängig bleiben, müssen sie daher Schaltungen beinhalten, die die Phasen der extern angelieferten Daten- und Taktsignale an­ einander anpassen.
Nach einem älteren Vorschlag (P 39 17 426.3) wird das Digital­ signal in einer Laufzeitkette derart verzögert, daß eine Folge von Digitalsignalen mit gleichen Phasenabständen entsteht, aus deren ansteigenden und abfallenden Flanken Impulse abgeleitet werden. Weiter werden Anfrageimpulse aus den ansteigenden oder abfallenden Flanken eines Taktes hergeleitet. Die Abfrageim­ pulse werden mit den Impulsen, soweit sie vorhanden sind, in zugeordneten UND-Gatter verknüpft. Jedes Ausgangsignal eines dieser UND-Gatter schaltet in einem nachfolgenden weiteren UND-Gatter das zugehörige Digitalsignal zu einem ODER-Gatter durch. In einem D-Flipflop wird das Ausgangssignal dieses ODER-Gatters dann mit verzögerten Abfrageimpulsen etwa um ein Viertel Taktperiode nach der wirksamen Flanke dieses Ausgangs­ signal abgetastet. Diese Anordnung ist in ECL-Technologie realisierbar.
Aufgabe der Erfindung ist es, ein Verfahren anzugeben, das auch in CMOS- und BICMOS (Bipolar Complementary Metal Oxide Semiconductor)- Technologie realisierbar ist, weil die MOS- Technologie gegenüber der ECL-Technologie eine wesentlich höhere Streuung zwischen "best-case" und "worst-case" aufweist.
Weiter soll die Wahrscheinlichkeit einer Fehlsynchronisierung vermindert wird.
Diese Aufgabe wird mit den Merkmalen des Anspruchs 1 gelöst. Ausgestaltungen des Verfahrens und eine Anordnung zur Durch­ führung des Verfahrens sind den Unteransprüchen zu entnehmen.
Mit diesem Verfahren ist eine kontinuierliche Anpassung auf ±1 bit möglich, was für plesiochrone Netze ausreichend ist.
Die Anpassung erfolgt entweder auf die ansteigenden oder auf die abfallenden Flanken.
Der Technologiefaktor wird vom Hersteller der integrierten Schaltung angegeben.
Anhand von Ausführungsbeispielen wird die Erfindung nachstehend näher erläutert:
Fig. 1 zeigt ein Pulsdiagramm zur Erläuterung der Erfindung,
Fig. 2 zeigt eine Anordnung zur Durchführung des Verfahrens,
Fig. 3 zeigt eine erweiterte Anordnung, die ein Bit einfügen oder unterdrücken kann,
Fig. 4 zeigt eine Datenauswahleinrichtung,
Fig. 5 zeigt ein Pulsdiagramm zur Erläuterung der Datenaus­ wahleinrichtung und
Fig. 6 zeigt zwei Anordnungen nach Fig. 3 mit einer gemein­ samen Steuerlogik.
Fig. 1 zeigt ein Pulsdiagramm mit den Digitalsignalen Dn bis Dn+4 und mit dem Takt T1, der relativ zu den Digitalsignalen eine beliebige Phasenlage haben kann. Die Abtastung der Digi­ talsignale Dn bis Dn+4 durch den Takt T1 ergibt die Zustände A1 bis A5. Sind diese "00000", "00001", "01110", "01111", "10000", "10001", "11110" oder "11111", so bedeutet das, daß das Digi­ talsignal Dn+2 in einem günstigen Bereich abgetastet wird und daß es als angepaßtes Digitalsignal Da dienen kann. Es ist keine Veränderung von n erforderlich.
Ergeben sich bei der Abtastung Zustände "11100" und "00011", so erfordern diese bei n größer 1 eine Reduzierung von n um eins. War n = 1 ist jetzt eine Erhöhung auf n = 2 geboten. Das Digitalsignal Dn+2 wird dadurch rückwärts in einen günstigen Abtastbereich geschoben. Beim Auftreten der Zustände "00111" und "11000" wird n für n kleiner nmax um eins erhöht. Bei nmax wird n dagegen um eins reduziert. Das Digitalsignal Dn+2 wird vorwärts verschoben.
Wesentlich ist, daß das angepaßte Signal Da stets richtig ist. Wegen des Jitters, der Schwankungen der Verzögerungszeiten, verschiedener Flankensteilheiten und der Set-up- und Hold-Zei­ ten der D-Flipflops ist der für Abtastung geeignete Bereich der Impulse und Impulspausen begrenzt. Je früher die Abtastung des Digitalsignals Dn+1 erfolgt, desto eher ist eine Anpassung bzw. Synchronisierung möglich. Ergeben die Abtastungen der Digital­ signale Dn und Dn+1 den gleichen Zustand, dann ist die Wahr­ scheinlichkeit einer richtigen Synchronisierung gegeben. Meta­ stabile Zustände der D-Flipflops durch Verletzung der Set-up- oder Hold-Zeit führen zu keiner Verfälschung der Auswertung.
Fig. 2 zeigt eine Anordnung zur Durchführung des erfindungs­ gemäßen Verfahrens. Sie enthält eine erste Verzögerungsleitung mit Verzögerungsgliedern 2-8, einen Umschalter 9, eine zweite Verzögerungsleitung mit Verzögerungsgliedern 12-15, D-Flipflops 16-20, UND-Gatter 21-24 und 27-32, ODER-Gatter 25, 26, 33 und 34, D-Flipflops 35 und 36, einen Vorwärts/Rückwärtszähler 37 und einen Decoder 38. Bei einer praktischen Ausführung wird der Umschalter 9 durch elektronische Schalter oder Transmissions­ gatter ersetzt.
Das anzupassende Digitalsignal De wird über einen Eingang in die erste Verzögerungsleitung 2-8 eingespeist. Die Anzahl deren Verzögerungsglieder wird durch die sichere Abbildung mindestens einer Datenflanke bestimmt (worst case fast). Die Ausgangsschaltstellung des Umschalters 9 ist so gewählt, daß die erste Verzögerungsleitung etwa in der Mitte, beispielsweise nach dem Verzögerungsglied 5 abgegriffen wird. Das dort ent­ nommene Digitalsignal Dn wird in den Verzögerungsgliedern 2-5 viermal um Δy verzögert. Dann wird es in die zweite Laufzeit­ kette 12-15 eingespeist. Das Digitalsignal Dn wird im Verzö­ gerungsglied 12 um Δt1 zu einem Digitalsignal Dn+1 verzögert. Dieses wird wiederum im Verzögerungsglied 13 um Δx1 zu einem Digitalsignal Dn+2 verlangsamt. Das Verzögerungsglied 14 be­ wirkt die gleiche Verzögerung Δx2, so daß an seinem Ausgang ein Digitalsignal Dn+3 auftritt, welches wiederum im Verzögerungs­ glied 15 um Δt2 verzögert wird. Am Ausgang der zweiten Lauf­ zeitkette 12-15 erscheint ein Digitalsignal Dn+4. Mit jeder wirksamen Flanke des Taktes T1 am Eingang 11 übernehmen die D-Flipflops 16-20 die logischen Zustände an den Enden und Ab­ griffen der zweiten Verzögerungsleitung 12-15. An ihren Q-Aus­ gängen treten daraufhin Zustände A1-A5 auf. Die Folge der Zu­ stände A3 dient als angepaßtes Digitalsignal Da.
Eine Auswerteschaltung mit den Gattern 21-34 wertet jeweils alle Zustände A1-A5 aus, um festzustellen, ob n vergrößert oder ver­ kleinert und der Umschalter 9 nach rechts oder links umgeschal­ tet werden muß. Ihre Wirkungsweise zeigen die folgenden Glei­ chungen in Boolescher Algebra:
D ist ein Dekrementierungs-Zwischensignal am Ausgang des ODER- Gatters 25, D* ist ein Dekrementierungs-Steuersignal am Aus­ gang des ODER-Gatters 33, I ist ein Inkrementierungs-Zwischen­ signal am Ausgang des ODER-Gatters 26 und I* ist ein Inkremen­ tierungs-Steuersignal am Ausgang des ODER-Gatters 34.
Das Dekrementierungs-Steuersignal D* wird mit dem Takt T1 am Takteingang 11 dem D-Eingang des D-Flipflops 35 und das Inkre­ mentierungs-Steuersignal I* wird mit dem gleichen Takt T1 dem D-Eingang des D-Flipflops 36 zugeführt. Der Vorwärts/Rückwärts­ zähler 37 übernimmt an seinem Rückwärtseingang die logischen Zustände vom Q-Ausgang des D-Flipflops 35 und mit seinem Vor­ wärtseingang die logischen Zustände vom Q-Ausgang des D-Flip­ flops 36. Der Decoder 38 setzt den Zählerstand des Vorwärts/ Rückwärtszählers 37 in n und damit in die zugehörige eventuell neue Schaltstellung des Umschalters 9 um.
Fig. 3 zeigt eine erfindungsgemäße Anordnung, mit der in das angepaßte Digitalsignal Da ein Bit eingefügt oder in dem ein Bit unterdrückt werden kann. Die Anordnung enthält zwei Ein­ richtungen 39 und 39′ gemäß Fig. 2, eine Datenauswahleinrich­ tung 41 und eine Steuerlogik 40, die die Einrichtungen 39 und 39′ sowie die Datenauswahleinrichtung 41 steuert. Alle Bezugs­ zeichen zur Einrichtung 39′ sind mit einem Apostroph versehen.
Jede Einrichtung 39 und 39′ sorgt über die Steuerlogik 40 dafür, daß ihr Digitalsignal Da jeweils derart verzögert wird, daß es in der Mitte der Datenbits abgetastet werden kann. Dabei arbei­ ten sie unabhängig voneinander, was insbesondere wegen der Toleranzen der Verzögerungsleitungen 2-8 bzw. 2′-8′ notwendig ist.
Die Anordnung nach Fig. 3 umfaßt eine Vordergrundsynchroni­ sierung, die aus der Einrichtung 39 und Teilen der Steuerlogik 40 besteht, und eine Hintergrundsynchronisierung, die die Ein­ richtung 39′ und weitere Teile der Steuerlogik 40 enthält. Vor­ dergrund- und Hintergrundsynchronisierung arbeiten unabhängig voneinander; vor einem Umschalten zwischen ihnen jedoch stets so, daß jeweils um eine Bitlänge unterschiedlich verzögerte Digitalsignale geliefert werden.
Die Steuerlogik 40 verarbeitet die Inkrementierungs-Steuersi­ gnale I* und I*′, Dekrementierungs-Steuersignale D* und D*′ sowie n und n′.
Die mit Seriell-Parallel-Umsetzung arbeitende Datenauswahlein­ richtung 41 ist in Fig. 4 dargestellt. Sie enthält zwei Schieberegister, die jeweils aus zwei D-Flipflops 43, 44 und 45, 46 bestehen. Jedem Schieberegister wird über seinen Eingang 10 bzw. 10′ ein angepaßtes Digitalsignal Da und Da′ zugeführt. An den Takteingängen liegt der Takt T1 an. Weiter sind zwei D-Flipflops 48 und 49 vorgesehen, deren Eingänge über den Um­ schalter 47 an den Ausgang des Schieberegister 43 und 44 oder des Schieberegister 45 und 46 anschaltbar sind. An den Taktein­ gängen der D-Flipflops 48 und 49 liegt ein Takt T2 an, der in der Regel die halbe Frequenz des Taktes T1 aufweist.
Durch die Schieberegister 43, 44 und 45, 46 werden die seriellen Digitalsignale Da und Da′ in parallele Digitalsignale einer Wortbreite von zwei Bits umgesetzt. Die Übernahme dieser Bits erfolgt mit dem Takt T2 in den D-Flipflops 48 und 49. Ist die Frequenz des empfangenen Digitalsignals gegenüber dem Takt T1 zu niedrig, so wird beim Umschalten vom angepaßten Digitalsi­ gnal Da auf das angepaßte Digitalsignal Da′ oder umgekehrt ein Impuls des Taktes ausgeblendet.
In dem in Fig. 5 dargestellten Pulsdiagramm ist der ent­ sprechende Takt mit T21 bezeichnet. Weist das empfangene Di­ gitalsignal dagegen eine höhere Frequenz als der Takt T1 auf, muß beim Umschalten vom angepaßten Digitalsignal Da auf das angepaßte Digitalsignal Da′ oder umgekehrt ein Impuls in den Takt T2 eingeblendet werden. Dieser ist in Fig. 5 für diesen Fall mit T22 bezeichnet. Durch Stopfen oder mit Hilfe eines spannungsgesteuerten Oszillators (VCO) kann das Ausgangs-Digi­ talsignal DA wieder in ein kontinuierliches Digitalsignal um­ gesetzt werden.
Fig. 6 zeigt zwei Anodnungen 50a und 50b nach Fig. 3, die von einer gemeinsamen Steuerlogik 51 im Zeitmultiplex gesteuert werden. Die Steuerlogik 51 empfängt die Inkrementierungs-Steuer­ signale Ia*, Ia*′, ib* und Ib*′, die Dekrementierungs-Steuer­ signale Da*; Da*′, Db* und Db*′ sowie die Anzahlen na, na′, nb und nb′ der eingeschalteten Glieder der ersten Verzögerungs­ leitung 2-8 und gibt Decodierer-Ausgangssignale Sa, Sa′, Sb und Sb′ ab.

Claims (12)

1. Verfahren zur fortlaufenden Anpassung der Phase eines jitter­ behafteten Digitalsignals (De) an einen Takt (T), dessen Frequenz mindestens annähernd der Bitrate des Digitalsignals (De) entspricht, dadurch gekennzeichnet,
daß das Digitalsignal (De) um n erste Verzögerungszeiten (Δy) zu einem zweiten Digitalsignal (Dn) verzögert wird,
daß nmax zu wenigstens einem neunfachen Technologiefaktor ge­ wählt wird,
daß das zweite Digitalsignal (Dn) um eine zweite Verzögerungs­ zeit (Δt1) zu einem dritten Digitalsignal (Dn+1) verzögert wird,
daß das dritte Digitalsignal (Dn+1) um zweimal eine dritte Ver­ zögerungszeit (Δx1, Δx2) zu einem vierten (Dn+2) und fünften (Dn+3) Digitalsignal verzögert wird,
daß das fünfte Digitalsignal (Dn+3) um eine zweite Verzögerungs­ zeit (Δt2) zu einem sechsten Digitalsignal (Dn+4) verzögert wird,
daß eine Abtastung der Zustände (A3) des vierten Digitalsignals (Dn+2) als angepaßtes Digitalsignal (Da) dient,
daß bei Verfahrensbeginn eine mittlere Anzahl n gewählt wird, daß das zweite (Dn) bis sechste (Dn+4) Digitalsignal mit dem Takt (T) auf parallel auftretende Zustände (A1-A5) "00011", "00111", "11000" und "11100" überprüft wird,
daß bei einem Auftreten von Zuständen (A1-A5) "00011" und "11100" bei n größer 1 die Anzahl n um eins reduziert und bei n = 1 um eins erhöht und dabei ein Bit des angepaßten Digital­ signals (Da) unterdrückt wird und
daß bei einem Auftreten von Zuständen (A1-A5) "00111" und "11000" bei n kleiner nmax die Anzahl n um eins erhöht und bei nmax um eins reduziert und dabei ein Bit in das angepaßte Digi­ talsignal (Da) eingefügt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß es zweimal parallel derart durchgeführt wird, daß für Zu­ stände "00011" und "11100" und n = 1 sowie für Zustände "00111" und "11000" und nmax jeweils um eine Bitlänge unter­ schiedlich verzögerte angepaßte Digitalsignale geliefert wer­ den, zwischen denen zum Unterdrücken oder Einfügen eines Bits umgeschaltet werden kann.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Verzögerungszeit (Δt1, Δt2) minimal als Bruch aus der Periode des Taktes (T) geteilt durch den dreifachen Technologiefaktor und maximal als Sechstel der Periode des Taktes (T) gewählt wird.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die dritte Verzögerungszeit (Δx1, Δx2) minimal als Bruch aus der Periode des Taktes (T) geteilt durch den sechsfachen Tech­ nologiefaktor und maximal als Drittel der Periode des Taktes (T) gewählt wird.
5. Verfahren nach Anspruch 1, 3 oder 4 für Frequenzen zwischen 100 und 200 MHz, dadurch gekennzeichnet, daß ein Technologiefaktor von maximal 4 gewählt wird.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die erste Verzögerungszeit (Δy) minimal gleich der minima­ len dritten Verzögerungszeit (Δx1, Δx2) und maximal gleich der halben Summe aus maximaler dritter Verzögerungszeit (Δx1, Δx2) und maximaler zweiter Verzögerungszeit (Δt1, Δt2) gewählt ist.
7. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch eine mehrfache Verwendung, wobei eine Auswertung der Inkremen­ tierungs (Ia*-Ib*, Ia*′-Ib*′)- und Dekrementierungs (Da*-Db*′, Da*′,-db*′)-Steuersignale sowie der Anzahlen (na-nb, na-nb′) der ersten Verzögerungszeiten und Bildung neuer De­ coder-Ausgangssignale (Sa-Sb, Sa′-Sb′) im Zeitmultiplex gemeinsam erfolgt.
8. Anordnung zur Durchführung des Verfahrens nach einem oder mehreren der vorhergehenden Ansprüche, dadurch gekennzeichnet,
daß eine erste Laufzeitkette mit nmax Verzögerungsgliedern (2-8) für erste Verzögerungszeiten (Δy) vorgesehen ist,
daß eine zweite Verzögerungsleitung mit vier Verzögerungs­ gliedern (12-15) für zweite (Δt1, Δt2) und dritte (Δx1, Δx2) Verzögerungszeiten vorgesehen ist,
daß ein Umschalter (9) vorgesehen ist, der den Ausgang jeweils eines der Verzögerungsglieder der ersten Verzögerungsleitung (2-8) mit dem Eingang der zweiten Verzögerungsleitung (12-15) verbindet,
daß fünf D-Flipflops (16-20) vorgesehen sind, deren einer D-Eingang mit dem Ausgang der ersten Verzögerungsleitung (2-8), deren andere D-Eingänge jeweils mit dem Ausgang eines Verzö­ gerungsgliedes der zweiten Verzögerungsleitung (12-15) und deren Takteingänge mit einem Takteingang (11) verbunden sind,
daß eine Auswerteeinrichtung (21-34) vorgesehen ist, die beim Auftreten von Zuständen (A1-A5) "00111" und "11000" ein In­ krementierungssteuersignal (I*) abgibt und bei Auftreten von Zuständen (A1-A5) "00011" und "11100" ein Dekrementierungs- Steuersignal (D*) abgibt,
daß ein von den Dekrementierungs (D*)- und Inkrementierungs (I*)- Signalen gesteuerter synchron getakteter Vorwärts/Rückwärts­ zähler (37) mit Zählerstandsausgang vorgesehen ist und
daß ein Decoder (38) vorgesehen ist, dessen Eingang mit dem Zählerstandsausgang des Vorwärts/Rückwärtszählers (37) und dessen Ausgang mit einem Steuereingang des Umschalters (9) ver­ bunden ist.
9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß in der Auswerteeinrichtung (21-34)
ein erstes UND-Gatter (21), dessen erster invertierender Ein­ gang mit dem zweiten Zustand (A2), dessen zweiter invertierender Eingang mit dem dritten Zustand (A3) und dessen dritter Ein­ gang mit dem vierten Zustand (A4) beaufschlagt wird,
ein zweites UND-Gatter (22) , dessen erster Eingang mit dem zweiten Zustand (A2), dessen zweiter Eingang mit dem dritten Zustand (A3) und dessen dritter invertierender Eingang mit dem vierten Zustand (A4) beaufschlagt wird,
ein drittes UND-Gatter (24) , dessen erster invertierender Ein­ gang mit dem ersten Zustand (A1) und dessen zweiter Eingang mit dem fünften Zustand (A5) beaufschlagt wird,
ein viertes UND-Gatter (24), dessen erster Eingang mit dem ersten Zustand (A1) und dessen zweiter invertierender Eingang mit dem fünften Zustand (A5) beaufschlagt wird,
ein fünftes UND-Gatter (27), dessen erster invertierender Ein­ gang mit dem zweiten Zustand (A2), dessen zweiter Eingang mit dem dritten Zustand (A3) und dessen dritter Eingang mit dem vierten Zustand (A4) beaufschlagt wird,
ein sechstes UND-Gatter (28), dessen erster Eingang mit dem zweiten Zustand (A2), dessen zweiter invertierender Eingang mit dem dritten Zustand (A3) und dessen dritter invertierender Ein­ gang mit dem vierten Zustand (A4) beaufschlagt wird,
ein erstes ODER-Gatter (25), dessen erster Eingang mit dem Aus­ gang des ersten UND-Gatters (21) und dessen zweiter Eingang mit dem Ausgang des zweiten UND-Gatter (22) verbunden ist,
ein zweites ODER-Gatter (26), dessen erster Eingang mit dem Ausgang des dritten UND-Gatters (23) und dessen zweiter Eingang mit dem Ausgang des vierten UND-Gatters (24) verbunden ist,
ein siebentes UND-Gatter (29), dessen erster Eingang mit dem Ausgang des ersten ODER-Gatters (25) und dessen zweiter Ein­ gang mit dem Ausgang des fünften UND-Gatters (27) verbunden ist,
ein achtes UND-Gatter (30), dessen erster Eingang mit dem Aus­ gang des ersten ODER-Gatters (25) und dessen zweiter Eingang mit dem Ausgang des sechsten UND-Gatters (28) verbunden ist,
ein neuntes UND-Gatter (31), dessen erster Eingang mit dem Aus­ gang des zweiten ODER-Gatters (26) und dessen zweiter Eingang mit dem Ausgang des fünften UND-Gatters (27) verbunden ist,
ein zehntes UND-Gatter (32), dessen erster Eingang mit dem Ausgang des zweiten ODER-Gatters (26) und dessen zweiter Ein­ gang mit dem Ausgang des sechsten UND-Gatters (28) verbunden ist,
ein drittes ODER-Gatter (33), dessen erster Eingang mit dem Ausgang des siebenten UND-Gatters (29) und dessen zweiter Eingang mit dem Ausgang des achten UND-Gatters (30) verbunden ist, und dessen Ausgang Dekrementierungs-Steuersignale (D*) ab­ gibt und ein viertes ODER-Gatter (34) vorgesehen sind, dessen erster Eingang mit dem Ausgang des neunten UND-Gatters (31) und dessen zweiter Eingang mit dem Ausgang des zehnten UND-Gatters (32) verbunden ist und dessen Ausgang Inkrementierungs-Steuer­ signale (I*) abgibt.
10. Anordnung nach Anspruch 8 oder 9 zur Durchführung des Ver­ fahrens nach Anspruch 2, dadurch gekennzeichnet, daß sie zweimal (39, 39′) vorgesehen ist, daß eine den beiden nachgeschaltete Datenauswahleinrichtung (41) vorgesehen ist und daß eine erste Steuerlogik (40) vorgesehen ist.
11. Anordnung nach Anspruch 10, dadurch gekennzeichnet, daß als Datenauswahleinrichtung (41) ein Seriell/Parallelum­ setzer (43, 44; 45, 46) mit einem nachgeschalteten mehrpoligen Umschalter (47) vorgesehen ist.
12. Anordnung nach Anspruch 10 oder 11 zur Durchführung des Verfahrens nach Anspruch 7, dadurch gekennzeichnet, daß sie mehrmals (50a, 50b) vorgesehen ist und daß für diese eine zweite im Zeitmultiplex arbeitende Steuerlo­ gik (51) vorgesehen ist.
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