DE102005036135B4

DE102005036135B4 - Betriebsverfahren und nichtflüchtiges Speicherbauelement

Info

Publication number: DE102005036135B4
Application number: DE102005036135A
Authority: DE
Inventors: Dong-ryul Hwaseong Ryu
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-07-27
Filing date: 2005-07-26
Publication date: 2009-07-23
Anticipated expiration: 2025-07-27
Also published as: US20060023499A1; KR100546418B1; US20120047389A1; JP2006040518A; US8582392B2; US8145867B2; DE102005036135A1; JP4823595B2

Abstract

Betriebsverfahren für ein nichtflüchtiges Speicherbauelement, gekennzeichnet durch die Schritte:
– Ausgeben von Daten (DATA [7:0]) in Reaktion auf eine alternierende Sequenz von ersten und zweiten Flanken eines Lesesteuersignals (REB),
– Bestimmen, ob das Lesesteuersignal (REB) und ein Schreibsteuersignal (WEB) an einer der ersten Flanken synchronisiert sind, und
– Anhalten der Ausgabe von Daten (DATA [7:0]) an der zweiten Flanke, welche der ersten Flanke des Lesesteuersignals (REB) folgt, an der das Lesesteuersignal (REB) und das Schreibsteuersignal (WEB) synchronisiert sind.

Description

Die Erfindung betrifft ein Betriebsverfahren für ein nichtflüchtiges Speicherbauelement und ein nichtflüchtiges Speicherbauelement, insbesondere ein solches mit einer integrierten Schaltung mit doppelter Datenrate (DDR).
Ein nichtflüchtiges Speicherbauelement kann Daten über einen Eingabe-/Ausgabeanschluss in Synchronisation mit ansteigenden und/oder abfallenden Flanken eines Lesesteuersignals und/oder eines Schreibsteuersignals während eines Datenlesevorgang oder eines Datenschreibvorgangs empfangen bzw. ausgeben. 1A zeigt ein Zeitablaufdiagramm einer idealen Datenausgabe eines herkömmlichen nichtflüchtigen Speicherbauelements. Ein Signal SCLK repräsentiert einen Systemtakt und ein Signal REB ist ein Lesesteuersignal zum Steuern der Datenausgabe. Das nichtflüchtige Speicherbauelement gibt Daten über einen Eingabe-/Ausgabeanschluss IOP in Reaktion auf abfallende Flanken des Lesesteuersignals REB aus. Die Bezeichnung „in Reaktion auf" ist nicht auf den Fall begrenzt, in welchem das Lesesteuersignal REB direkt an das nichtflüchtige Speicherbauelement angelegt wird, sondern umfasst auch Fälle, in welchen das Lesesteuersignal REB über verschiedene Komponenten an das nichtflüchtige Speicherbauelement anlegt wird, und Fälle, in welchen das Lesesteuersignal REB verschiedene Signale erzeugt, um dem nichtflüchtigen Speicherbauelement zu erlauben, einen Datenlesevorgang auszuführen.
Eine nicht dargestellte Steuerschaltung zum Steuern des nichtflüchtigen Speicherbauelements legt das Lesesteuersignal REB an das nichtflüchtige Speicherbauelement an, um während eines Lesevorgangs Daten zu empfangen. Allgemein gibt das nichtflüchtige Speicherbauelement Ausgabedaten über einen Eingabe-/Ausgabeanschluss für jede Periode des Lesesteuersignals REB aus. Ist der Datenlesevorgang abgeschlossen, dann wird das Lesesteuersignal REB auf einem hohen logischen Pegel oder einem niedrigen logischen Pegel festgehalten und der Eingabe-/Ausgabeanschluss wird in einem hohen Impedanzzustand gehalten.
Wie aus 1A ersichtlich ist, wird ein Lesevorgang in Reaktion auf abfallende Flanken des Lesesteuersignals REB ausgeführt und die Lesedaten werden über den Eingabe-/Ausgabeanschluss IOP in Synchronisation mit den ansteigenden Flanken des Lesesteuersignals REB an eine externe Quelle ausgegeben. Im Idealfall ohne Signalverzögerungen aufgrund verschiedener Ursachen, wie er in 1A dargestellt ist, werden Daten an den abfallenden Flanken des Lesesteuersignals REB gelesen und an den ansteigenden Flanken des Lesesteuersignals REB über den Eingabe-/Ausgabeanschluss IOP ausgegeben.
1B zeigt ein Zeitablaufdiagramm einer tatsächlichen Datenausgabe eines herkömmlichen nichtflüchtigen Speicherbauelements. Wie aus 1B ersichtlich ist, werden die in Reaktion auf die abfallenden Flanken des Lesesteuersignals REB gelesenen Daten um eine vorbestimmte Zeitspanne gegenüber den abfallenden Flanken des Lesesteuersignals REB verzögert und dann an den Eingabe-/Ausgabeanschluss IOP aus gegeben. Eine Zeitspanne tOH repräsentiert einen Zeitbedarf von einer ansteigenden Flanke des Lesesteuersignals REB bis zu einem Zeitpunkt, an welchem der Eingabe-/Ausgabeanschluss IOP in den hohen Impedanzzustand wechselt.
Wie aus 1B ersichtlich ist, weisen Daten, welche in Reaktion auf das Lesesteuersignal REB ausgegeben werden, eine nicht zu vernachlässigende Zeitverzögerung auf. Zudem kann die Geschwindigkeit eines Lesevorgangs begrenzt sein, da die Daten in Reaktion auf ansteigende oder abfallende Flanken des Lesesteuersignals REB ausgegeben werden.
Ein herkömmlicher Flashspeicher vom DDR-Typ, der unter anderem eine synchrone Datenausgabe mit doppelter Datenrate ermöglicht, ist beispielsweise in der Offenlegungsschrift US 2003/0043624 A1 offenbart.
Es ist Aufgabe der Erfindung, ein Betriebsverfahren für ein nichtflüchtiges Speicherbauelement und ein zugehöriges nichtflüchtiges Speicherbauelement anzugeben, welche die genannten Unzulänglichkeiten des Standes der Technik ganz oder teilweise vermeiden.
Die Erfindung löst diese Aufgabe durch ein Betriebsverfahren für ein nichtflüchtiges Speicherbauelement mit den Merkmalen des Patentanspruchs 1 oder 3 und durch ein nichtflüchtiges Speicherbauelement mit den Merkmalen des Patentanspruchs 8 oder 12.
Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt. Es zeigen:
1A ein Zeitablaufdiagramm zur Darstellung einer idealen Datenausgabe in einem herkömmlichen nichtflüchtigen Speicherbauelement,
1B ein Zeitablaufdiagramm zur Darstellung einer tatsächlichen Datenausgabe in einem herkömmlichen nichtflüchtigen Speicherbauelement,
2 und 3 jeweils ein Flussdiagramm von Ausführungsbeispielen eines erfindungsgemäßen Datenausgabeverfahrens,
4A ein Zeitablaufdiagramm zur Darstellung einer Datenausgabe mit den Datenausgabeverfahren gemäß 2 und 3,
4B ein Signalverlaufsdiagramm eines Lesesteuersignals und eines Sublesesteuersignals gemäß der Erfindung,
5 ein Blockdiagramm eines Ausführungsbeispiels eines erfindungsgemäßen nichtflüchtigen Speicherbauelements,
6 ein Schaltbild eines Ausführungsbeispiels einer Frequenzsteuerschaltung aus 5,
7 ein Zeitablaufdiagramm zur beispielhaften Darstellung des Betriebs der Steuerschaltung von 6 in Reaktion auf ein Datenabtastsignal,
8 und 9 jeweils ein Flussdiagramm von weiteren Ausführungsbeispielen eines erfindungsgemäßen Datenausgabeverfahrens,
10A ein Zeitablaufdiagramm zur Darstellung einer Datenausgabe mit den Datenausgabeverfahren gemäß 8 und 9,
10B ein Signalverlaufsdiagramm eines Flashtaktsignals und eines Subflashtaktsignals gemäß der Erfindung,
11 ein Blockdiagramm eines weiteren Ausführungsbeispiels eines erfindungsgemäßen nichtflüchtigen Speicherbauelements und
12 ein Zeitablaufdiagramm zur Darstellung des Betriebs einer Steuerschaltung aus 11.
In der nachfolgenden Beschreibung können ein oder mehrere Zwischenelemente vorhanden sein, wenn ein Element als „verbunden mit" oder „gekoppelt mit" einem anderen Element beschrieben wird. Im Gegensatz dazu ist kein Zwischenelement vorhanden, wenn ein Element als „direkt verbunden mit" oder „direkt gekoppelt mit" einem anderen Element beschrieben wird. Zudem kann „verbunden mit" und „gekoppelt mit" auch eine drahtlose Verbindung oder Kopplung umfassen.
Die Ausführungsbeispiele der Erfindung werden nachstehend im Zusammenhang mit einem NAND-Flashspeicher beschrieben. Die Erfindung kann jedoch auch in verschiedenen anderen nichtflüchtigen Speicherbauelementen umgesetzt werden, wie z. B. einem NOR-Bauelement, einem UND-Bauelement, einem DINOR-Bauelement (NOR-Bauelement mit geteilter Bitleitung), einem OneNAND-Bauelement und einem FRAM (ferroelektrisches RAM).
Die 2 und 3 zeigen jeweils ein Flussdiagramm, welche ein Ausführungsbeispiel eines erfindungsgemäßen Datenausgabeverfahrens darstellen. Wie aus 2 ersichtlich ist, beginnt ein Verfahren 200 zur Aus gabe von in einem nichtflüchtigen Speicherbauelement gespeicherten Daten im Block 210 mit einer Ausgabe von Daten in Reaktion auf erste und zweite Flanken eines Lesesteuersignals zum Steuern der Datenausgabe. Im Block 220 wird eine Bestimmung durchgeführt, ob das Lesesteuersignal und ein Schreibsteuersignal zum Steuern des Schreibens von Daten gleichzeitig eine erste Flanke aufweisen. Liegen das Lesesteuersignal und das Schreibsteuersignal gleichzeitig mit einer ersten Flanke vor, dann wird im Block 230 die Ausgabe der Daten bei der nachfolgenden zweiten Flanke des Lesesteuersignals angehalten.
4A zeigt ein Zeitablaufdiagramm zur Darstellung einer Datenausgabe mit dem Datenausgabeverfahren gemäß den 2 und 3. 4B zeigt einen Verlauf des Lesesteuersignals und eines Sublesesteuersignals. Entsprechend dem Datenausgabeverfahren gemäß den 2 und 3 können zwei Datenwerte über einen Eingabe-/Ausgabe-anschluss während einer Periode des Lesesteuersignals ausgegeben werden. Das bedeutet, dass im Block 210 Daten in Reaktion auf die ersten und zweiten Flanken des Lesesteuersignals ausgegeben werden.
Zur Vereinfachung der Beschreibung sei angenommen, dass die erste Flanke eine ansteigende Flanke repräsentiert und die zweite Flanke eine abfallende Flanke repräsentiert. Diese Voraussetzung kann jedoch auch vertauscht sein.
Das Schreibsteuersignal wird zur Anzeige verwendet, dass ein Datenlesevorgang abgeschlossen ist. Bei einem herkömmlichen Verfahren wird das Lesesteuersignal auf einen hohen Pegel oder auf einen niedrigen Pegel festgelegt, um anzuzeigen, dass der Datenlesevorgang abgeschlossen ist. Da Daten bei einigen erfindungsgemäßen Ausführungsformen an allen ansteigenden und abfallenden Flanken des Lesesteuersignals ausgegeben werden, ist es nicht möglich, den Abschluss des Datenlesevorgangs durch Verwendung des Lesesteuersignals anzuzei gen. Aus diesem Grund wird das Schreibsteuersignal verwendet. Sind das Schreibsteuersignal und das Lesesteuersignal gleichzeitig mit der ersten Flanke vorhanden, d. h. im Block 220 an der ansteigenden Flanke, dann wird die Datenausgabe im Schritt 230 angehalten. Dieser Zustand ist in 4A dargestellt.
5 zeigt ein Blockdiagramm eines Ausführungsbeispiels eines erfindungsgemäßen nichtflüchtigen Speicherbauelements 500, das einen Seitenpuffer 510, eine Auswahlschaltung 520, eine Ausgabeeinheit 530, einen Adressensignalgenerator 540 und eine Datenlesesteuerschaltung 550 umfasst. Der Seitenpuffer 510 speichert einen Teil der in einem nicht dargestellten nichtflüchtigen Speicherfeld gespeicherten Daten. Die Auswahlschaltung 520 gibt Daten korrespondierend zu einem Adressenwert eines Adressensignals YA unter Daten DATA [2047:0] aus, welche im Seitenpuffer 510 gespeichert sind.
Die Ausgabeeinheit 530 wird in Reaktion auf ein Freigabesignal CEB aktiviert und gibt Daten DATA [7:0] aus, welche von der Auswahlschaltung 520 über einen Eingabe-/Ausgabeanschluss empfangen werden, und wird in Reaktion auf ein Sperrsignal DIS deaktiviert.
Der Adressensignalgenerator 540 decodiert eine Anfangsadresse IADD, erzeugt das Adressensignal YA und ändert den Adressenwert des Adressensignals YA in Reaktion auf ein Sublesesteuersignal S_REB.
Die Datenlesesteuerschaltung 550 erzeugt das Sublesesteuersignal S_REB mit der doppelten Frequenz des Lesesteuersignals REB in Reaktion auf das Lesesteuersignal REB und erzeugt das Sperrsignal DIS in Reaktion auf ein Schreibsteuersignal WEB.
Datenausgabeverfahren und Betriebsweisen des erfindungsgemäßen nichtflüchtigen Speicherbauelements werden nachfolgend unter Bezug nahme auf die 2 bis 6 beschrieben. Der Seitenpuffer 510 des nichtflüchtigen Speicherbauelements 500 empfängt und speichert Daten von einem nicht dargestellten nichtflüchtigen Speicherfeld. In Ausgestaltung der Erfindung kann der Seitenpuffer 510 als Register ausgeführt sein. Die Größe des Seitenpuffers 510 kann z. B. 512 Byte, 1 KByte, 2 KByte oder größer sein.
In 5 ist angenommen, dass die Größe des Seitenpuffers 510 2 KByte ist. Da ein herkömmliches nichtflüchtiges Speicherbauelement Daten für jedes Byte ausgibt, würden 2048 Perioden des Lesesteuersignals REB gebraucht, bis alle im Seitenpuffer 510 gespeicherten Daten ausgegeben sind. Im erfindungsgemäßen nichtflüchtigen Speicherbauelement 500 werden nur 1024 Perioden des Lesesteuersignals REB gebraucht.
Die Daten werden in Reaktion auf die ersten und zweiten Flanken des Lesesteuersignals REB zum Steuern der Datenausgabe gemäß Block 210 ausgegeben. Im Block 210 wird gemäß Block 310 das Sublesesteuersignal S_REB mit der doppelten Frequenz des Lesesteuersignals REB in Reaktion auf das Lesesteuersignal REB erzeugt. Die Vorgänge des Blocks 310 können von der Datenlesesteuerschaltung 550 ausgeführt werden. Die Datenlesesteuerschaltung 550 umfasst eine Frequenzsteuerschaltung 553 und einen Detektor 555 der letzten Daten. Die Frequenzsteuerschaltung 553 verdoppelt die Frequenz des Lesesteuersignals REB und erzeugt das Sublesesteuersignal S_REB.
Das bedeutet, dass die Frequenzsteuerschaltung 553 als Frequenzverdoppler wirkt, welcher die Frequenz eines Eingabesignals um einen gewünschten Faktor erhöht. Ein Ausführungsbeispiel der Frequenzsteuerschaltung 553 ist in 6 dargestellt. Die Frequenzsteuerschaltung 553 kann jedoch auch auf andere Weise umgesetzt werden und ist nicht auf das Ausführungsbeispiel gemäß 6 festgelegt.
Die Frequenzsteuerschaltung 553 detektiert die ansteigenden und abfallenden Flanken des Lesesteuersignals REB und erzeugt das Sublesesteuersignal S_REB. Ein Signalverlauf des Sublesesteuersignals S_REB ist in 4B dargestellt. Da die Frequenz des Lesesteuersignals REB verdoppelt ist, entspricht eine Periode des Sublesesteuersignals S_REB der halben Periode des Lesesteuersignals REB.
Die Frequenzsteuerschaltung 553 umfasst Inverter I1 bis I6, ein UND-Bauelement A1, ein NOR-Bauelement N1 und ein ODER-Bauelement OR1. Die Anzahl der Inverter I1 bis I6, welche eine ungerade Zahl ist, kann einen vorbestimmten Wert aufweisen, um eine gewünschte Pulsbreite zu erzeugen. Die Funktionsweise der Frequenzsteuerschaltung 553 zum Erhöhen der Frequenz ist allgemein bekannt, so dass hier auf eine detaillierte Beschreibung verzichtet werden kann.
Wie aus 3 weiter ersichtlich ist, wird ein korrespondierender Adressenwert für jede erste Flanke des Sublesesteuersignals S_REB im Block 320 erhöht. Die Vorgänge des Blocks 320 können vom Adressensignalgenerator 540 ausgeführt werden.
Der Adressensignalgenerator 540 erhöht den Adressenwert des Adressensignals YA sequentiell immer dann, wenn die erste Flanke des Sublesesteuersignals S_REB detektiert wird. Der Adressensignalgenerator 540 umfasst einen Decoder 543 und einen Zähler 545.
Der Decoder 543 decodiert eine Anfangsadresse IADD und erzeugt das Adressensignal YA. Die Anfangsadresse IADD ist eine Adresse von Daten, welche zuerst unter den im Seitenpuffer 510 gespeicherten Daten ausgewählt und ausgegeben werden. Die Anfangsadresse IADD kann vom Entwickler über eine externe Quelle gesetzt werden. Der Decoder 543 wird von einem Setzsignal SET gesetzt und von einem Rücksetzsignal RESET zurückgesetzt.
Der Zähler 545 zählt die ersten Flanken des Sublesesteuersignals S_REB und erhöht den Adressenwert des Adressensignals YA sequentiell. Wie aus 4B ersichtlich ist, entspricht das Zählen der ersten Flanken des Sublesesteuersignals S_REB dem Zählen der ansteigenden und abfallenden Flanken des Lesesteuersignals REB.
Das bedeutet, dass das Erhöhen des Adressenwerts des Adressensignals YA an jeder ersten Flanke des Sublesesteuersignals S_REB durch Benutzen des Decoders 543 einem Erhöhen des Adressenwerts des Adressensignals YA bei jeder ansteigenden und jeder abfallenden Flanke des Lesesteuersignals REB entspricht. Wird der Adressenwert des Adressensignals YA erhöht, dann werden im Block 330 Daten ausgegeben, welche mit dem erhöhten Adressenwert korrespondieren.
Das Adressensignal YA wird als Steuersignal für die Auswahlschaltung 520 benutzt, um acht Datenwerte DATA [0:7] aus der Datenausgabe des Seitenpuffers 510 auszuwählen. Die von der Auswahlschaltung 520 ausgegebenen Datenwerte DATA [7:0] werden über die Ausgabeeinheit 530 an eine externe Quelle übertragen.
Die Ausgabeeinheit 530, welche in Reaktion auf das Freigabesignal CEB aktiviert wird, gibt die Datenwerte DATA [7:0] von der Auswahlschaltung 520 über den Eingabe-/Ausgabeanschluss aus und wird in Reaktion auf das Sperrsignal DIS deaktiviert.
Die Ausgabeeinheit 530 umfasst einen Eingabe-/Ausgabepuffer 533 und einen Ausgabetreiber 535. Der Eingabe-/Ausgabepuffer 533 gibt die Daten DATA [7:0] in Reaktion auf das Freigabesignal CEB aus oder blockt die Daten DATA [7:0] in Reaktion auf das Sperrsignal DIS. Der Ausga betreiber 535 gibt die Daten DATA [7:0] vom Eingabe-/Ausgabepuffer 533 über den Eingabe-/Ausgabeanschluss an die externe Quelle aus.
Das Freigabesignal CEB, welches das Signal zum Aktivieren des Eingabe-/Ausgabepuffers 533 ist, erlaubt dem Eingabe-/Ausgabepuffer 533 die Daten DATA [7:0] auszugeben. Das Sperrsignal DIS wird vom Detektor 555 der letzten Daten der Datenlesesteuerschaltung 550 ausgegeben. Der Detektor 555 der letzten Daten bestimmt, ob das Schreibsteuersignal WEB und das Lesesteuersignal REB im Block 220 gleichzeitig eine erste Flanke aufweisen und erzeugt das Sperrsignal DIS, wenn das Schreibsteuersignal WEB und das Lesesteuersignal REB gleichzeitig die erste Flanke aufweisen. Das Sperrsignal DIS hält den Betrieb des Eingabe-/Ausgabepuffers 533 im Block 230 an und blockt zudem die Ausgabe der Daten DATA [7:0].
In einem herkömmlichen nichtflüchtigen Speicherbauelement wird der Eingabe-/Ausgabeanschluss IOP typischerweise in einen hohen Impedanzzustand getrieben und es werden keine Daten mehr ausgegeben, wenn das Lesesteuersignal REB auf hohen logischen Pegel oder niedrigen logischen Pegel festgelegt wird. Bei einigen Ausführungsformen der Erfindung ist es jedoch nicht möglich, durch Verwendung des Lesesteuersignals REB den Zeitpunkt zu bestimmen, an welchem die Ausgabe der Daten DATA [7:0] angehalten werden soll. Der Zeitpunkt, an welchem die Datenausgabe angehalten wird, wird durch die Benutzung des Schreibsteuersignals WEB bestimmt.
Weisen das Lesesteuersignal REB und das Schreibsteuersignal WEB beide die ansteigende Flanke gleichzeitig auf und sind mit dem Detektor 555 der letzten Daten verbunden, dann gibt der Detektor 555 der letzten Daten das Sperrsignal DIS aus. Die Struktur des Detektors 555 der letzten Daten zum Bestimmen, ob beide Signale gleichzeitig die erste Flanke aufweisen, ist allgemein bekannt, so dass hier auf eine detaillierte Beschreibung verzichtet werden kann. Zudem ist es möglich, das Sperrsignal DIS zu erzeugen, wenn beide Signale gleichzeitig die zweite Flanke aufweisen.
In weiterer Ausgestaltung des Datenausgabeverfahrens 200 kann ein Datenabtastsignal D_STRB durch Verzögern des Lesesteuersignals REB um eine vorbestimmte Verzögerungszeitspanne erzeugt werden und zum gleichen Zeitpunkt wie die Daten DATA [7:0] an die externe Quelle ausgegeben werden. Die Erzeugung des Datenabtastsignals D_STRB wird durch eine Verzögerungseinheit 560 des nichtflüchtigen Speicherbauelements 500 ausgeführt. Die vom nichtflüchtigen Speicherbauelement 500 ausgegebenen Daten DATA [7:0] werden an eine nicht dargestellte externe Steuerschaltung angelegt. Werden die Daten DATA [7:0] vom nichtflüchtigen Speicherbauelement 500 an die nicht dargestellte externe Steuerschaltung übertragen, dann existiert aufgrund der Übertragungszeit und eines Taktversatzes eine Zeitdifferenz.
Zudem wird es mit dem Erhöhen der Betriebsgeschwindigkeit des nichtflüchtigen Speicherbauelements 500 schwieriger, den Zeitpunkt zu bestimmen, an welchem die Steuerschaltung die vom nichtflüchtigen Speicherbauelement 500 ausgegebenen Daten DATA [7:0] abruft. Um dieses Problem zu lösen, gibt das nichtflüchtige Speicherbauelement 500 das Datenabtastsignal D_STRB zur Anzeige des Zeitpunkts, an welchem die Steuerschaltung die Daten DATA [7:0] abruft, zeitgleich mit den Daten DATA [7:0] aus.
7 zeigt ein Zeitablaufdiagramm zur beispielhaften Darstellung des Betriebs der Steuerschaltung in Reaktion auf das Datenabtastsignal D_STRB. Ein Signal WEB_CTRL entspricht einem von der nicht dargestellten Steuerschaltung erzeugten Schreibsteuersignal und wird an das nichtflüchtige Speicherbauelement 500 angelegt. Ein Signal REB_CTRL entspricht einem Lesesteuersignal von der nicht dargestellten Steuer schaltung und wird an das nichtflüchtige Speicherbauelement 500 angelegt.
Die Daten DATA [7:0] werden über den Eingabe-/Ausgabeanschluss IOP in Reaktion auf die ansteigenden und abfallenden Flanken des Lesesteuersignals REB ausgegeben und gleichzeitig wird das Datenabtastsignal D_STRB ausgegeben. Das Datenabtastsignal D_STRB ist ein Signal, welches durch Verzögern des Lesesteuersignals REB um eine vorbestimmte Zeitspanne tD1 erzeugt wird. Hierbei ist die Verzögerungszeitspanne tD1 eine Zeitdauer von einem Zeitpunkt, an welchem das Lesesteuersignal REB in das nichtflüchtige Speicherbauelement 500 eingegeben wird, bis zu einem Zeitpunkt, an welchem die Daten DATA [7:0] vom nichtflüchtigen Speicherbauelement 500 ausgegeben werden.
Die Verzögerungseinheit 560 kann mit einer konstanten Verzögerungszeitspanne tD1 ausgeführt sein, unabhängig von PVT-Veränderungen, d. h. Prozess-, Spannungs- und Temperaturänderungen. Die Verzögerungseinheit 560 kann so ausgeführt sein, dass die Verzögerungszeitspanne tD1 mit Widerständen und/oder Kondensatoren einstellbar ist. Alternativ kann die Verzögerungseinheit 560 so ausgeführt sein, dass die Verzögerungszeitspanne tD1 in digitaler Form über interne Register eingestellt wird.
Ein Signal D_STRB_CTRL entspricht dem vom nichtflüchtigen Speicherbauelement 500 an die nicht dargestellte Steuerschaltung übertragenen Datenabtastsignal D_STRB. Eine Zeitspanne tD2 repräsentiert eine Ausbreitungsverzögerungszeitspanne vom nichtflüchtigen Speicherbauelement 500 zur nicht dargestellten Steuerschaltung. Ein Eingabe-/Ausgabeanschluss IOP_CTRL der Steuerschaltung ruft die Daten in Reaktion auf das Datenabtastsignal D_STRB_CTRL ab.
Erfindungsgemäße Ausführungsformen des Datenausgabeverfahrens 200 und des nichtflüchtigen Speicherbauelements 500 können die Menge von Datenübertragungen pro Zeiteinheit erhöhen, da Daten in Reaktion auf die ansteigenden und abfallenden Flanken des Lesesteuersignals REB ausgegeben werden, und die Datenausgabe durch das Datenabtastsignal D_STRB mit der Steuerschaltung synchronisieren.
Die 8 und 9 zeigen jeweils ein Flussdiagramm weiterer Ausführungsbeispiele eines erfindungsgemäßen Datenausgabeverfahrens. Wie aus 8 ersichtlich ist, beginnt ein Verfahren 800 zur Ausgabe von in einem nichtflüchtigen Speicherbauelement gespeicherten Daten im Block 810 mit einem Zählen der Anzahl von ersten Flanken eines Flashtaktsignals, wenn ein Leseerkennungssignal aktiviert ist. Entspricht die Anzahl der ersten Flanken des Flashtaktsignals einem Wert n, wobei n eine natürliche Zahl ist, dann werden im Block 820 ab einer (n + 1)-ten ersten Flanke Daten jeweils in Reaktion auf die ersten und zweiten Flanken des Flashtaktsignals ausgegeben. Entspricht die Anzahl der ausgegebenen Daten im Block 830 einem Wert m, wobei m eine natürliche Zahl ist, dann wird die Datenausgabe im Block 840 angehalten.
10A zeigt ein Zeitablaufdiagramm zur Darstellung einer Datenausgabe mit dem Datenausgabeverfahren gemäß 8 und 9. 10B zeigt einen Signalverlauf des Flashtaktsignals und eines Subflashtaktsignals. Entsprechend dem Datenausgabeverfahren 800 wird ein Leseerkennungssignal vor einer Datenausgabe aktiviert. Das Leseerkennungssignal als ein von einer externen Steuerschaltung des nichtflüchtigen Speicherbauelements empfangenes Signal ist ein Signal zur Anzeige des Beginns eines Datenlesevorgangs. Ein Signal zum Steuern des Lesens von Daten ist das Flashtaktsignal. Daten können, wie im Datenausgabeverfahren gemäß 2, in Reaktion auf die ansteigenden und abfallenden Flanken des Flashtaktsignals über einen Eingabe-/Ausgabeanschluss ausgegeben werden.
Wie aus 9 ersichtlich ist, umfasst der Block 820 zur Ausgabe von Daten einen Block 910, in welchem die gezählte Anzahl n von ersten Flanken des Flashtaktsignals zur Verfügung gestellt wird. Entspricht die Anzahl der ersten Flanken des Flashtaktsignals dem Wert n, dann wird im Block 920 das Subflashtaktsignal mit der doppelten Frequenz des Flashtaktsignals in Reaktion auf das Flashtaktsignal erzeugt. Ein korrespondierender Adressenwert wird im Block 930 für jede erste Flanke des Subflashtaktsignals erhöht. Im Block 940 werden mit dem erhöhten Adressenwert korrespondierende Daten ausgegeben.
Zur Vereinfachung der Beschreibung sei angenommen, dass die erste Flanke eine ansteigende Flanke repräsentiert und die zweite Flanke eine abfallende Flanke repräsentiert. Diese Voraussetzung kann jedoch auch vertauscht werden.
Gemäß dem Datenausgabeverfahren 800 wird zur Beendigung des Datenlesevorgangs nicht ein Schreibsteuersignal wie im Datenausgabeverfahren 200 gemäß 2 verwendet. Stattdessen wird die Anzahl der Ausgabedaten gezählt und die Datenausgabe angehalten, wenn die Anzahl der ausgegebenen Daten einen vorbestimmten Wert erreicht.
11 zeigt ein Blockdiagramm eines Ausführungsbeispiels eines erfindungsgemäßen nichtflüchtigen Speicherbauelements. Ausführungsformen des Datenausgabeverfahrens 800 werden nachfolgend in Verbindung mit der Ausführungsform des nichtflüchtigen Speicherbauelements gemäß 11 beschrieben. Wie aus 11 ersichtlich ist, umfasst ein nichtflüchtiges Speicherbauelement 1100 einen Seitenpuffer 1110, eine Auswahlschaltung 1120, eine Ausgabeeinheit 1130, einen ersten Zähler 1160, einen Adressensignalgenerator 1140 und eine Datenlesesteuerschaltung 1150. Der Seitenpuffer 1110 empfängt und speichert einen Teil der in einem nicht dargestellten nichtflüchtigen Speicherfeld gespei cherten Daten. Die Auswahlschaltung 1120 gibt Daten korrespondierend zu einem Adressenwert eines Adressensignals YA unter Daten DATA [2047:0] aus, welche im Seitenpuffer 1110 gespeichert sind.
Die Ausgabeeinheit 1130 wird in Reaktion auf ein Freigabesignal CEB aktiviert und gibt Daten DATA [7:0] aus, welche von der Auswahlschaltung 1120 über einen Eingabe-/Ausgabeanschluss empfangen werden, und wird in Reaktion auf ein Sperrsignal DIS deaktiviert. Die Ausgabeeinheit 1130 umfasst einen Eingabe-/Ausgabepuffer 1133 und einen Ausgabetreiber 1135.
Der erste Zähler 1160 erzeugt das Sperrsignal DIS, wenn die Anzahl der ausgegebenen Daten DATA [7:0] dem Wert m entspricht. Der Adressensignalgenerator 1140 decodiert eine Anfangsadresse IADD, erzeugt ein Adressensignal YA und ändert den Adressenwert des Adressensignals YA in Reaktion auf ein Subflashtaktsignal S_REB.
Die Datenlesesteuerschaltung 1150 empfängt ein Leseerkennungssignal AVDB und das Flashtaktsignal F_CLK und erzeugt das Subflashtaktsignal S_REB mit der doppelten Frequenz des Flashtaktsignals F_CLK, wenn die Anzahl der ersten Flanken des Flashtaktsignals F_CLK dem Wert n entspricht, wobei n eine natürliche Zahl ist.
Die Struktur und Funktionsweise des Seitenpuffers 1110, der Auswahlschaltung 1120, der Ausgabeeinheit 1130 und des Adressensignalgenerators 1140 sind die gleichen wie bei den entsprechenden Komponenten des nichtflüchtigen Speicherbauelements 500 gemäß 5. Daher kann hier auf eine nochmalige detaillierte Beschreibung verzichtet werden.
Unter Bezugnahme auf die 8 bis 11 werden nachfolgend Datenausgabeverfahren und Betriebsweisen des erfindungsgemäßen nichtflüchtigen Speicherbauelements beschrieben.
Wird das Leseerkennungssignal AVDB aktiviert, dann wird die Anzahl der ersten Flanken des Flashtaktsignals F_CLK gezählt. Wie aus 10A ersichtlich ist, wird das Leseerkennungssignal AVDB mit niedrigem Pegel aktiviert. Das Leseerkennungssignal AVDB kann bei alternativen Ausführungsformen der Erfindung mit hohem Pegel aktiviert werden. Das nichtflüchtige Speicherbauelement 1100 gemäß 11 zählt nach der Aktivierung des Leseerkennungssignals AVDB die Anzahl der ersten Flanken des Flashtaktsignals F_CLK und gibt die Daten aus, wenn die gezählte Anzahl der ersten Flanken einen vorbestimmten Wert erreicht.
Für die vorbestimmte Anzahl n sei z. B. zur Vereinfachung der Beschreibung vorausgesetzt, dass sie gleich 3 ist. Der Zählvorgang der ersten Flanken des Flashtaktsignals F_CLK wird von einem zweiten Zähler 1153 der Datenlesesteuerschaltung 1150 ausgeführt. Der zweite Zähler 1153 zählt die ersten Flanken des Flashtaktsignals F_CLK ab dem Zeitpunkt, an welchem das Leseerkennungssignal AVDB aktiviert ist. Der zweite Zähler gibt ein Aktivierungssignal ENS für den Betrieb der Frequenzsteuerschaltung 1155 aus, wenn die Anzahl der ersten Flanken des Flashtaktsignals F_CLK den Wert n erreicht.
Der zweite Zähler 1153 und die Frequenzsteuerschaltung 1155 empfangen das Flashtaktsignal F_CLK gleichzeitig, aber der zweite Zähler 1153 arbeitet erst in Reaktion auf das Leseerkennungssignal AVDB und die Frequenzsteuerschaltung 1155 arbeitet nach Empfang des Aktivierungssignals ENS.
Empfängt die Frequenzsteuerschaltung 1155 das Aktivierungssignal ENS, dann verdoppelt die Frequenzsteuerschaltung 1155 die Frequenz des Flashtaktsignals F_CLK und erzeugt das Subflashtaktsignal S_REB. Ein Signalverlauf des Subflashtaktsignals S_REB ist in 10A dargestellt. Da die Frequenz des Flashtaktsignals F_CLK verdoppelt ist, ent spricht eine Periode des Subflashtaktsignals S_REB der halben Periode des Flashtaktsignals F_CLK. Wie aus 10A weiter ersichtlich ist, weist das Subflashtaktsignal S_REB eine ansteigende Flanke in Synchronisation mit jeder ansteigenden und abfallenden Flanke des Flashtaktsignals F_CLK auf. Ein dritter Zähler 1145 im Adressensignalgenerator 540 zählt die ansteigenden Flanken des Subflashtaktsignals S_REB und erhöht den Adressenwert des Adressensignals YA.
Das Erhöhen des Adressenwerts des Adressensignals YA an jeder ersten Flanke des Subflashtaktsignals S_REB entspricht einem Erhöhen des Adressenwerts des Adressensignals YA an jeder ansteigenden und jeder abfallenden Flanke des Flashtaktsignals F_CLK. Der Vorgang des Erhöhens des Adressenwerts des Adressensignals YA, um Daten auszugeben, ist oben beschrieben, so dass hier auf eine wiederholte Beschreibung verzichtet wird.
Es wird dann bestimmt, ob die Anzahl der ausgegebenen Daten DATA [7:0] dem Wert m entspricht. Entspricht die Anzahl der ausgegebenen Daten DATA [7:0] dem Wert m, dann wird die Ausgabe der Daten DATA [7:0] im Block 840 angehalten. Die Vorgänge des Blocks 840 werden durch den ersten Zähler 1160 ausgeführt.
Entspricht die Anzahl der ausgegebenen Daten DATA [7:0] dem Wert m, dann legt der erste Zähler 1160 das Sperrsignal DIS an den Eingabe-/Ausgabepuffer 1133 der Ausgabeeinheit 1130 an. Dadurch wird der Betrieb des Eingabe-/Ausgabepuffers 1133 angehalten und die Ausgabe der Daten DATA [7:0] wird ebenfalls angehalten.
In weiterer Ausgestaltung des Datenausgabeverfahrens 800 gemäß 8 kann ein Datenabtastsignal D_STRB durch Verzögern des Flashtaktsignals F_CLK um eine vorbestimmte Verzögerungszeitspanne erzeugt werden und zum gleichen Zeitpunkt wie die Daten DATA [7:0] an die externe Quelle ausgegeben werden.
Das Datenabtastsignal D_STRB kann durch eine Verzögerungseinheit 1170 des nichtflüchtigen Speicherbauelements 1100 erzeugt werden. Die vom nichtflüchtigen Speicherbauelement 1100 ausgegebenen Daten DATA [7:0] werden an eine nicht dargestellte externe Steuerschaltung angelegt. Werden die Daten DATA [7:0] vom nichtflüchtigen Speicherbauelement 1100 an die nicht dargestellte externe Steuerschaltung übertragen, dann existiert aufgrund der Übertragungszeit und eines Taktversatzes eine Zeitdifferenz.
Zudem wird es mit dem Erhöhen der Betriebsgeschwindigkeit des nichtflüchtigen Speicherbauelements 1100 schwieriger, den Zeitpunkt zu bestimmen, an welchem die Steuerschaltung die vom nichtflüchtigen Speicherbauelement 1100 ausgegebenen Daten DATA [7:0] abruft. Um dieses Problem zu lösen, gibt das nichtflüchtige Speicherbauelement 1100 zeitgleich mit den Daten DATA [7:0] das Datenabtastsignal D_STRB aus, um den Zeitpunkt anzuzeigen, an welchem die Steuerschaltung die Daten DATA [7:0] abholt.
12 zeigt ein Zeitablaufdiagramm zur beispielhaften Darstellung des Betriebs der Steuerschaltung. Wie aus 12 ersichtlich ist, wird das Datenabtastsignal D_STRB zum gleichen Zeitpunkt ausgegeben, an welchem die Daten über den Eingabe-/Ausgabeanschluss in Reaktion auf die ansteigenden und abfallenden Flanken des Flashtaktsignals F_CLK ausgegeben werden. Das Datenabtastsignal D_STRB ist ein Signal, welches durch Verzögern des Flashtaktsignals F_CLK um eine vorbestimmte Zeitspanne tD1 erzeugt wird. Die Verzögerungszeitspanne tD1 ist eine Zeitdauer von einem Zeitpunkt, an welchem das Flashtaktsignal F_CLK in das nichtflüchtige Speicherbauelement 1100 eingege ben wird, bis zu einem Zeitpunkt, an welchem die Daten DATA [7:0] vom nichtflüchtigen Speicherbauelement 1100 ausgegeben werden.
Die Verzögerungseinheit 1170 arbeitet auf die gleiche Weise wie die Verzögerungsschaltung 560 gemäß 5, so dass hier auf eine nochmalige ausführliche Beschreibung verzichtet werden kann. Ein Signal D_STRB_CTRL entspricht dem vom nichtflüchtigen Speicherbauelement 1100 an die nicht dargestellte Steuerschaltung übertragenen Datenabtastsignal D_STRB. Eine Zeitspanne tD2 repräsentiert eine Ausbreitungsverzögerungszeitspanne vom nichtflüchtigen Speicherbauelement 1100 zur nicht dargestellten Steuerschaltung. Ein Eingabe-/Ausgabeanschluss IOP_CTRL der Steuerschaltung ruft die Daten in Reaktion auf das Datenabtastsignal D_STRB_CTRL ab, wenn das Datenabtastsignal D_STRB_CTRL die Steuerschaltung erreicht.
Wie oben ausgeführt, kann durch das erfindungsgemäße Datenausgabeverfahren und das erfindungsgemäße nichtflüchtige Speicherbauelement die Menge an Datenübertragungen pro Zeiteinheit erhöht werden, da Daten in Reaktion auf die ansteigenden und abfallenden Flanken des Flashtaktsignals ausgegeben werden.

Claims

Betriebsverfahren für ein nichtflüchtiges Speicherbauelement, gekennzeichnet durch die Schritte: – Ausgeben von Daten (DATA [7:0]) in Reaktion auf eine alternierende Sequenz von ersten und zweiten Flanken eines Lesesteuersignals (REB), – Bestimmen, ob das Lesesteuersignal (REB) und ein Schreibsteuersignal (WEB) an einer der ersten Flanken synchronisiert sind, und – Anhalten der Ausgabe von Daten (DATA [7:0]) an der zweiten Flanke, welche der ersten Flanke des Lesesteuersignals (REB) folgt, an der das Lesesteuersignal (REB) und das Schreibsteuersignal (WEB) synchronisiert sind.
Betriebsverfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Ausgabe der Daten (DATA [7:0]) folgende Schritte umfasst: – Erzeugen eines Sublesesteuersignals (S_REB) in Reaktion auf das Lesesteuersignal (REB) mit einer doppelten Frequenz des Lesesteuersignals (REB), – Erhöhen eines korrespondierenden Adressenwertes für jede erste Flanke des Sublesesteuersignals (S_REB) und – Ausgabe der Daten (DATA [7:0]) korrespondierend zum erhöhten Adressenwert.
Betriebsverfahren für ein nichtflüchtiges Speicherbauelement, gekennzeichnet durch die Schritte: – Zählen von ersten Flanken eines Flashtaktsignals (F_CLK), welches eine alternierende Sequenz von ersten und zweiten Flanken aufweist, in Reaktion auf ein Leseerkennungssignal (AVDB), – Ausgeben von Daten (DATA [7:0]) in Reaktion auf die ersten und zweiten Flanken des Flashtaktsignals (F_CLK) ab einem Zeitpunkt, welcher einer (n + 1)-ten ersten Flanke des Flashtaktsignals (F_CLK) entspricht, wenn die gezählte Anzahl der ersten Flanken des Flashtaktsignals (F_CLK) einen vorgegebenen Wert (n) erreicht, und – Anhalten der Ausgabe von Daten (DATA [7:0]), wenn eine Anzahl von Datenausgaben einen vorgegebenen Wert (m) erreicht.
Betriebsverfahren nach Anspruch 3, dadurch gekennzeichnet, dass das Leseerkennungssignal (AVDB) von einer externen Steuereinheit des nichtflüchtigen Speicherbauelements (1100) empfangen wird.
Betriebsverfahren nach Anspruch 3 oder 4, dadurch gekennzeichnet, dass die Ausgabe der Daten (DATA [7:0]) folgende Schritte umfasst: – Erzeugen eines Subflashtaktsignals (S_REB) mit einer doppelten Frequenz des Flashtaktsignals (F_CLK), wenn die Anzahl der ersten Flanken des Flashtaktsignals (F_CLK) den vorgegebenen Wert (n) erreicht, – Erhöhen eines korrespondierenden Adressenwertes für jede erste Flanke des Subflashtaktsignals (S_REB) und – Ausgabe der Daten (DATA [7:0]) korrespondierend zum erhöhten Adressenwert.
Betriebsverfahren nach einem der Ansprüche Anspruch 1 bis 5, weiter gekennzeichnet durch die Schritte: – Erzeugen eines Datenabtastsignals (D_STRB) durch Verzögern des Lesesteuersignals (REB) oder des Flashtaktsignals (F_CLK) um eine vorbestimmte Verzögerungszeit (tD1) und – Ausgabe des Datenabtastsignals (D_STRB) zeitgleich mit den Daten (DATA [7:0]) an eine externe Quelle.
Betriebsverfahren nach Anspruch 6, dadurch gekennzeichnet, dass die vorbestimmte Verzögerungszeit (tD1) einer Zeitdauer zwischen einem ersten Zeitpunkt, an welchem das Lesesteuersignal (REB) oder das Flashtaktsignal (F_CLK) in das nichtflüchtige Speicherbauelement (500) eingegeben wird, und einem zweiten Zeitpunkt entspricht, an welchem die Daten (DATA [7:0]) vom nichtflüchtigen Speicherbauelement (500) ausgegeben werden.
Nichtflüchtiges Speicherbauelement mit – einem Seitenpuffer (510), welcher eingerichtet ist, einen Teil von in einem nichtflüchtigen Speicherfeld gespeicherten Daten zu speichern, – einer Auswahlschaltung (520), welche eingerichtet ist, die im Seitenpuffer (510) gespeicherten Daten (DATA [7:0]) korrespondierend mit einem Adressenwert eines Adressensignals (YA) auszugeben, und – einer Ausgabeeinheit (530), welche eingerichtet ist, in Reaktion auf ein Freigabesignal (CEB) und ein Sperrsignal (DIS) aktiviert und deaktiviert zu werden und die Daten (DATA [7:0]) von der Auswahlschaltung (520) über einen Eingabe-/Ausgabeanschluss auszugeben, gekennzeichnet durch – einen Adressensignalgenerator (540), der eingerichtet ist, eine Anfangsadresse (IADD) zu decodieren, das Adressensignal (YA) zu erzeugen und den Adressenwert des Adressensignals (YA) in Reaktion auf ein Sublesesteuersignal (S_REB) zu verändern, und – eine Datenlesesteuerschaltung (550), welche eingerichtet ist, das Sublesesteuersignal (S_REB) in Reaktion auf ein Lesesteu ersignal (REB) mit einer doppelten Frequenz des Lesesteuersignals (REB) zu erzeugen und das Sperrsignal (DIS) in Reaktion auf ein Schreibsteuersignal (WEB) zu erzeugen.
Nichtflüchtiges Speicherbauelement nach Anspruch 8, dadurch gekennzeichnet, dass die Datenlesesteuerschaltung (550) folgende Komponenten umfasst: – eine Frequenzsteuerschaltung (553), welche eingerichtet ist, die Frequenz des Lesesteuersignals (REB) zur Erzeugung des Sublesesteuersignals (S_REB) zu verdoppeln, und – einen Detektor (555) zur Erkennung letzter Daten, welcher eingerichtet ist, das Sperrsignal (DIS) zu erzeugen, wenn das Lesesteuersignal (REB) und das Schreibsteuersignal (WEB) an einer ersten Flanke des Lesesteuersignals (REB) synchronisiert sind.
Nichtflüchtiges Speicherbauelement nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass das Sublesesteuersignal (S_REB) eine Sequenz von alternierenden ersten und zweiten Flanken aufweist und der Adressensignalgenerator (540) einen Adressenwert des Adressensignals (YA) immer dann sequentiell erhöht, wenn eine erste Flanke des Sublesesteuersignals (S_REB) detektiert wird.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass der Adressensignalgenerator (540) folgende Komponenten umfasst: – einen Decoder (543) welcher eingerichtet ist, die Anfangsadresse (IADD) zu decodieren und das Adressensignal (YA) zu erzeugen, und – einen Zähler (545), welcher eingerichtet ist, die ersten Flanken des Sublesesteuersignals (S_REB) zu zählen und den Adressenwert des Adressensignals (YA) sequentiell zu erhöhen.
Nichtflüchtiges Speicherbauelement mit – einem Seitenpuffer (1110), welcher eingerichtet ist, einen Teil von in einem nichtflüchtigen Speicherfeld gespeicherten Daten zu speichern, – einer Auswahlschaltung (1120), welche eingerichtet ist, die im Seitenpuffer (1110) gespeicherten Daten (DATA [7:0]) korrespondierend mit einem Adressenwert eines Adressensignals (YA) auszugeben, und – einer Ausgabeeinheit (1130), welche eingerichtet ist, in Reaktion auf ein Freigabesignal (CEB) und ein Sperrsignal (DIS) aktiviert und deaktiviert zu werden und die Daten (DATA [7:0]) von der Auswahlschaltung (1120) über einen Eingabe-/Ausgabeanschluss auszugeben, gekennzeichnet durch – einen ersten Zähler (1160), welcher eingerichtet ist, das Sperrsignal (DIS) zu erzeugen, wenn eine Anzahl der ausgegebenen Daten (DATA [7:0]) einen vorgegebenen Wert (m) erreicht, – einen Adressensignalgenerator (1140), der eingerichtet ist, eine Anfangsadresse (IADD) zu decodieren, das Adressensignal (YA) zu erzeugen und den Adressenwert des Adressensignals (YA) in Reaktion auf ein Subflashtaktsignal (S_REB) zu verändern, und – eine Datenlesesteuerschaltung (1150), welche eingerichtet ist, das Subflashtaktsignal (S_REB) mit einer doppelten Frequenz eines Flashtaktsignals (F_CLK) zu erzeugen, wenn eine Anzahl von ersten Flanken des Flashtaktsignals (F_CLK) einen vorgegebenen Wert (n) erreicht.
Nichtflüchtiges Speicherbauelement nach Anspruch 12, dadurch gekennzeichnet, dass die Datenlesesteuerschaltung (1150) folgende Komponenten umfasst: – einen zweiten Zähler (1153), welcher eingerichtet ist, die ersten Flanken des Flashtaktsignals (F_CLK) in Reaktion auf ein Leseerkennungssignal (AVDB) zu zählen, und – eine Frequenzsteuerschaltung (1155), welche eingerichtet ist, die Frequenz des Flashtaktsignals (F_CLK) zu verdoppeln und das Subflashtaktsignal (S_REB) zu erzeugen, wenn die Anzahl von ersten Flanken des Flashtaktsignals (F_CLK) den vorgegebenen Wert (n) erreicht.
Nichtflüchtiges Speicherbauelement nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass der Adressensignalgenerator (1140) eingerichtet ist, einen Adressenwert des Adressensignals (YA) immer dann sequentiell zu erhöhen, wenn eine erste Flanke des Subflashtaktsignals (S_REB) detektiert ist.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass der Adressensignalgenerator (1140) folgende Komponenten umfasst: – einen Decoder (1143), welcher eingerichtet ist, die Anfangsadresse (IADD) zu decodieren und das Adressensignal (YA) zu erzeugen, und – einen dritten Zähler (1145), welcher eingerichtet ist, die ersten Flanken des Subflashtaktsignals (S_REB) zu zählen und den Adressenwert des Adressensignals (YA) sequentiell zu erhöhen.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 8 bis 15, dadurch gekennzeichnet, dass die Ausgabeeinheit (530, 1130) folgende Komponenten umfasst: – einen Eingabe-/Ausgabepuffer (533, 1133), welcher eingerichtet ist, die Daten (DATA [7:0]) in Reaktion auf das Freigabesignal (CEB) auszugeben und die Ausgabe der Daten (DATA [7:0]) in Reaktion auf das Sperrsignal (DIS) anzuhalten, und – einen Ausgabetreiber (535, 1135), welcher eingerichtet ist, die Daten (DATA [7:0]) vom Eingabe-/Ausgabepuffer (533, 1133) über den Eingabe-/Ausgabeanschluss an eine externe Quelle auszugeben.
Nichtflüchtiges Speicherbauelement nach einem der Ansprüche 8 bis 16, gekennzeichnet durch eine Verzögerungseinheit (560, 1170), welche eingerichtet ist, ein Datenabtastsignal (D_STRB) durch Verzögern des Lesesteuersignals (REB) oder des Flashtaktsignals (F_CLK) um eine vorbestimmte Verzögerungszeit (tD1) zu erzeugen und das Datenabtastsignal (D_STRB) zeitgleich mit den Daten (DATA [7:0]) an die externe Quelle auszugeben.
Nichtflüchtiges Speicherbauelement nach Anspruch 17, dadurch gekennzeichnet, dass die vorbestimmte Verzögerungszeit (tD1) einer Zeitdauer zwischen einem ersten Zeitpunkt, an welchem das Lesesteuersignal (REB) oder das Flashtaktsignal (F_CLK) in das nichtflüchtige Speicherbauelement (500) eingegeben wird, und einem zweiten Zeitpunkt entspricht, an welchem die Daten (DATA [7:0]) vom nichtflüchtigen Speicherbauelement (500) oder vom Eingabe-/Ausgabeanschluss ausgegeben werden.