JP4823595B2

JP4823595B2 - データ出力時にｄｄｒ動作を行う不揮発性メモリ装置及びデータ出力方法

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Publication number: JP4823595B2
Application number: JP2005213258A
Authority: JP
Inventors: 同烈柳
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Priority date: 2004-07-27
Filing date: 2005-07-22
Publication date: 2011-11-24
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Description

本発明は、不揮発性メモリ装置に係り、特に、読出し制御信号の立ち上がりエッジと立ち下がりエッジとの何れでもデータを出力するＤＤＲ（ＤｏｕｂｌｅＤａｔａＲａｔｅ）動作を行う不揮発性メモリ装置及びデータ出力方法に関する。

一般的な不揮発性メモリ装置は、データを読出しするか、または書込みする時、読出し制御信号や書込み制御信号の立ち上がりエッジや立ち下がりエッジに同期されて一つの入出力ピンを通じてデータを入力または出力する。

図１Ａは、一般的な不揮発性メモリ装置の理想的なデータ出力を説明する図面である。
ＳＣＬＫは、システムクロックを意味し、ＲＥＢは、データの出力を制御する読出し制御信号である。不揮発性メモリ装置は、読出し制御信号ＲＥＢの立ち下がりエッジに応答して、入出力ピンＩＯＰを通じてデータを出力する。

ここで、“応答して”は、読出し制御信号ＲＥＢが直接不揮発性メモリ装置に印加される場合に限定される意味ではなく、読出し制御信号ＲＥＢが他の構成要素を経由して不揮発性メモリ装置に入力されるか、または読出し制御信号ＲＥＢが他の信号を発生させて不揮発性メモリ装置からのデータ読出し動作を行わせる場合も含む意味であることは、当業者ならば、理解できる。

不揮発性メモリ装置を制御するコントローラ（図示せず）は、読出し動作時に読出し制御信号ＲＥＢを不揮発性メモリ装置に印加してデータを得る。一般的に、不揮発性メモリ装置は、読出し制御信号ＲＥＢの１周期ごとに一つの入出力ピンを通じて一つのデータを出力する。
データ読出し動作が終了すれば、読出し制御信号ＲＥＢは、論理ハイレベルや論理ローレベルに固定され、入出力ピンは、高抵抗状態（ハイインピーダンス状態）になる。

図１Ａを参照すれば、読出し制御信号ＲＥＢの立ち下がりエッジに応答して読出し動作が行われ、読出されたデータは、読出し制御信号ＲＥＢの立ち上がりエッジに同期されて入出力ピンＩＯＰを通じて外部に出力される。
色々な原因による信号遅延を考慮しない理想的な場合、図１Ａに示したように、データは、読出し制御信号ＲＥＢの立ち下がりエッジから読出され、読出し制御信号ＲＥＢの立ち上がりエッジから入出力ピンＩＯＰを通じて出力される。

図１Ｂは、一般的な不揮発性メモリ装置の実際のデータ出力を説明する図面である。
図１Ｂを参照すれば、読出し制御信号ＲＥＢの立ち下がりエッジに応答して読出されたデータは、読出し制御信号ＲＥＢの立ち下がりエッジから一定の時間ｔＲＥＡだけ遅延された後に入出力ピンＩＯＰから出力される。ｔＯＨは、読出し制御信号ＲＥＢの立ち上がりエッジから入出力ピンＩＯＰが高抵抗状態になるのにかかる時間である。

図１Ｂに示したように、実際の不揮発性メモリ装置では、読出し制御信号ＲＥＢに応答してデータが出力されるまでの時間遅延が大きい。また、一般的な不揮発性メモリ装置は、読出し制御信号ＲＥＢの立ち上がりエッジまたは立ち下がりエッジのうち一つにのみ応答してデータが出力されるので、読出し動作の速度が制限されるという問題がある。

本発明が解決しようとする技術的課題は、読出し制御信号の立ち上がりエッジと立ち下がりエッジとの何れにも応答してデータを出力する不揮発性メモリ装置のデータ出力方法を提供することである。
本発明が解決しようとする他の技術的課題は、読出し制御信号の立ち上がりエッジと立ち下がりエッジとの何れにも応答してデータを出力する不揮発性メモリ装置を提供することである。

前記課題を達成するための本発明の実施形態による不揮発性メモリ装置に保存されたデータ出力方法は、前記データの出力を制御する読出し制御信号の第１エッジと第２エッジとにそれぞれ応答して前記データを出力するステップと、前記データの書込みを制御する書込み制御信号と前記読出し制御信号とが同時に第１エッジで発生するか否かを判断するステップと、前記書込み制御信号及び前記読出し制御信号が同時に第１エッジで発生すれば、前記読出し制御信号の次の第２エッジで前記データの出力を停止するステップと、を含む。

前記データを出力するステップは、前記読出し制御信号に応答して前記読出し制御信号の周波数の２倍の周波数を有するサブ読出し制御信号を発生させるステップと、前記サブ読出し制御信号の第１エッジごとに、対応するアドレス値を増加させるステップと、前記増加するアドレス値に対応する前記データを出力するステップと、を含む。

不揮発性メモリ装置に保存されたデータ出力方法は、前記データと同時に外部に出力され、前記読出し制御信号を一定の遅延時間だけ遅延させたデータストローブ信号を発生させるステップをさらに含む。
前記遅延時間は、前記読出し制御信号が前記不揮発性メモリ装置に入力される時点から、前記データが前記不揮発性メモリ装置から出力される時点までの時間である。

前記他の課題を達成するための本発明の実施形態による不揮発性メモリ装置は、ページバッファ、選択部、出力部、アドレス信号発生部及びデータ読出し制御部を備える。
ページバッファは、不揮発性メモリアレイに保存されたデータの一部を保存する。選択部は、前記ページバッファに保存されたデータのうち、アドレス信号のアドレス値に対応するデータを出力する。

出力部は、イネーブル信号に応答して活性化されて前記選択部から出力される前記データを入出力ピンを通じて出力し、ディセーブル信号に応答して非活性化される。
アドレス信号発生部は、初期アドレスをデコーディングして前記アドレス信号を発生させ、サブ読出し制御信号に応答して前記アドレス信号のアドレス値を変化させる。

データ読出し制御部は、読出し制御信号に応答して前記読出し制御信号の周波数の２倍の周波数を有する前記サブ読出し制御信号を発生させ、書込み制御信号に応答して前記ディセーブル信号を発生させる。
前記データ読出し制御部は、周波数制御部及び最終データ検出部を備える。周波数制御部は、前記読出し制御信号の周波数を２倍に増加させて前記サブ読出し制御信号を発生させる。

最終データ検出部は、前記書込み制御信号及び前記読出し制御信号が同時に第１エッジで発生すれば、前記ディセーブル信号を発生させる。前記アドレス信号発生部は、前記サブ読出し制御信号の第１エッジが検出される度に前記アドレス信号のアドレス値を順次に増加させる。

前記アドレス信号発生部は、デコーディング部及びカウンターを備える。デコーディング部は、前記初期アドレスをデコーディングして前記アドレス信号を発生させる。カウンターは、前記サブ読出し制御信号の第１エッジを計数して前記アドレス信号のアドレス値を順次に増加させる。

前記出力部は、入出力バッファ及び出力ドライバーを備える。入出力バッファは、前記イネーブル信号及び前記ディセーブル信号に応答して前記データを出力または遮断する。出力ドライバーは、前記入出力バッファから出力される前記データを前記入出力ピンを通じて外部に出力する。

不揮発性メモリ装置は、前記出力部から出力される前記データと同時に外部に出力され、前記読出し制御信号を一定の遅延時間だけ遅延させたデータストローブ信号を発生させる遅延部をさらに備える。

前記課題を達成するための本発明の他の実施形態による不揮発性メモリ装置に保存されたデータ出力方法は、読出し認識信号が活性化されれば、フラッシュクロック信号の第１エッジの数をカウントするステップと、前記フラッシュクロック信号の第１エッジの数がｎ（自然数）個であれば、第ｎ＋１番目の第１エッジから前記フラッシュクロック信号の第１エッジと第２エッジとにそれぞれ応答して前記データを出力するステップと、出力される前記データの数がｍ（自然数）個であれば、前記データの出力を停止するステップと、を含む。

前記他の課題を達成するための本発明の他の実施形態による不揮発性メモリ装置は、ページバッファ、選択部、出力部、第１カウンター、アドレス信号発生部及びデータ読出し制御部を備える。
ページバッファは、不揮発性メモリアレイに保存されたデータの一部を受信して保存する。選択部は、前記ページバッファに保存されたデータのうち、アドレス信号のアドレス値に対応するデータを出力する。

出力部は、イネーブル信号に応答して活性化されて、前記選択部から出力される前記データを入出力ピンを通じて出力し、ディセーブル信号に応答して非活性化される。
第１カウンターは、前記出力されるデータの数がｍ個であれば、前記ディセーブル信号を発生させる。アドレス信号発生部は、初期アドレスをデコーディングして前記アドレス信号を発生させ、サブフラッシュクロック信号に応答して前記アドレス信号のアドレス値を変化させる。

データ読出し制御部は、読出し認識信号及びフラッシュクロック信号を受信し、前記フラッシュクロック信号の第１エッジの数がｎ（自然数）個であれば、前記フラッシュクロック信号の周波数の２倍の周波数を有するサブフラッシュクロック信号を発生させる。

本発明によるデータ出力方法及び不揮発性メモリ装置は、読出し制御信号の立ち上がりエッジと立ち下がりエッジとの何れにも応答してデータを出力することによって、単位時間当りデータの伝送量を増加させることができる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。

本発明の実施形態がＮＡＮＤフラッシュメモリに基づいて詳細に説明されるが、本発明は、ＮＡＮＤフラッシュメモリに限定されず、ＮＯＲ、ＡＮＤ、分割ビットラインＮＯＲ（Ｄｉｖｉｄｅｄｂｉｔ−ｌｉｎｅＮＯＲ：ＤＩＮＯＲ）、ＯｎｅＮＡＮＤ及び強誘電体ＲＡＭ（ＦＲＡＭ）のような技術を含むフラッシュメモリなどのいかなる不揮発性メモリ装置にも適用される。

図２は、本発明の実施形態によるデータ出力方法を説明するフローチャートである。
図３は、図２のデータ出力ステップを説明するフローチャートである。
図２及び図３を参照すれば、本発明の実施形態による不揮発性メモリ装置に保存されたデータを出力するための方法２００は、データの出力を制御する読出し制御信号の第１エッジと第２エッジとにそれぞれ応答して前記データを出力するステップ２１０、前記データの書込みを制御する書込み制御信号と前記読出し制御信号とが同時に第１エッジで発生するか否かを判断するステップ２２０、及び前記書込み制御信号及び前記読出し制御信号が同時に第１エッジで発生すれば、前記読出し制御信号の次の第２エッジで前記データの出力を停止するステップ２３０を含む。

図４Ａは、本発明の実施形態によるデータ出力方法によるデータ出力を説明するタイミング図である。
図４Ｂは、読出し制御信号及びサブ読出し制御信号の波形を説明する図面である。
本発明の実施形態によるデータ出力方法２００によれば、読出し制御信号の１周期の間に一つの入出力ピンを通じて二つのデータが出力されることができる。すなわち、読出し制御信号の第１エッジと第２エッジとに応答してデータを出力する（ステップ２１０）。

説明の便宜上、第１エッジは、立ち上がりエッジであり、第２エッジは、立ち下がりエッジと仮定する。しかし、第１エッジと第２エッジとに関する仮定は、変更されることができ、前記仮定に限定されるものではない。
データ読出し動作が終わったことを表示するために、書込み制御信号を利用する。従来には、データ読出し動作が終わったことを表示するために、読出し制御信号がハイレベルまたはローレベルのうち一つのレベルに固定される。

しかし、本発明の実施形態では、読出し制御信号の立ち上がりエッジと立ち下がりエッジとからデータが出力されるので、読出し制御信号を利用して、データ読出し動作が停止することを表示できない。したがって、書込み制御信号を利用する。
書込み制御信号及び読出し制御信号が同時に第１エッジで発生すれば（ステップ２２０）、すなわち、同時に立ち上がりエッジで発生すれば、データ出力が停止する（ステップ２３０）。これは、図４Ａに示される。

本発明の実施形態によるデータ出力方法２００を後述する不揮発性メモリ装置を利用してさらに詳細に説明する。
図５は、本発明の他の実施形態による不揮発性メモリ装置を説明する図面である。
図６は、図５の周波数制御部の構造を説明する図面である。

図５を参照すれば、本発明の実施形態による不揮発性メモリ装置５００は、ページバッファ５１０、選択部５２０、出力部５３０、アドレス信号発生部５４０及びデータ読出し制御部５５０を備える。
ページバッファ５１０は、不揮発性メモリアレイ（図示せず）に保存されたデータの一部を保存する。選択部５２０は、ページバッファ５１０に保存されたデータＤＡＴＡ［２０４７：０］のうち、アドレス信号ＹＡのアドレス値に対応するデータを出力する。

出力部５３０は、イネーブル信号ＣＥＢに応答して活性化されて、選択部５２０から出力されるデータＤＡＴＡ［７：０］を入出力ピンを通じて出力し、ディセーブル信号ＤＩＳに応答して非活性化される。
アドレス信号発生部５４０は、初期アドレスＩＡＤＤをデコーディングしてアドレス信号ＹＡを発生させ、サブ読出し制御信号Ｓ＿ＲＥＢに応答してアドレス信号ＹＡのアドレス値を変化させる。

データ読出し制御部５５０は、読出し制御信号ＲＥＢに応答して読出し制御信号ＲＥＢの周波数の２倍の周波数を有するサブ読出し制御信号Ｓ＿ＲＥＢを発生させ、書込み制御信号ＷＥＢに応答してディセーブル信号ＤＩＳを発生させる。

以下、図２ないし図６を参照して、本発明の実施形態によるデータ出力方法及び不揮発性メモリ装置の動作が詳細に説明される。
不揮発性メモリ装置５００のページバッファ５１０は、不揮発性メモリアレイ（図示せず）からデータを受信して保存する。ページバッファ５１０は、レジスタでありうる。ページバッファ５１０のサイズは、一般的に、５１２Ｂｙｔｅや１ＫＢｙｔｅまたは２ＫＢｙｔｅまたはそれ以上となりうる。

図５では、ページバッファ５１０のサイズを２ＫＢｙｔｅと仮定する。不揮発性メモリ装置５００は、データをバイト単位で出力するので、従来の不揮発性メモリ装置であれば、ページバッファ５１０に保存された全てのデータを出力するのに２０００周期の読出し制御信号ＲＥＢが消費される。しかし、本発明の実施形態による不揮発性メモリ装置５００では、１０００周期の読出し制御信号ＲＥＢしか消費されない。

データの出力を制御する読出し制御信号の第１エッジと第２エッジとにそれぞれ応答して前記データを出力する（ステップ２１０）。ステップ２１０をさらに説明すれば、まず、読出し制御信号ＲＥＢに応答して読出し制御信号ＲＥＢの周波数の２倍の周波数を有するサブ読出し制御信号Ｓ＿ＲＥＢを発生させる（ステップ３１０）。

ステップ３１０は、データ読出し制御部５５０で行われる。データ読出し制御部５５０は、周波数制御部５５３及び最終データ検出部５５５を備える。周波数制御部５５３は、読出し制御信号ＲＥＢの周波数を２倍に増加させてサブ読出し制御信号Ｓ＿ＲＥＢを発生させる。
すなわち、周波数制御部５５３は、入力信号の周波数を所望の割合に増加させる周波数逓倍器(frequency doubler)の役割を行う。図６に周波数制御部５５３の一実施形態が示される。周波数制御部５５３は、多様な方法で具現され、図６に示した構造に限定されるものではない。

周波数制御部５５３は、読出し制御信号ＲＥＢの立ち上がりエッジと立ち下がりエッジとを検出してサブ読出し制御信号Ｓ＿ＲＥＢを発生させる。サブ読出し制御信号Ｓ＿ＲＥＢの波形は、図４Ｂに示される。読出し制御信号ＲＥＢの周波数を２倍に増加させるので、サブ読出し制御信号Ｓ＿ＲＥＢの周期は、読出し制御信号ＲＥＢの半分になる。

周波数制御部５５３は、インバータＩ１〜Ｉ６と、論理積手段Ａ１と、反転論理和手段Ｎ１と、論理和手段ＯＲ１とを備える。インバータＩ１〜Ｉ６の数は、奇数個であり、適当なパルス幅を作るために、任意の数を有しうる。周波数を増加させる周波数制御部５５３の動作は、当業者ならば理解できるので、ここで動作の詳細な説明は省略する。

サブ読出し制御信号Ｓ＿ＲＥＢの第１エッジごとに、対応するアドレス値を増加させる（ステップ３２０）。ステップ３２０は、アドレス信号発生部５４０で行われる。
アドレス信号発生部５４０は、サブ読出し制御信号Ｓ＿ＲＥＢの第１エッジが検出される度に、アドレス信号ＹＡのアドレス値を順次に増加させる。アドレス信号発生部５４０は、デコーディング部５４３及びカウンター５４５を備える。

デコーディング部５４３は、初期アドレスＩＡＤＤをデコーディングしてアドレス信号ＹＡを発生させる。初期アドレスＩＡＤＤは、ページバッファ５１０に保存されたデータのうち、最初に選択されて出力されるデータのアドレスである。初期アドレスＩＡＤＤは、外部で設計者によって設定されることができる。デコーディング部５４３は、セット信号ＳＥＴとリセット信号ＲＥＳＥＴとによって、セットまたはリセットされる。

カウンター５４５は、サブ読出し制御信号Ｓ＿ＲＥＢの第１エッジを計数してアドレス信号ＹＡのアドレス値を順次に増加させる。図４Ｂを参考すれば、サブ読出し制御信号Ｓ＿ＲＥＢの第１エッジを計数するのは、読出し制御信号ＲＥＢの立ち上がりエッジと立ち下がりエッジとをそれぞれ計数することと同一であることが分かる。

すなわち、デコーディング部５４３によって、サブ読出し制御信号Ｓ＿ＲＥＢの第１エッジごとにアドレス信号ＹＡのアドレス値が増加することは、読出し制御信号ＲＥＢの立ち上がりエッジ及び立ち下がりエッジごとにアドレス信号ＹＡのアドレス値が増加することと同じである。アドレス信号ＹＡのアドレス値が増加すれば、増加したアドレス値に対応するデータが出力される（ステップ３３０）。

アドレス信号ＹＡは、ページバッファ５１０から出力されるデータの中から８個のデータＤＡＴＡ［７：０］を選択する選択部５２０の制御信号として使われる。選択部５２０から出力されるデータＤＡＴＡ［７：０］は、出力部５３０を通じて外部に出力される。
出力部５３０は、イネーブル信号ＣＥＢに応答して活性化されて選択部５２０から出力されるデータＤＡＴＡ［７：０］を、入出力ピンを通じて出力し、ディセーブル信号ＤＩＳに応答して非活性化される。

出力部５３０は、入出力バッファ５３３及び出力ドライバー５３５を備える。入出力バッファ５３３は、イネーブル信号ＣＥＢ及びディセーブル信号ＤＩＳに応答してデータＤＡＴＡ［７：０］を出力または遮断する。出力ドライバー５３５は、入出力バッファ５３３から出力されるデータＤＡＴＡ［７：０］を、入出力ピンを通じて外部に出力する。

イネーブル信号ＣＥＢは、入出力バッファ５３３を活性化させる信号であり、イネーブル信号ＣＥＢが活性化されると、入出力バッファ５３３がデータＤＡＴＡ［７：０］を出力させる動作を行う。

ディセーブル信号ＤＩＳは、データ読出し制御部５５０の最終データ検出部５５５から出力される。最終データ検出部５５５は、書込み制御信号ＷＥＢ及び読出し制御信号ＲＥＢが同時に第１エッジで発生するか否かを判断し（ステップ２２０）、書込み制御信号ＷＥＢ及び読出し制御信号ＲＥＢが同時に第１エッジで発生すれば、ディセーブル信号ＤＩＳを発生させる。ディセーブル信号ＤＩＳによって入出力バッファ５３３の動作が停止し、データＤＡＴＡ［７：０］の出力も停止する（ステップ２３０）。

一般的な不揮発性メモリ装置は、読出し制御信号ＲＥＢが論理ハイレベルまたは論理ローレベルに固定されれば、自動的に入出力ピンＩＯＰが高抵抗状態に変換され、データ出力が停止するが、本発明の実施形態では、読出し制御信号ＲＥＢを利用してデータＤＡＴＡ［７：０］の出力が停止する時点を判断できない。そこで、本発明の実施形態では、書込み制御信号ＷＥＢを利用して、データＤＡＴＡ［７：０］の出力が停止する時点を判断する。

読出し制御信号ＲＥＢと書込み制御信号ＷＥＢとが何れも最終データ検出部５５５に印加される。最終データ検出部５５５は、これら二つの信号が何れも第１エッジで発生すれば、ディセーブル信号ＤＩＳを出力する。

二つの信号が何れも第１エッジで発生するか否かを判断する最終データ検出部５５５の構造は、当業者ならば理解できるので、ここで詳細な説明は省略する。また、読出し制御信号ＲＥＢと書込み制御信号ＷＥＢとが何れも第１エッジで発生すれば、ディセーブル信号ＤＩＳが発生すると説明したが、必ずしもこれに限定されず、二つの信号が何れも第２エッジで発生する場合、ディセーブル信号ＤＩＳが出力されることもある。

不揮発性メモリ装置に保存されたデータ出力方法２００は、データＤＡＴＡ［７：０］と同時に外部に出力され、読出し制御信号ＲＥＢを一定の遅延時間だけ遅延させたデータストローブ信号Ｄ＿ＳＴＲＢを発生させるステップをさらに含むことができる。データストローブ信号Ｄ＿ＳＴＲＢを発生させる動作は、図５の遅延部５６０によって行われる。

データストローブ信号Ｄ＿ＳＴＲＢを発生させるステップは、不揮発性メモリ装置５００の遅延部５６０で行われる。不揮発性メモリ装置５００から出力されるデータＤＡＴＡ［７：０］は、外部のコントローラ（図示せず）に印加されるが、不揮発性メモリ装置５００からコントローラ（図示せず）にデータが伝送される場合、伝送時間とクロックスキューとに起因する時間差が存在する。

また、不揮発性メモリ装置５００の動作速度が速くなるほど、コントローラは、不揮発性メモリ装置５００から出力されるデータＤＡＴＡ［７：０］をフェッチする時点を決定し難い。このような問題を解決するために、不揮発性メモリ装置５００は、コントローラがデータＤＡＴＡ［７：０］をフェッチする時点を知らせるデータストローブ信号Ｄ＿ＳＴＲＢをデータＤＡＴＡ［７：０］の出力時に同時に出力する。

図７は、データストローブ信号及びコントローラの動作を説明するタイミング図である。ＷＥＢ＿ＣＴＲＬは、コントローラ（図示せず）で発生する書込み制御信号であって、不揮発性メモリ装置５００に印加される。ＲＥＢ＿ＣＴＲＬは、コントローラ（図示せず）で発生する読出し制御信号であって、不揮発性メモリ装置５００に印加される。

読出し制御信号ＲＥＢの立ち上がりエッジと立ち下がりエッジとに応答して、入出力ピンＩＯＰを通じてデータＤＡＴＡ［７：０］が出力されると同時に、データストローブ信号Ｄ＿ＳＴＲＢも共に出力される。データストローブ信号Ｄ＿ＳＴＲＢは、読出し制御信号ＲＥＢが一定の遅延時間ｔＤ１だけ遅延されて出力される信号である。

ここで、遅延時間ｔＤ１は、読出し制御信号ＲＥＢが不揮発性メモリ装置５００に入力される時点から、データＤＡＴＡ［７：０］が不揮発性メモリ装置５００から出力される時点までの時間である。

遅延部５６０は、外部の工程、電圧及び温度（ＰＶＴ：Ｐｒｏｃｅｓｓ、ＶｏｌｔａｇｅａｎｄＴｅｍｐｅｒａｔｕｒｅ）の変化にも常に一定の遅延時間ｔＤ１を有するように設計される。遅延部５６０は、抵抗やキャパシタを利用して遅延時間ｔＤ１が調整されるように設計される。または、内部レジスタを利用してデジタル方式で遅延時間ｔＤ１が調整されるように設計される。

Ｄ＿ＳＴＲＢ＿ＣＴＲＬは、不揮発性メモリ装置５００から出力されたデータストローブ信号Ｄ＿ＳＴＲＢがコントローラ（図示せず）に到着した信号を意味する。ｔＤ２は、不揮発性メモリ装置５００からコントローラ（図示せず）までの伝播遅延時間である。コントローラに到着したデータストローブ信号Ｄ＿ＳＴＲＢ＿ＣＴＲＬによって、コントローラの入出力ピンＩＯＰ＿ＣＴＲＬがデータをフェッチする。

本発明の実施形態によるデータ出力方法２００及び不揮発性メモリ装置５００は、読出し制御信号ＲＥＢの立ち上がりエッジと立ち下がりエッジとの何れにも応答してデータを出力することによって、単位時間当りのデータの伝送量を増加させることができ、データストローブ信号Ｄ＿ＳＴＲＢを利用して出力されたデータをコントローラに同期させることができる。

図８は、本発明の他の実施形態によるデータ出力方法を説明するフローチャートである。
図９は、図８のデータ出力ステップを説明するフローチャートである。
図８及び図９を参照すれば、本発明の実施形態による不揮発性メモリ装置に保存されたデータの出力方法８００は、読出し認識信号が活性化されれば、フラッシュクロック信号の第１エッジの数をカウントするステップ８１０、前記フラッシュクロック信号の第１エッジの数がｎ（自然数）個であれば、第ｎ＋１番目の第１エッジから前記フラッシュクロック信号の第１エッジと第２エッジとにそれぞれ応答して前記データを出力するステップ８２０及び出力される前記データの数がｍ（自然数）個であれば、前記データの出力を停止するステップ８３０及び８４０を含む。

図１０Ａは、本発明の他の実施形態によるデータ出力方法によるデータ出力を説明するタイミング図である。
図１０Ｂは、フラッシュクロック信号とサブフラッシュクロック信号との波形を説明する図面である。

本発明の実施形態によるデータ出力方法８００によれば、データが出力されるためには、まず、読出し認識信号が前もって活性化されねばならない。読出し認識信号は、不揮発性メモリ装置の外部のコントローラから受信されるような信号であって、データ読出し動作を開始することを指示する信号である。

データ出力方法８００でデータ読出しを制御する信号は、フラッシュクロック信号である。データ出力方法８００でも、図２のデータ出力方法２００のように、フラッシュクロック信号の立ち上がりエッジと立ち下がりエッジとの何れにも応答して一つの入出力ピンを通じてデータが出力される。

データを出力するステップ８２０は、前記フラッシュクロック信号のｎ個の第１エッジの数をカウントするステップ９１０、前記フラッシュクロック信号の第１エッジの数がｎ個であれば、前記フラッシュクロック信号に応答して、前記フラッシュクロック信号周波数の２倍の周波数を有するサブフラッシュクロック信号を発生させるステップ９２０、前記サブフラッシュクロック信号の第１エッジごとに、対応するアドレス値を増加させるステップ９３０、及び前記増加するアドレス値に対応する前記データを出力するステップ９４０を含む。

説明の便宜上、第１エッジは、立ち上がりエッジであり、第２エッジは、立ち下がりエッジと仮定する。しかし、第１エッジと第２エッジとに関する仮定は、変更されることができ、前記仮定に限定されるものではない。
データ出力方法８００は、データ読出し動作が終わったことを表示するために、図２のデータ出力方法８００のように、書込み制御信号を利用しない。その代わりに、出力されるデータの数をカウントして所定数のデータが出力されれば、データ出力を停止する。

本発明の他の実施形態によるデータ出力方法８００を、後述する図１１の不揮発性メモリ装置を利用してさらに詳細に説明する。
図１１は、本発明の他の実施形態による不揮発性メモリ装置を説明する図面である。
図１１を参照すれば、本発明の他の実施形態による不揮発性メモリ装置１１００は、ページバッファ１１１０、選択部１１２０、出力部１１３０、第１カウンター１１６０、アドレス信号発生部１１４０、及びデータ読出し制御部１１５０を備える。

ページバッファ１１１０は、不揮発性メモリアレイ（図示せず）に保存されたデータの一部を受信して保存する。選択部１１２０は、ページバッファ１１１０に保存されたデータＤＡＴＡ［２０４７：０］のうち、アドレス信号ＹＡのアドレス値に対応するデータを出力する。

出力部１１３０は、イネーブル信号ＣＥＢに応答して活性化されて、選択部１１２０から出力されるデータＤＡＴＡ［７：０］を入出力ピンを通じて出力し、ディセーブル信号ＤＩＳに応答して非活性化される。出力部１１３０は、入出力バッファ１１３３及び出力ドライバー１１３５を備える。

第１カウンター１１６０は、出力されるデータＤＡＴＡ［７：０］の数がｍ個であれば、ディセーブル信号ＤＩＳを発生させる。アドレス信号発生部１１４０は、初期アドレスＩＡＤＤをデコーディングしてアドレス信号ＹＡを発生させ、サブフラッシュクロック信号Ｓ＿ＲＥＢに応答してアドレス信号ＹＡのアドレス値を変化させる。

データ読出し制御部１１５０は、読出し認識信号ＡＶＤＢ及びフラッシュクロック信号Ｆ＿ＣＬＫを受信し、フラッシュクロック信号Ｆ＿ＣＬＫの第１エッジの数がｎ（自然数）個であれば、フラッシュクロック信号Ｆ＿ＣＬＫの周波数の２倍の周波数を有するサブフラッシュクロック信号Ｓ＿ＲＥＢを発生させる。

ページバッファ１１１０、選択部１１２０、出力部１１３０及びアドレス信号発生部１１４０の構造及び動作は、図５の不揮発性メモリ装置５００の対応する構成要素の構造及び動作と同じである。したがって、ここでは動作の詳細な説明を省略する。

以下、図８ないし図１１を参照して、本発明の他の実施形態によるデータ出力方法及び不揮発性メモリ装置の動作を詳細に説明する。
読出し認識信号ＡＶＤＢが活性化されれば、フラッシュクロック信号Ｆ＿ＣＬＫの第１エッジの数をカウントする。

図１０Ａには、読出し認識信号ＡＶＤＢがローレベルである場合に活性化されると示されている。しかし、これに限定されず、ハイレベルである場合に活性化されることもある。図１１の不揮発性メモリ装置１１００は、読出し認識信号ＡＶＤＢが活性化された後、フラッシュクロック信号Ｆ＿ＣＬＫの第１エッジの数をカウントし、所定の第１エッジの数がカウントされれば、データを出力する。

ここで、所定の第１エッジの数をｎで表示し、ｎは、任意の自然数である。但し、説明の便宜上、ここでは、ｎを３と仮定する。フラッシュクロック信号Ｆ＿ＣＬＫの第１エッジの数をカウントする動作は、データ読出し制御部１１５０の第２カウンター１１５３で行われる。

第２カウンター１１５３は、読出し認識信号ＡＶＤＢが活性化されれば、それからフラッシュクロック信号Ｆ＿ＣＬＫの第１エッジの数をカウントする。第２カウンター１１５３は、フラッシュクロック信号Ｆ＿ＣＬＫの第１エッジの数がｎ個であれば、周波数制御部１１５５を動作させる活性信号ＥＮＳを出力する。

第２カウンター１１５３と周波数制御部１１５５とは、フラッシュクロック信号Ｆ＿ＣＬＫを同時に受信するが、第２カウンター１１５３は、読出し認識信号ＡＶＤＢに応答して先に動作され、周波数制御部１１５５は、活性信号ＥＮＳを受信すれば、動作する。

周波数制御部１１５５は、活性信号ＥＮＳが受信されれば、フラッシュクロック信号Ｆ＿ＣＬＫの周波数を２倍に増加させて、サブフラッシュクロック信号Ｓ＿ＲＥＢを発生させる。サブフラッシュクロック信号Ｓ＿ＲＥＢの波形が図１０Ｂに開示される。フラッシュクロック信号Ｆ＿ＣＬＫの周波数を２倍に増加させるので、サブフラッシュクロック信号Ｓ＿ＲＥＢの周期は、読出し制御信号ＲＥＢの半分になる。

図１０Ｂに示したように、サブフラッシュクロック信号Ｓ＿ＲＥＢは、フラッシュクロック信号Ｆ＿ＣＬＫの立ち上がりエッジ及び立ち下がりエッジに同期した立ち上がりエッジを有する。アドレス信号発生部１１４０の第３カウンター１１４５は、サブフラッシュクロック信号Ｓ＿ＲＥＢの立ち上がりエッジをカウントしてアドレス信号ＹＡのアドレス値を増加させる。

サブフラッシュクロック信号Ｓ＿ＲＥＢの立ち上がりエッジごとにアドレス信号ＹＡのアドレス値を増加させることは、フラッシュクロック信号Ｆ＿ＣＬＫの立ち上がりエッジ及び立ち下がりエッジごとにアドレス信号ＹＡのアドレス値を増加させることと同じ意味である。

アドレス信号ＹＡのアドレス値を増加させてデータを出力する動作は、前述したので、ここでは詳細な説明は省略する。
出力されたデータＤＡＴＡ［７：０］の数がｍ個であるかを判断して、データＤＡＴＡ［７：０］の数がｍ個であれば、データ出力を停止する（ステップ８４０）。ステップ８４０は、第１カウンター１１６０で行われる。ここで、ｍは、自然数である。

第１カウンター１１６０は、出力されるデータＤＡＴＡ［７：０］の数がｍ個であれば、ディセーブル信号ＤＩＳを出力部１１３０の入出力バッファ１１３３に印加する。それにより、入出力バッファ１１３３の動作が停止し、データＤＡＴＡ［７：０］の出力も停止する。

図８のデータ出力方法８００は、データＤＡＴＡ［７：０］と同時に外部に出力され、フラッシュクロック信号Ｆ＿ＣＬＫを一定の遅延時間だけ遅延させたデータストローブ信号Ｄ＿ＳＴＲＢを発生させるステップをさらに含むことができる。

データストローブ信号Ｄ＿ＳＴＲＢを発生させるステップは、不揮発性メモリ装置１１００の遅延部１１７０で行われる。不揮発性メモリ装置１１００から出力されるデータＤＡＴＡ［７：０］は、外部のコントローラ（図示せず）に印加されるが、不揮発性メモリ装置１１００からコントローラ（図示せず）にデータが伝送される場合、伝送時間とクロックスキューとに起因する時間差が存在する。

また、不揮発性メモリ装置１１００の動作速度が速くなるほど、コントローラは、不揮発性メモリ装置１１００から出力されるデータＤＡＴＡ［７：０］をフェッチする時点を決定し難い。このような問題を解決するために、不揮発性メモリ装置１１００は、コントローラがデータＤＡＴＡ［７：０］をフェッチする時点を知らせるデータストローブ信号Ｄ＿ＳＴＲＢをデータＤＡＴＡ［７：０］の出力時に同時に出力する。

図１２は、データストローブ信号及びコントローラの動作を説明するタイミング図である。
フラッシュクロック信号Ｆ＿ＣＬＫの立ち上がりエッジと立ち下がりエッジとに応答して入出力ピンを通じてデータＤＡＴＡ［７：０］が出力されると同時に、データストローブ信号Ｄ＿ＳＴＲＢも共に出力される。データストローブ信号Ｄ＿ＳＴＲＢは、フラッシュクロック信号Ｆ＿ＣＬＫが一定の遅延時間ｔＤ１だけ遅延されて出力される信号である。

ここで、遅延時間ｔＤ１は、フラッシュクロック信号Ｆ＿ＣＬＫが不揮発性メモリ装置１１００に入力される時点から、データＤＡＴＡ［７：０］が不揮発性メモリ装置１１００から出力される時点までの時間である。

遅延部１１７０は、図５の遅延部５６０と同じ構成及び動作を行うので、ここでは詳細な説明を省略する。Ｄ＿ＳＴＲＢ＿ＣＴＲＬは、不揮発性メモリ装置１１００から出力されてコントローラ（図示せず）に到達したデータストローブ信号Ｄ＿ＳＴＲＢを意味する。ｔＤ２は、不揮発性メモリ装置１１００からコントローラ（図示せず）までの伝播遅延時間である。コントローラに到達したデータストローブ信号Ｄ＿ＳＴＲＢ＿ＣＴＲＬによって、コントローラの入出力ピンＩＯＰ＿ＣＴＲＬがデータをフェッチする。

以上のように、図面及び明細書で最適な実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。

本発明は、不揮発性メモリ分野に利用され、特に、不揮発性メモリ装置のデータ出力バッファ及びデータ出力方法に利用可能である。

一般的な不揮発性メモリ装置の理想的なデータ出力を説明する図面である。一般的な不揮発性メモリ装置の実際データ出力を説明する図面である。本発明の実施形態によるデータ出力方法を説明するフローチャートである。図２のデータ出力ステップを説明するフローチャートである。本発明の実施形態によるデータ出力方法によるデータ出力を説明するタイミング図である。読出し制御信号及びサブ読出し制御信号の波形を説明する図面である。本発明の他の実施形態による不揮発性メモリ装置を説明する図面である。図５の周波数制御部の構造を説明する図面である。データストローブ信号及びコントローラの動作を説明するタイミング図である。本発明の他の実施形態によるデータ出力方法を説明するフローチャートである。図８のデータ出力ステップを説明するフローチャートである。本発明の他の実施形態によるデータ出力方法によるデータ出力を説明するタイミング図である。フラッシュクロック信号及びサブフラッシュクロック信号の波形を説明する図面である。本発明の他の実施形態による不揮発性メモリ装置を説明する図面である。データストローブ信号及びコントローラの動作を説明するタイミング図である。

符号の説明

２００データ出力方法

Claims

不揮発性メモリ装置に保存されたデータ出力方法において、
前記データの出力を制御する読出し制御信号の第１エッジと第２エッジとにそれぞれ応答して前記データを出力するステップと、
前記データの書込みを制御する書込み制御信号と前記読出し制御信号とが同時に第１エッジで発生するか否かを判断するステップと、
前記書込み制御信号及び前記読出し制御信号が同時に第１エッジで発生すれば、前記読出し制御信号の次の第２エッジで前記データの出力を停止するステップと、を含むことを特徴とするデータ出力方法。
前記データを出力するステップは、
前記読出し制御信号に応答して、前記読出し制御信号の周波数の２倍の周波数を有するサブ読出し制御信号を発生させるステップと、
前記サブ読出し制御信号の第１エッジごとに、対応するアドレス値を増加させるステップと、
前記増加するアドレス値に対応する前記データを出力するステップと、を含むことを特徴とする請求項１に記載のデータ出力方法。
前記データと同時に外部に出力され、前記読出し制御信号を一定の遅延時間だけ遅延させたデータストローブ信号を発生させるステップをさらに含むことを特徴とする請求項１に記載のデータ出力方法。
前記遅延時間は、
前記読出し制御信号が前記不揮発性メモリ装置に入力される時点から、前記データが前記不揮発性メモリ装置から出力される時点までの時間であることを特徴とする請求項３に記載のデータ出力方法。
不揮発性メモリアレイに保存されたデータの一部を保存するページバッファと、
前記ページバッファに保存されたデータのうち、アドレス信号のアドレス値に対応するデータを出力する選択部と、
イネーブル信号に応答して活性化されて、前記選択部から出力される前記データを入出力ピンを通じて出力し、ディセーブル信号に応答して非活性化される出力部と、
初期アドレスをデコーディングして前記アドレス信号を発生させ、サブ読出し制御信号に応答して前記アドレス信号のアドレス値を変化させるアドレス信号発生部と、
読出し制御信号に応答して、前記読出し制御信号の周波数の２倍の周波数を有する前記サブ読出し制御信号を発生させ、書込み制御信号及び読出し制御信号が同時に発生した場合に前記ディセーブル信号を発生させるデータ読出し制御部と、を備えることを特徴とする不揮発性メモリ装置。
前記データ読出し制御部は、
前記読出し制御信号の周波数を２倍に増加させて前記サブ読出し制御信号を発生させる周波数制御部と、
前記書込み制御信号及び前記読出し制御信号が同時に第１エッジであれば、前記ディセーブル信号を発生させる最終データ検出部と、を備えることを特徴とする請求項５に記載の不揮発性メモリ装置。
前記サブ読出し制御信号は、第１エッジと第２エッジとを交互に連続的に備え、
前記アドレス信号発生部は、
前記サブ読出し制御信号の第１エッジが検出される度に前記アドレス信号のアドレス値を順次に増加させることを特徴とする請求項５に記載の不揮発性メモリ装置。
前記サブ読出し制御信号は、第１エッジと第２エッジとを交互に連続的に備え、
前記アドレス信号発生部は、
前記初期アドレスをデコーディングして前記アドレス信号を発生させるデコーディング部と、
前記サブ読出し制御信号の第１エッジを計数して前記アドレス信号のアドレス値を順次に増加させるカウンターと、を備えることを特徴とする請求項５に記載の不揮発性メモリ装置。
前記出力部は、
前記イネーブル信号及び前記ディセーブル信号に応答して前記データを出力または遮断する入出力バッファと、
前記入出力バッファから出力される前記データを前記入出力ピンを通じて外部に出力する出力ドライバーと、を備えることを特徴とする請求項５に記載の不揮発性メモリ装置。
前記出力部から出力される前記データと同時に外部に出力され、前記読出し制御信号を一定の遅延時間だけ遅延させたデータストローブ信号を発生させる遅延部をさらに備えることを特徴とする請求項５に記載の不揮発性メモリ装置。
前記遅延時間は、
前記読出し制御信号が前記不揮発性メモリ装置に入力される時点から、前記データが前記入出力ピンから出力される時点までの時間であることを特徴とする請求項１０に記載の不揮発性メモリ装置。