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Hintergrund
der Erfindung
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Gebiet der
Erfindung
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Die
vorliegende Erfindung bezieht sich auf Verfahren und Vorrichtungen
zum Implementieren einer Leistungsreduzierung bei einer Speichervorrichtung
und insbesondere auf Techniken, die potentielle Komplikationen vermeiden,
die aus dem Implementieren einer Leistungsreduzierung resultieren,
die während
eines Lese-Bursts auf einem dynamischen Direktzugriffsspeicher auftritt.
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Beschreibung
der verwandten Technik
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Bei
elektronischen Speichevorrichtungen, wie z. B. dynamischen Direktzugriffsspeichern (DRAMs;
dynamic random access memories), ist es häufig wünschenswert, Leistung zu bewahren.
Zum Beispiel sind herkömmliche
DRAM-Chips in der Lage, in einen Leistungsreduzierungszustand einzutreten,
wenn dies durch ein externes Signal befohlen wird. Um zusätzliche
Leistung zu sparen, setzen einige DRAM-Chips Taktsignale während einer
Leistungsreduzierung aus, was bei Vorrichtungen besonders vorteilhaft
ist, die mit Batterieleistung arbeiten, wie z. B. bei mobilen Vorrichtungen.
Normalerweise wird einer Speichervorrichtung, wie z. B. einem DRAM,
befohlen, in einen Leistungsreduzierungszustand einzutreten, während die
Speichervorrichtung nicht aktiv Daten liest oder schreibt, da das
Implementieren einer Leistungsreduzierung während einer Lese- oder Schreib-Operation
zu einer Fehlfunktion der Speichervorrichtung führen kann.
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Eine
solche Speichervorrichtung ist ein synchroner, dynamischer Doppeldatenraten-Direktzugriffsspeicher
(DDR SDRAM; double data rate synchronous dynamic random access memory),
der in der Lage ist, gespeicherte Daten in Lese-Bursts auszulesen.
Mit jedem Lese-Befehl überträgt eine
Lese-Burst-Operation
sequentiell eine gegebene Anzahl von Datenworten von der Speichervorrichtung zu
dem System, in dem die Speichervorrichtung arbeitet. Ein DDR-SDRAM-Chip
ermöglicht
Datenübertragungen
an beiden Flanken jedes aufeinander folgenden Taktzyklus (d. h.
sowohl der ansteigenden als auch abfallenden Flanke), wodurch der
Speicherchipdatendurchsatz verdoppelt wird. Die Daten, die überlicherweise
als „DQ" bezeichnet werden,
werden extern bezüglich
des Chips über
chipexterne Treiber (OCD; off-chip drivers) getrieben, die mit der
ansteigenden und abfallenden Flanke von Daten-Strobe-Signalen bzw.
Daten-Übernahmesignalen
(DQS) ausgerichtet sind, die ebenfalls extern bezüglich des Chips
getrieben werden. Die Länge
eines Lese-Bursts ist derart programmierbar, dass z. B. während eines
Lese-Bursts der Länge
vier vier Datenworte extern bezüglich
des Chips während
zwei Taktzyklen getrieben werden (d. h. zwei Datenworte werden jeweils
während
der zwei Hochphasen und zwei während
der zwei Tiefphasen extern getrieben). Die Signalflanken des DQS-Signals
werden durch andere Vorrichtungen verwendet, die die Daten DQ über einen
Satz von Leitungen (z. B. einen Datenbus) empfangen, um die DQ-Datenworte
zwischenzuspeichern. Jedes Datenwort besteht aus einem Satz von parallelen
Bits, die gleichzeitig chipextern auf entsprechende Leitungen durch
einen Satz von entsprechenden parallelen OCDs getrieben werden,
gemäß der Konfiguration
des DDR-SDRAM (z. B. 16 Bitworte getrieben durch 16 OCDs).
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Wie
bei anderen Typen von DRAMs kann ein typischer DDR-SDRAM-Chip in einen „Leistungsreduzierungs"-Zustand eintreten,
wenn das System, in dem derselbe arbeitet, den DDR-SDRAM-Chip gegenwärtig nicht
verwendet. In diesen Leistungsreduzierungszustand kann z. B. dadurch
eingetreten werden, dass das System das Taktfreigabesignal (CKE), das
zu dem DDR-SDRAM-Chip gesendet wird, in einen niedrigen Zustand
zieht (das CKE-Signals ist während
einer normalen Operation üblicherweise
in einem hohen Zustand). Während
der „Leistungsreduzierung" hält der DDR-SDRAM-Chip
nur die Informationen, die gegenwärtig gespeichert sind. Dementsprechend
wird ein Leistungsverbrauch eines DDR-SDRAM-Chips minimiert, wodurch
die Entladung bei einer Batterie reduziert wird (z. B. bei einer mobilen
Vorrichtung). In eine Leistungsreduzierung kann legal nur eingetreten
werden, wenn gegenwärtig
kein Lese-Burst aktiv ist; ansonsten wird die Leistungsreduzierung
als „illegal" betrachtet und kann
zu unerwünschten
Konsequenzen führen,
wie z. B. verlorenen Daten, Bus-Konflikt, oder System-Kontamination.
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Einige
Systeme sind jedoch nicht in der Lage zu bestimmen, ob ein DDR-SRAM
noch in einem Lese-Burst-Zustand ist, wenn das System versucht, den
DDR-SDRAM in einen leistungsreduzierten Zustand zu senden. Um ein „Aufhängen" des Systems zu vermeiden,
müssen
die DDR-SDRAMs den Lese-Burst aussieben, wenn ein Leistungsreduzierungsbefehl
empfangen wird, und der DDR-SDRAM tritt illegal während eines
Lese-Bursts in den Leistungsreduzierungszustand ein.
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Systeme,
die DDR-SDRAM-Chips verwenden, sind besonders empfindlich dafür, dass
die DQS-Leitung in dem logisch hohen Zustand feststeckt, da die
Signalflanken der DQS-Signale
verwendet werden, um die DQ-Informationen zwischenzuspeichern. Wenn
das DQS-Signal „bei
Hoch feststeckt",
fährt der
DQS-OCD fort, die Leitung zu treiben, mit der er verbunden ist,
und kehrt nicht zu einem Nichttreiben, einem Hochimpedanzzustand (dem „Tristate"), während der
Leistungsreduzierung zurück.
Unter solchen Bedingungen, wenn die Leitungen, auf die die OCDs
die DQ-Datenworte treiben, auch zum Schreiben von Daten in die Speichervorrichtung
verwendet werden oder durch andere Speichervorrichtungen zum Lesen
oder Schreiben von Daten verwendet werden, können konkurrierende Signale
plötzlich
auf den Leitungen vorliegen. Zum Beispiel, wenn eine andere Vorrichtung
versucht, die DQS-Leitung in einen logisch niedrigen Zustand zu treiben,
um eine neue Taktübergangsflanke
in das System einzubringen, um eine Zeitgebungsreferenz für Daten
zu liefern, kann der Versuch zum Treiben der Leitung nicht erfolgreich
sein oder Zeitgebungsverletzungen können aufgrund des Konflikts
mit dem DQS-Signal resultieren, das bei Hoch feststeckt.
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Ein
Sperren eines DQS-OCD während
eines Signalübergangs
(d. h. das Strobe-Signal bzw. Übernahmesignal
geht von einem hohen zu einem niedrigen oder von einem niedrigen
zu einem hohen Zustand über)
ist ebenfalls unerwünscht,
da dieses nichtmonotone Signal potentiell das System mit verschiedenen
ungewollten Effekten kontaminieren kann, wie z. B. Überschwingen,
Intersymbol-Interferenz, etc. Dementsprechend wäre es wünschenswert, Situationen zu
adressieren, in denen eine Speichervorrichtung ein Leistungsreduzierungssignal während einer
Lese-Burst-Operation empfängt,
derart, dass Fehlfunktionen vermieden werden.
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Zusammenfassung
der Erfindung
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Gemäß einem
Aspekt der Erfindung wird ein Verfahren zum Implementieren einer
Leistungsreduzierung bei einer Speichervorrichtung geschaffen, die in
der Lage ist, eine Leseoperation auszuführen, bei der Ausgaben der
Speichervorrichtung Daten und ein Daten-Strobe-Signal bzw. Datenübernahmesignal umfassen.
Das Daten-Strobe-Signal oszilliert zwischen einem ersten und zweiten
Zustand während der
Leseoperation gemäß der Zeitgebung
der Daten. Das Verfahren umfasst: Erzeugen eines ersten Signals,
um zu verhindern, dass die Daten als eine Ausgabe der Speichervorrichtung
geliefert werden; Erzeugen eines zweiten Signals, um zu verursachen, dass
das Daten-Strobe-Signal in einem vorbestimmten Zustand bleibt; und
Erzeugen eines dritten Signals, um zu verhindern, dass das Daten-Strobe-Signal
in dem vorbestimmten Zustand als eine Ausgabe der Speichervorrichtung
geliefert wird. Das zweite Signal ist vorzugsweise relativ zu dem
ersten Signal verzögert,
und das dritte Signal ist vorzugsweise relativ zu dem zweiten Signal
verzögert,
derart, dass das Daten-Strobe-Signal in dem vorbestimmten Zustand
ist, wenn das dritte Signal erzeugt wird. Das erste, das zweite
und dritte Signal werden ansprechend auf ein Leistungsreduzierungs-Befehlssignal erzeugt
und können
im Wesentlichen Versionen des Leistungsreduzierungs-Befehlssignals
sein, wobei zumindest das zweite und dritte Signal verzögerte Versionen
des Leistungsreduzierungs-Befehlssignals sind. Das erste, zweite
und dritte Signal schließen
im Wesentlichen eine Lese-Burst-Operation in drei sequentiellen
Stufen auf eine Weise ab, die verhindert, dass Fehlfunktionen als
Ergebnis einer illegalen Leistungsreduzierung auftreten (d. h. einer
solchen, die während
einer fortlaufenden Lese-Burst-Operation
befohlen wird). Optional kann die Leistungsreduzierung ein Aussetzen
des externen Taktsignals umfassen, das zu der Speichervorrichtung
geliefert wird.
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Gemäß einem
anderen Aspekt der vorliegenden Erfindung wird ein Verfahren zum
Abschließen
einer Lese-Burst-Operation bei einer Speichervorrichtung geschaffen,
wobei Ausgaben der Speichervorrichtung Daten und ein Daten-Strobe-Signal umfassen.
Das Verfahren umfasst: Sperren einer Operation des Lieferns der
Daten als eine Ausgabe der Speichervorrichtung; Verursachen, dass
das Daten-Strobe-Signal in einem vorbestimmten Zustand bleibt; und
Sperren einer Operation des Lieferns des Daten-Strobe-Signals in
dem vorbestimmten Zustand als eine Ausgabe der Speichervorrichtung. Diese
drei Operationen können
als drei sequentielle Stufen ausgeführt werden, wobei jede Operation ausgeführt wird,
nachdem die vorangehende Operation abgeschlossen wurde. Die erste
Stufe kann das Sperren einer Mehrzahl von chipexternen Datentreibern
umfassen, die die Daten als eine Ausgabe der Speichervorrichtung
liefern. Die dritte Stufe kann das Sperren von zumindest einem chipexternen
Daten-Strobe-Treiber
bzw. Daten-Übernahmesignal-Treiber
umfassen, der das Daten-Strobe-Signal als eine Ausgabe der Speichervorrichtung
liefert. Der Lese-Burst-Abschluss kann ausge führt werden, z. B. ansprechend
auf ein Leistungsreduzierungs-Befehlssignal, das optional das Aussetzen
eines externen Takts umfassen kann, der zu der Speichervorrichtung geliefert
wird.
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Gemäß einem
wiederum anderen Aspekt der vorliegenden Erfindung wird eine Speichervorrichtung
geschaffen, die in der Lage ist, eine Leistungsreduzierungsoperation
zu implementieren, und in der Lage ist, eine Leseoperation auszuführen, wobei Ausgaben
der Speichervorrichtung Daten und ein Daten-Strobe-Signal umfassen.
Die Speichervorrichtung umfasst: eine Mehrzahl von chipexternen
Datentreibern, die wirksam sind, um die Daten als eine Ausgabe der
Speichervorrichtung zu liefern, wobei die chipexternen Datentreiber
ansprechend auf ein Leistungsreduzierungs-Befehlssignal gesperrt
werden; ein Strobe-Generator-Modul, das wirksam ist, um das Daten-Strobe-Signal
zu erzeugen, wobei das Strobe-Generator-Modul verursacht, dass das
Daten-Strobe-Signal
in einem vorbestimmten Zustand bleibt, ansprechend auf das Leistungsreduzierungs-Befehlssignal;
und zumindest einen chipexternen Daten-Strobe-Treiber, der wirksam
ist, um das Daten-Strobe-Signal als eine Ausgabe der Speichervorrichtung
zu liefern, wobei der chipexterne Daten-Strobe-Treiber ansprechend auf das Leistungsreduzierungs-Befehlssignal gesperrt
wird, nachdem das Strobe-Generator-Modul verursacht, dass das Daten-Strobe-Signal
in dem vorbestimmten Zustand bleibt.
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Die
Speichervorrichtung kann ferner folgendes umfassen: ein Datensteuermodul,
das wirksam ist, um die Daten zu der Mehrzahl von chipexternen Datentreibern
zu liefern; und ein Datenfreigabemodul, das wirksam ist, um die
Mehrzahl von chipexternen Datentreibern selektiv freizugeben und
zu sperren, wobei das Datensteuermodul und das Datenfreigabemodul
ansprechend auf den Leistungsreduzierungsbefehl zurückgesetzt
werden. Zusätzlich
dazu kann eine Verbindung zum Liefern des Daten-Strobe-Signals von
dem Daten-Strobe-Signal-Generator bzw.
Daten-Übernahmesignal-Generator
zu dem zumindest einen chipexternen Daten-Strobe-Treiber in den
vorbestimmten Zustand gezwungen werden, ansprechend auf ein Signal,
das um eine vorbestimmte erste Verzögerung (hierin bezeichnet als
delay2 (Verzögerung2))
relativ zu dem Leistungsreduzierungsbefehl verzögert ist, und ein Daten-Strobe-Freigabemodul,
das den chipexternen Daten-Strobe-Treiber
freigibt/sperrt, kann ansprechend auf ein Signal zurückgesetzt
werden, das um eine zweite vorbestimmte Verzögerung (hierin bezeichnet als delay1
(Verzögerung1)
relativ zu dem Leistungsreduzierungsbefehl verzögert ist, wobei die zweite
vorbestimmte Verzögerung
größer ist
als die erste vorbestimmte Verzögerung.
Die Speichervorrichtung kann z. B. eine dynamische Direktzugriffsspeicher-Vorrichtung sein
(DRAM-Vorrichtung; DRAM = dynamic random access memory), wie z.
B. ein synchroner Doppeldatenraten-DRAM (DDR; double data rate) (SDRAM;
synchronous DRAM).
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Das
oben Genannte und weitere Ziele, Merkmale und Vorteile der vorliegenden
Erfindung werden nach einer Betrachtung der nachfolgenden Definitionen,
Beschreibungen und beschreibenden Figuren der spezifischen Ausführungsbeispiele
derselben offensichtlich, wobei gleiche Bezugszeichen in verschiedenen
Figuren verwendet werden, um gleiche Komponenten zu bezeichnen.
Während
diese Beschreibungen der Erfindung spezifisch ins Detail gehen,
sollte darauf hingewiesen werden, dass Variationen existieren können und
auch existieren und für Fachleute
auf dem Gebiet basierend auf den Beschreibungen hierin offensichtlich
wären.
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Kurze Beschreibung
der Zeichnungen
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1 ist
ein Blockdiagramm des Lese-Ausgabe-Abschnitts eines DDR-SDRAM, der
eine Leistungsreduzierung auf herkömmlichen Weise implementiert.
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2 ist
ein Zeitgebungsdiagramm, das eine normale Lese-Burst-Operation bei
dem DDR-SDRAM aus 1 darstellt, ohne dass ein illegaler
Leistungsreduzierungsbefehl empfangen wird.
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3 ist
ein Zeitgebungsdiagramm, das eine Implementierung einer Leistungsreduzierung während einer
Lese-Burst-Operation bei dem DDR-SDRAM aus 1 darstellt.
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4 ist
ein Zeitgebungsdiagramm, das die Implementierung einer Leistungsreduzierung
während
einer Lese-Burst-Operation bei dem DDR-SDRAM aus 1 darstellt,
wobei die Leistungsreduzierungsoperation ein Aussetzen des Takts umfasst.
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5 ist
ein Blockdiagramm des Lese-Ausgabe-Abschnitts eines DDR-SDRAMs gemäß einem exemplarischen
Ausführungsbeispiel
der vorliegenden Erfindung.
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6 ist
ein Zeitgebungsdiagramm, das die Implementierung einer Leistungsreduzierungsoperation
bei dem DDR-SDRRM aus 5 darstellt.
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7 ist
ein Funktions-Flussdiagramm, das die Operationen darstellt, die
ausgeführt
werden, um eine Leistungsreduzierungsoperation gemäß einem exemplarischen
Ausführungsbeispiel
der vorliegenden Erfindung zu implementieren.
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Beschreibung
der bevorzugten Ausführungsbeispiele
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Um
die Erfindung besser darzustellen, werden Lese-Burst- und Leistungsreduzierungs-Operationen
bei einer typischen Speichervorrichtung in Verbindung mit 1–4 zum
Kontrast beschrieben. Genauer gesagt ist ein Blockdiagramm des Lese-Ausgabe-Abschnitts
einer Speichervorrichtung 100, die in der Lage ist, eine
Leistungsreduzierungs-Lese-Sperre zu implementieren, in 1 gezeigt.
Die Speichervorrichtung 100 kann z. B. ein DDR-SDRAM-Chip
sein, der in der Lage ist, Daten chipextern bei einer Doppeldatenrate
zu treiben (sowohl auf der ansteigenden als auch abfallenden Flanke
eines Taktsignals).
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In
der Speichervorrichtung 100 ist ein zentrales Steuermodul 110 umfasst,
das ein externes Befehlssignal (COM; command) und ein Taktsignal (CLK;
clock) empfängt.
Das zentrale Steuermodul 110 liefert ein Lesezustandssignal
(RD_STATE; read state) zu einem Datensteuermodul 120, einem
Datenfreigabemodul 130, einem Daten-Strobe-Freigabemodul 140 und
einem Strobe-Generator-Block 150. Ein Satz von chipexternen
Treibern (OCDs) 160 empfängt Daten von dem Datensteuermodul 120 und treibt
Daten (DQ) chipextern gemäß einem
Datenfreigabesignal (DQEN) von dem Datenfreigabemodul 130.
Ein Daten-Strobe-OCD (DQS OCD) 162 empfängt ein Daten-Strobe-Signal (DATA
STROBE) von dem Strobe-Generator 150 und treibt ein Daten-Strobe-Signal
(DQS) chipextern gemäß einem
Daten-Strobe-Freigabesignal (DQSEN), das von dem Daten-Strobe-Freigabemodul 140 empfangen
wird.
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Ein
Datensteuermodul 120 stellt eine Schaltungsanordnung dar,
die wirksam ist, um einen Datenfluss durch Daten-OCDs 160 zu
dem System zeitlich abzustimmen und zu steuern. Das Datenfreigabemodul 130 stellt
eine Schaltungsanordnung dar, die über ein Signal DQEN Daten-OCDs 160 freigibt, wenn
Daten chipextern in einer Lese-Burst-Operation getrieben werden.
Zu anderen Zeiten (d. h. wenn ein Lese-Burst nicht auftritt), zwingt
das DQEN-Signal von dem Datenfreigabemodul 130 die Ausgaben der
Daten-OCDs 160 in einen Tristate-Betrieb, wodurch eine Kontamination
des Systems verhindert wird.
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Eine
Steuerung des DQS-OCD 162 ist gewissermaßen analog
zu der der Daten-OCDs 160. Genauer gesagt stellt ein Daten-Strobe-Freigabemodul 140 eine
Schaltungsanordnung dar, die einen DQS-OCD 162 unter Verwendung
eines Signals DQSEN freigibt, und ein Strobe-Generator-Modul 150 stellt
eine Schaltungsanordnung zum Steuern und Zeitgeben der Strobe-Generation bzw. -Erzeugung dar,
um eine Zeitgebungsreferenz für
die Daten zu liefern, die chipextern durch Daten-OCDs 160 getrieben
werden. Genauer gesagt liefert der Strobe-Generator 150 ein Signal DATASTROBE
zu dem DQS-OCD 162, das im Wesentlichen eine Version eines
externen oder lokalen Takts ist, der mit der Zeitgebung der Daten
synchronisiert ist, die zu den Daten-OCDs 160 geliefert
werden. Wenn er durch das DQSEN-Signal während einer Leseoperation freigegeben
wird, treibt der DQS-OCD 162 das Daten-Strobe-Signal chipextern
als das DQS-Signal. Dementsprechend weist DQ Dateninformationen
auf, die chipextern getaktet werden, und DQS weist ein Strobe-Signal
auf, das im Hinblick auf Zeit den Daten entspricht, die chipextern
getaktet werden. Ansteigende und abfallende Flanken des DQS-Signals
können durch
eine andere Vorrichtung in dem System verwendet werden, um die Daten
DQ zwischenzuspeichern.
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2 zeigt
ein Zeitgebungsdiagramm, das eine normale Lese-Burst-Operation bei
dem DDR-SDRAM 100 aus 1 darstellt,
ohne Unterbrechung, d. h., keine Leistungsreduzierungs-Anweisung
wird von dem System während
der Lese-Burst-Operation
empfangen. Ein externes Befehlssignal (COM), das durch das zentrale
Steuermodul 110 empfangen wird, weist den DDR-SDRAM 100 an,
eine Lese-Burst-Operation auszuführen.
Ein Taktsignal (CLK) wird zu dem zentralen Steuermodul 110 sowie
zu anderen Module in dem DDR-SDRAM 100 geliefert, um eine
Zeitgebungsreferenz zu liefern. Während es der Einfachheit halber
als ein einzelner Takt in den Zeichnungsfiguren gezeigt ist, können bei
typischen Speichervorrichtungschips eine Anzahl von einzelnen Taktsignalen
vorhanden sein, einschließlich
einem externen Taktsignal VCLK und einem oder mehreren lokalen Takten,
die aus dem externen Takt hergeleitet sind, die relativ zu dem externen
Takt versetzt sein können.
Ein Taktfreigabesignal (CKE) kann verwendet werden, um dem DDR-SDRAM 100 eine
Leistungsreduzierung zu befehlen. Das CKL-Signal, das in 2 gezeigt
ist, bleibt während
der Lese-Burst-Operation in einem hohen Zustand, da bei diesem Beispiel
ein Lese-Burst ohne
Auftreten einer Leistungsreduzierungsoperation fertiggestellt wird.
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Ansprechend
auf das Empfangen des Lese-Burst-Befehls, sendet das zentrale Steuermodul 110 einen
Lesezustandsbefehl (RD_STATE) in einen hohen Zustand, wobei die
ansteigende Flanke des Taktsignals CLK einen Lese-Burst anzeigt.
Das Lesezustandssignal wird zu dem Datensteuermodul 120, dem
Datenfreigabemodul 130, dem Daten-Strobe-Freigabemodul 140 und
dem Strobe-Generator-Modul 150 geliefert. Leseadressinformationen (nicht
gezeigt), die gleichzeitig zu dem DDR-SDRAM 110 zusammen
mit dem Lese-Burst-Befehl RD geliefert werden, werden verwendet,
um eine Sequenz aus Speicherworten aus dem Speicherkern des DDR-SDRAM
wiederzugewinnen. Das Datensteuermodul 120 empfängt die
Sequenz aus Datenworten und liefert die Daten zu Daten-OCDs 160,
wobei jeder Daten-OCD 160 für das chipexterne Treiben eines
individuellen Bits jedes Datenworts verantwortlich ist. Genauer
gesagt beginnt auf das Empfangen eines „hohen" Lesezustandssignals an der nächsten ansteigenden
Flanke des CLK-Signals hin das Datensteuermodul 120 mit
dem Senden einer Sequenz von Datenworten (DATA) D1, D2, D3, etc.
zu den Daten-OCDs 160. Auf ähnliche Weise sendet auf das Empfangen
des Hoher-Lesezustand-Signals hin das Datenfreigabemodul 130 das
DQ-Freigabesignal (DQEN) in einen hohen Zustand an der nächsten ansteigenden
Flanke des CLK, das zu Daten-OCDs 160 geliefert wird, derart,
dass die Datenworte DQ (D1, D2, etc.) extern von dem DDR-SDRAM 100 durch
die Daten-OCDs in Halb-Takt-Zyklus-Inkrementen getrieben werden.
Die Verzögerung
zwischen dem DATA-Signal (D1, D2, etc.), und dem DQ-Signal (D1, D2,
etc.), die in 2 gezeigt ist, liegt an Ausbreitungsverzögerungen
durch die Daten-OCDs 160.
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Übereinstimmend
mit der Zeitgebung des Datensteuermoduls 120 und des Datenfreigabemoduls 130 erzeugt
auf das Empfangen des Hoher-Lesezustand-Signals hin das Strobe-Generator- Modul 150 ein
Daten-Strobe-Signal (DATASTROBE) an der nächsten ansteigenden Flanke
des CLK-Signals. Das Daten-Strobe-Signal
bleibt in dem niedrigen Zustand, außer während einer Lese-Burst-Operation, und
ist im Wesentlichen eine Kopie des CLK-Signals während der Lese-Burst-Operation, das zwischen
einem ersten und zweiten Zustand oszilliert. Der DQS-OCD 162 empfängt das
Daten-Strobe-Signal von
dem Strobe-Generator-Modul 150 und erzeugt das DQS-Signal
aus dem Daten-Strobe-Signal, während
das DQSEN-Signal
hoch ist. Die Verzögerung zwischen
dem Daten-Strobe-Signal
und dem DQS-Signal, die in 2 gezeigt
ist, liegt an einer Ausbreitungsverzögerung durch den DQS-OCD 162.
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Im
Gegensatz zu den anderen Modulen sendet das Daten-Strobe-Freigabemodul 140 das DQS-Freigabesignal
(DQSEN) sofort in einen hohen Zustand, auf das Empfangen des Hoher-Lesezustand-Signals
hin (und nicht an der nächsten
ansteigenden Flanke von CLK). Somit geht das DQEN-Signal in den
hohen Zustand über
und das Daten-Strobe-Signal beginnt zu oszillieren, im Wesentlichen
einen Taktzyklus nachdem das DQSEN-Signal in den hohen Zustand übergeht.
DQSEN wird früher
in einen hohen Zustand gesendet, so dass der DQS-OCD 162 freigegeben
wird und das DQS-Signal bereits in den niedrigen Zustand ist (und
nicht aus dem Tristate-Betrieb übergeht),
wenn das Strobe-Signal beginnt, um einen sauberen Übergang
von dem niedrigen Zustand in den hohen Zustand an der anfänglichen
ansteigenden Flanke des Strobe-Signals zu liefern, wodurch sichergestellt
wird, dass das Strobe-Signal
DQS eine ordnungsgemäße Zwischenspeicherung
für das
erste Datenwort bereitstellen kann, das chipextern in dem Lese-Burst
getrieben wird.
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Nach
einer vorbestimmten Zeit sendet das zentrale Steuermodul 110 das
Lesezustandssignal zurück
in den niedrigen Zustand, übereinstimmend mit
der Dauer des Lese-Bursts. Bei dem Beispiel, das in 2 gezeigt
ist, kehrt das Lesezustandssignal in den niedrigen Zustand nach
drei Taktzyklen zurück, in
denen insgesamt sechs Worte aus dem DDR-SDRAM gelesen werden, gemäß drei ansteigenden
Taktsignalflanken und drei abfallenden Taktsignalflanken. Ansprechend
darauf, dass das Lesezustandssignal in den niedrigen Zustand zurückkehrt,
senden das Datenfreigabemodul 130 bzw. das Daten-Strobe-Freigabemodul 140 das
DQEN- und DQSEN-Signal in den niedrigen Zustand, wodurch jeweils
die Daten-OCDs 160 und der DQS-OCD 162 gesperrt
werden und die Lese-Burst-Operation
abgeschlossen wird (die vertikal zentrierten, horizontalen Linien,
die für
das DQ- und das DQS-Signal in 2 gezeigt
sind, stellen den tristatemäßigen Betrieb
dar.
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3 zeigt
ein Zeitgebungsdiagramm, das eine illegale Leistungsreduzierung
bei dem DDR-SDRAM 100 aus 1 während einer
Lese-Burst-Operation darstellt. Die verschiedenen Signale, die in 3 gezeigt
sind, entsprechen jenen, die in 2 gezeigt
sind. In diesem Zustand jedoch wird das externe Taktfreigabesignal
(CKE), das von dem DDR-SDRAM 100 empfangen
wird, aus einem normalerweise hohen Zustand in einen niedrigen Zustand
getrieben, wodurch der DDR-SDRAM 100 angewiesen wird, in
einen Leistungsreduzierungszustand einzutreten. Wie in 3 gezeigt
ist, unterbricht das CKE-Signal illegal die Lese-Burst-Operation,
nachdem nur zwei Zyklen des Lese-Bursts abgeschlossen wurden.
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An
der nächsten
abfallenden Flake des CLK-Signals sendet das zentrale Steuermodul
das Lesezustandssignal in einen niedrigen Zustand, was verursacht,
dass das Datenfreigabemodul 130 und das Daten-Strobe-Freigabemodul 140 verfrüht das DQEN
bzw. DQSEN-Signal in einen niedrigen Zustand senden (die volle Dauer
des hohen Zustands des DQEN- und DQSEN-Signal bei einem normalen Lese-Burst
sind in gestrichelten Linien in 3 gezeigt).
Das Abschneiden des DQEN- und DQSEN-Signals führt dazu, dass nur zwei Datenworte
(D1 und D2) vollständig
chipextern getrieben werden, bevor der Lese-Burst unterbrochen wird.
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Gemäß der herkömmlichen
Aussiebe- bzw. Screening-Technik, die bei diesem Beispiel verwendet
wird, werden das DQEN- und
DQSEN-Signal in einen niedrigen Zustand zurückgesetzt, um alle OCDs zu
sperren und eine Systemkontamination zu vermeiden. Anders ausgedrückt werden
die verbleibenden Daten und ihre entsprechenden Strobe-Signalgebungsinformationen
nicht auf externe Leitungen getrieben, um zu verhindern, dass sich
die Daten und das Strobesignal bzw. Übernahmesignal mit anderen
Daten auf den Leitungen vermischen. Um sicherzustellen, dass DQS
nicht „bei
Hoch feststeckt" oder
in der Mitte eines Signalübergangs
ist, wird das Zurücksetzen
des DQEN- und DQSEN-Signals mit einem Signal ausgeführt, das
aus dem CKE-Signal hergeleitet wird, durch Verzögern dieses Signals, bis das
CLK-Signal niedrig ist. Dies stellt sicher, dass das DQS einen niedrigen
Zustand treibt, wenn die OCDs gesperrt sind. Um sicherzustellen,
dass die Logik des DDR-SDRAM nicht durch eine illegale Leistungsreduzierung
beeinflusst wird, wird ermöglicht,
dass der Lese-Burst intern fertiggestellt wird, bevor er in den
Leistungsreduzierungszustand eintritt, wie durch das Vorhandensein
aller sechs Datenworte (D1–D6)
für das
DATA-Signal in 3 angezeigt ist.
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Spezielle
DDR-SDRAMs, wie z. B. mobile DDR-SDRAMs, weisen zusätzliche
Leistungsmerkmale auf, die dem DDR-SDRAM ermöglichen, mit einem niedrigen
Leistungsverbrauch zu arbeiten. Eines dieser Merkmale ermöglicht dem
System, den externen Takt (VCLK) zu dem DDR-SDRAM während eines
Leistungsreduzierungszustands abzuschneiden, um zusätzliche
Leistung zu bewahren. 4 zeigt ein Zeitgebungsdiagramm,
das eine illegale Leistungsreduzierung bei dem DDR-SDRAM 100 aus 1 währendeiner
Lese-Burst-Operation darstellt, wo der Takt währendes des Leistungsreduzierungszustands
gestoppt wird. Es wird darauf hingewiesen, dass im Gegensatz zu
dem Zeitgebungsdiagramm aus 3, in 4 das
CLK-Signal ein Oszillieren stoppt und in einem niedrigen Zustand
bleibt, während
das CKE-Signal (d. h. der Leistungsreduzierungsbefehl) in einem
niedrigen Zustand bleibt. Durch Abschneiden des externen Takts VCLK
stoppen auch alle internen Takte das Laufen, da sie aus dem VCLK
hergeleitet sind. Da das Taktsignal, das zu dem zentralen Steuermodul 110 geliefert
wird, ausgesetzt ist, bleibt das Lesezustandssignal (RD_STATE) während des
Leistungsreduzierungszustands in dem hohen Zustand (aktiv). Das
heißt, das
zentrale Steuermodul 110 kann das Lesezustandssignal nach
der vorbestimmten Anzahl von Taktzyklen nicht zurück in einen
inaktiven Zustand senden, da kein Takt vorliegt. Wie durch den Block „CLK_LO" angezeigt wird,
der in 1 gezeigt ist, der ein Rücksetzsignal zu dem Datenfreigabemodul 130 und
dem Daten-Strobe-Freigabemodul 140 sendet, werden die DQEN-
und DQSEN-Signale während
einer Leistungsreduzierung ansprechend auf das CKE-Signal in den
niedrigen Zustand zurückgesetzt;
der Lese-Burst endet jedoch nicht intern (es wird auf die Differenz
zwischen der DATA-Leitung, die
in 3 gezeigt ist, wo nur drei Worte durch das Datensteuermodul 120 geliefert
werden, und der DATA-Leitung,
die in 2 gezeigt ist, wo alle sechs Datenworte geliefert
werden, hingewiesen).
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Am
Ende des Leistungsreduzierungszustands beginnt der Systemtakt wieder
zu laufen und der interne Lese-Burst fährt fort, da das Lesezustandssignal
aktiv bleibt. Wenn aus dem Leistungsreduzierungszustand zu derselben
Zeit ausgetreten wird, zu der die DQEN- und DQSEN-Signale die OCDs
aktivieren, wird das System mit unerwarteten DQ- und DQS-Signalen,
wie durch Datenworte D4, D5, D6 angezeigt wird, und das entsprechende DQS-Signal
in 4 kontaminiert. Bezug nehmend wiederum auf 3 kann
dieses gleiche Systemkontaminationsproblem ohne einen Taktstopp
auftreten, wenn aus dem Leistungsreduzierungszustand ausgetreten
wird, bevor der verbleibende interne Lese-Burst abgeschlossen ist
(z. B., wenn das CKE-Signal in einen hohen Zustand geht, bevor alle
sechs der internen DATA-Worte D1–D6 gelesen sind).
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Ein
Blockdiagramm einer DDR-SDRAM-Architektur 500 zum Implementieren
einer Leistungsreduzierung, ein Lese-Sperr-Schema gemäß einem exemplarischen Ausführungsbeispiel
der vorliegenden Erfindung, ist in 5 gezeigt.
Die in 5 gezeigte Architektur ist ein Entwurfsdiagramm,
das Hauptfunktionseinheiten darstellet, und nicht notwendigerweise
physische Beziehungen darstellt. Eine Speichervorrichtung 500 kann
z. B. ein dynamischer Direktzugriffsspeicher (DRAM) sein, wie z.
B. ein synchroner Doppeldatenraten-DRAM (DDR-SDRAM), oder ein DRAM
mit reduzierter Latenzzeit (RLDRAM; RL = reduced latency). Es wird
jedoch darauf hingewiesen, dass die Erfindung nicht auf einen bestimmten
Typ einer Speichervorrichtung oder die spezifische Architektur beschränkt ist,
die in 5 gezeigt ist, und dass die Erfindung praktisch
an jeglichen Typen einer Speichervorrichtung anwendbar ist, bei
der Leistungsreduzierungsschemata oder Burst-Modus-Operationen implementiert
sind.
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In
der Speichervorrichtung 500 ist eine Anzahl von Modulen
und Signalen umfasst, deren Funktionen im Allgemeinen ähnlich zu
vergleichbaren Modulen und Signalen in der Speichervorrichtung 100 sind,
die in 1 gezeigt ist, mit einer Anzahl von wichtigen
Unterschieden. Genauer gesagt umfasst die Speichervorrichtung 500 ein
zentrales Steuermodul 505, das das externe Befehlssignal
(COM) und das Taktsignal (CLK) empfängt. Das zentrale Steuermodul 505 liefert
das Lesezustandssignal (RD_STATE) zu einem Datensteuermodul 510,
einem Datenfreigabemodul 520, einem Daten-Strobe-Freigabemodul 530 und
einem Strobe-Generator-Block 540. Ein Satz von chipexternen
Treibern (OCDs) 550 empfängt Daten von dem Datensteuermodul 510 und
treibt Daten (DQ) chipextern gemäß einem
Datenfreigabesignal (DQEN) von dem Datenfreigabemodul 520.
Ein Daten-Strobe-OCD (DQS-OCD) 555 empfängt ein Daten-Strobe-Signal (DATA
STROBE) von dem Strobe-Generator 540 und treibt ein Daten-Strobe-Signal
(DQS) chipextern gemäß einem
Daten-Strobe-Freigabesignal (DQSEN), das von dem Daten-Strobe-Freigabemodul 530 empfangen
wird.
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Das
Datensteuermodul 510 stellt eine Schaltungsanordnung dar,
die wirksam ist, um den Datenfluss durch Daten-OCDs 550 zu
dem System zeitmäßig abzustimmen
und zu steuern. Das Datenfreigabemodul 520 stellt eine
Schaltungsanordnung dar, die Daten-OCDs 550 über ein
Signal DQEN freigibt, wenn Daten chipextern in einer Lese-Burst-Operation
getrieben werden. Zu anderen Zeiten (d. h. wenn kein Lese-Burst
auftritt), zwingt das DQEN-Signal von dem Datenfreigabemodul 520 die
Ausgaben der Daten-OCDs 550 in einen Tristate-Betrieb, wodurch eine
Systemkontamination verhindert wird. Das Daten-Strobe-Freigabemodul 530 stellt
eine Schaltungsanordnung dar, die einen DQS-OCD 555 unter Verwendung
eines Signals DQSEN freigibt, und das Strobe-Generator-Modul 540 stellt
eine Schaltungsanordnung zum Steuern und zeitlichen Abstimmen der Strobe-Generation
dar, um eine Zeitgebungsreferenz für die Daten zu liefern, die
chipextern durch Daten-OCDs 550 getrieben werden. Ein Strobe-Generator-Modul 540 liefert
ein Daten-Strobe-Signal (DATA STROBE) zu dem DQS-OCD 555).
Wie vorangehend erwähnt
wurde, ist das Daten-Strobe-Signal
im Wesentlichen eine Version eines externen oder lokalen Takts,
der mit der Zeitgebung der Daten synchronisiert ist, die zu Daten-OCDs 540 geliefert
werden. Wie hierin verwendet bezieht sich der Ausdruck Daten-Strobe-Signal auf
jegliches Zeitgebungssignal oder taktartige Signal, das zwischen
Zuständen
oszilliert, gemäß der Zeitgebung
von Daten, die extern bezüglich
einer Speichervorrichtung getrieben werden. Wenn er durch das DQSEN-Signal während einer
Leseoperation freigegeben wird, treibt der DQS-OCD 555 das
Daten-Strobe-Signal chipextern als das DQS-Signal.
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Während ein
einzelner DQS-OCD und ein einzelnes Strobe-Signal DQS in 5 gezeigt
sind, wird darauf hingewiesen, dass mehr als ein DQS-Strobe-Signal
chipextern über
entsprechende OCDs getrieben werden kann. Zum Beispiel könnte eine
typische Speichervorrichtung ein Strobe-Signal für alle acht Datenbits liefern,
die während
einer Leseoperati on extern bezüglich
der Vorrichtung getrieben werden, derart, dass eine Speichervorrichtung, die
16-Bit-Worte ausließt,
zwei Strobe-Signale chipextern mit den 16 Bits treiben würde, wobei
jedes Strobe-Signal einem Satz von acht Bits entspricht. Die Erfindung
ist nicht auf Datenworte beschränkt, die
eine bestimmte Anzahl von Bits aufweisen, und ist nicht auf eine
bestimmte Anzahl von Strobe-Signalen
oder eine Anzahl von Datenbits pro Strobe-Signal beschränkt.
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Das
zentrale Steuermodul 505, das Datensteuermodul 510,
das Datenfreigabemodul 520 und das Strobe-Generator-Modul 540 empfangen
alle ein Rücksetzdatensignal,
das das Taktfreigabesignal (CKE) oder ein Signal, das aus dem CKE-Signal
hergeleitet ist, sein kann. Das Daten-Strobe-Freigabemodul 530 empfängt ein
Rücksetz-DQS-Signal (RESET_DQS),
das im Wesentlichen eine verzögerte
Version des CKE-Signals ist. Genauer gesagt wird eine Verzögerung einer
spezifischen Dauer (delay1) auf das CKE-Signal ausgeübt, um ein
Rücksetz-DQS-Signal
zu erzeugen, wie durch den Block DEL1 550 angezeigt ist,
der in 5 gezeigt ist.
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Ein
Transfergate bzw. Übertragungs-Gate 570 ist
in dem Signalweg des Daten-Strobe-Signals zwischen dem Strobe-Generator 540 und
dem DQS-OCD 555 angeordnet. Das Transfergate 570 blockiert
oder leitet selektiv das Daten-Strobe-Signal gemäß einem Signal CKE_DQS. Das
CKE_DQS-Signal ist im Wesentlichen eine verzögerte Version des CKE-Signals,
das durch Ausüben
einer Verzögerung einer
spezifischen Dauer (delay2) an das CKE-Signal erzeugt wird, wie
durch den Block DEL2 560 angezeigt wird, der in 5 gezeigt
ist. Wie nachfolgend hierin detaillierter erklärt wird, ist die Dauer von delay2
geringer als die Dauer von delay1. Das CKE_DQS-Signal wird zu dem
Transfergate 570 über
einen Inverter 580 geliefert, aufgrund der Polarität des CKE-Signals. Das CKE_DQS-Signal
wird ferner zu dem Gate eines NFET-Transistors 590 geliefert,
der einen Knoten aufweist, der mit Masse verbunden ist, und den
anderen Knoten, der mit dem Signalweg des Daten-Strobe-Signals zwischen
dem Transfergate 570 und dem DQS-OCD 555 verbunden
ist. Wenn das CKE-Signal niedrig getrieben wird, um eine Leistungsreduzierung
zu befehlen, deaktiviert nach einer Verzögerung (Delay2) das CKE_DQS-Signal
das Transfergate 570, um das Daten-Strobe-Signal zu blockieren,
und zieht die Daten-Strobe-Leitung
auf einen niedrigen Zustand durch Einschalten des Transistors 590 und
Zwingen der Daten-Strobe-Signalleitung
zu Masse. Die Verzögerungen
Delay1 und Delay2, jeweils dargestellt durch Blöcke DEL1 550 und DEL2 560,
können
auf jegliche einer Vielzahl von Weisen implementiert sein, einschließlich Hardware
(z. B. ein Verzögerungselement),
Software oder einer Kombination aus Hardware und Software.
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Eine
Operation der Speichervorrichtung 500 während einer illegalen Leistungsreduzierung
die während
einer Lese-Burst-Operation
auftritt, wird in Verbindung mit dem Zeitgebungsdiagramm beschrieben,
das in 6 gezeigt ist. Es wir darauf hingewiesen, dass
die Leistungsreduzierung, die in dem Zeitgebungsdiagramm in 6 gezeigt
ist, ein Aussetzen des Takts (CLK) umfasst, d. h. einen Takt-Stopp. Es
wird jedoch darauf hingewiesen, dass das Leistungsreduzierungsschema
der vorliegenden Erfindung gleichermaßen an Systeme anwendbar ist,
bei denen die Leistungsreduzierung kein Takt-Stopp-Merkmal umfasst.
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Ein
externes Befehlssignal (COM), das durch das zentrale Steuermodul 505 empfangen wird,
weist die Speichervorrichtung 500 an, eine Lese-Burst-Operation
auszuführen.
Das Befehlssignal COM kann z. B. ein Bitsatz sein, dessen Werte
einen Satz aus Befehlen codieren (read, write, etc.). Das zentrale
Steuermodul 505 empfängt
die Bits des Befehlssignals und bestimmt, welche Operation durch die
Speichervorrichtung 500 ausgeführt werden soll, in diesem
Fall der Lesebefehl (RD; read). Ein Taktsignal (CLK) wird zu dem
zentralen Steuermodul 505 sowie anderen Modulen in der
Speichervorrichtung 500 geliefert, um eine Zeitgebungsrefe renz
zu liefern. Wie vorangehend im Hinblick auf die Speichervorrichtung 100 in 1 erwähnt wurde,
kann das CLK-Signal
tatsächlich
eine Anzahl von einzelnen Taktsignalen sein, die einen externen
Takt VCLK und andere interne Taktsignale, die von demselben hergeleitet
sind, umfassen.
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Eine
normale Lese-Burst-Operation (eine, die nicht durch die illegale
Leistungsreduzierung unterbrochen ist) wird bei der Speichervorrichtung 500 im
Wesentlichen auf dieselbe Weise ausgeführt wie bei der Speichervorrichtung 100 aus 1 (siehe
z. B. das Zeitgebungsdiagramm aus 2). Genauer gesagt
sendet ansprechend auf das Empfangen des Lese-Burst-Befehls das
zentrale Steuermodul 505 den Lesezustandsbefehl (RD_STATE)
in einen hohen Zustand, wobei die ansteigende Flanke des Taktsignals
CLK einen Lese-Burst anzeigt. Das Lesezustandssignal wird zu dem
Datensteuermodul 510, dem Datenfreigabemodul 520,
dem Daten-Strobe-Freigabemodul 530 und
dem Strobe-Generator-Modul 540 geliefert. Das Datensteuermodul 510 empfängt die
Sequenz aus Datenworten und liefert die Daten zu den Daten-OCDs 550,
wobei jeder Daten-OCD 550 für das chipexterne Treiben eines
individuellen Bits jedes Datenworts verantwortlich ist. Auf ähnliche
Weise sendet auf das Empfangen des Hoher-Lesezustand-Signals hin das Datenfreigabemodul 520 das
DQ-Freigabesignal
(DQEN) in einen hohen Zustand an der nächsten ansteigenden Flanke
des CLK, das zu Daten-OCDs 550 geliefert wird, derart,
dass die Datenworte DQ (D1, D2, etc.) extern von dem Speicherchip 500 durch
die Daten-OCDs in Halb-Takt-Zyklus-Inkrementen getrieben werden.
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Nach
dem Empfangen des Hoher-Lesezustand-Signals erzeugt das Strobe-Generator-Modul 540 das
Daten-Strobe-Signal an der nächsten
ansteigenden Flanke des CLK-Signals. Der DQS-OCD 555 empfängt das
Daten-Strobe-Signal von dem Strobe-Generator-Modul 540 und erzeugt
das DQS-Signal aus dem Daten-Strobe-Signal, während das DQSEN-Signal hoch
ist. Das Daten-Strobe-Freigabemodul 140 sendet sofort das
DQS-Freigabesignal
(DQSEN) in einen hohen Zustand, auf das Empfangen des Hoher-Lesezustand-Signals
hin; somit beginnt das Daten-Strobe-Signal zu oszillieren, im Wesentlichen
einen Taktzyklus nachdem das DQSEN-Signal übergeht, um sicherzustellen,
dass das Strobe-Signal DQS ein ordnungsgemäßes Zwischenspeichern für das erste
Datenwort bereitstellen kann, das chipextern in dem Lese-Burst getrieben
wird, wie oben beschrieben wurde.
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Weiterhin
Bezug nehmend auf 6 wird der Speichervorrichtung 500 befohlen,
eine Leistungsreduzierungsoperation über das externe Taktfreigabe-Signal
(CKE) auszuführen,
das in einen niedrigen Zustand getrieben wird. In diesem Fall wird eine
illegale Leistungsreduzierung befohlen, da das CKE während einer
Lese-Burst-Operation in den niedrigen Zustand gesendet wird. Zusätzlich dazu
ist das CKL-Signal, das zu der Speichervorrichtung 500 geliefert
wird, während
der Leistungsreduzierung ausgesetzt bzw. suspendiert (d. h. stoppt
ein Oszillieren und bleibt in einem niedrigen Zustand). Während bestimmte
Signalpolaritäten
in 6 verwendet werden, um die Erfindung zu beschreiben
(z. B. „hoher" und „niedriger" Zustand), wird darauf
hingewiesen, dass die Erfindung nicht auf die Verwendung von Signalen
einer bestimmten Polarität
oder jeglicher bestimmten Entsprechung zwischen Zuständen eines bestimmten
Signals und bestimmten Funktionen beschränkt ist. Während z. B. ein CKE-Signal
in einem „niedrigen" logischen Zustand
herkömmlicherweise einer
Leistungsreduzierungsoperation zugeordnet ist, würde die Erfindung gleichermaßen gut
mit einer Übereinkunft
der entgegengesetzten Polarität
arbeiten. Auf ähnliche
Weise könnten
bestimmte Signale, die derart beschrieben werden, dass sie an ansteigenden
Flanken der Taktsignale getriggert bzw. ausgelöst werden, an abfallenden Flanken
getriggert werden, und umgekehrt.
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Gemäß einem
wichtigen Aspekt der Erfindung wird eine Reihe von Rücksetz-
oder Sperr-Signalen ansprechend auf das Leistungsreduzierungssignal
(CKE) erzeugt, was verursacht, dass eine andauernde Lese-Burst-Operation über sequentiell zeitmäßig gesteuerte
Schritte abgeschlossen wird, die verhindern, dass Fehlfunktionen
auftreten. Bei dem exemplarischen Ausführungsbeispiel, das in 5 und 6 gezeigt
ist, geht ansprechend auf das CKE-Signal, das von einem hohen Zustand
in einen niedrigen Zustand übergeht,
um eine Leistungsreduzierung zu befehlen, das Rücksetzdatensignal (RESET_DATA)
von einem niedrigen Zustand in einen hohen Zustand über. Bei
diesem Beispiel ist das Rücksetzdatensignal
im Wesentlichen dasselbe wie das CKE-Signal, aber mit einer entgegengesetzten Polarität. Das Rücksetzdatensignal
könnte
im Prinzip aus dem CKE-Signal unter Verwendung eines Inverters erzeugt
werden, oder das CKE-Signal könnte
direkt zu den verschiedenen Modulen geliefert werden, vorausgesetzt
die Signalpolarität
ist kompatibel mit den Modulen, die das Signal empfangen. Es wird
darauf hingewiesen, dass, wenn die Rücksetzoperation durch andere
Ereignisse zusätzlich
zu einer Leistungsreduzierung ausgelöst werden soll, das Rücksetzdatensignal
aus dem CKE-Signal oder anderen relevanten Signalen unter Verwendung
einer komplexeren Logik erzeugt werden kann.
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Das
Rücksetzdatensignal
setzt im Wesentlichen das zentrale Steuermodul 505, das
Datensteuermodul 510, das Datenfreigabemodul 520 und
das Strobe-Generator-Modul 540 zurück. Ein Empfang des Rücksetzdatensignals
stellt sicher, dass während
der Leistungsreduzierung (d. h. während CKE niedrig ist), keine
Daten zu den Daten-OCDs 550 getrieben werden, die Daten-OCDs 550 gesperrt
sind, aus dem Lesezustand ausgetreten wird und keine Daten-Strobe-Signale
erzeugt werden. Genauer gesagt treibt ansprechend auf das Empfangen
eines Niedrig-Lesezustand-Signals das zentrale Steuermodul 505 das
Lesezustandssignal verfrüht
in den niedrigen Zustand, das Datensteuermodul 510 stoppt
das Liefern von Daten zu dem Daten-OCDs 550, das Datenfreigabemodul 520 treibt
das DQEN-Signal verfrüht
in einen niedrigen Zustand, um die Daten-OCDs 550 zu sperren
und zu verhindern, dass Daten DQ chipextern getrieben werden, und
das Strobe-Generator-Modul 540 unterbricht
das Strobe-Signal. Für einen
Vergleich sind die Dauern des „hohen" Zustands für das Lesezustandssignal,
das DQEN-Signal und die Daten DQ für eine normale, ununterbrochene
Lese-Burst-Operation in gestrichelten Linien in 6 gezeigt.
Ferner wird die gesamte Logik und insbesondere die Eingangs- und
Ausgangs-Zeiger für FIFO-Strukturen
in dem Datensteuermodul 510 zurückgesetzt, um eine Fehlausrichtung
dieser Zeiger zu verhindern.
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Das
CKE_DQS-Signal, das zu dem Transfergate 570 (über den
Inverter 580) und dem Transistor 590 geliefert
wird, ist im Wesentlichen eine invertierte, verzögerte Version des CKE-Signals, das durch Anwenden
einer vorbestimmten Verzögerung
einer Dauer „Delay2" (siehe 6)
an das CKE-Signal über
den Block DEL2 560 erzeugt wird. Wie er hierin verwendet
wird, bezieht sich der Ausdruck „verzögerte Version" auf jegliche verzögerte Darstellung
eines Signals, unabhängig
von der Polarität
der verzögerten
Version des Signals. Wenn das CKE_DQS-Signal in den hohen Zustand
getrieben wird, ist das Daten-Strobe-Signal von dem Strobe-Generator 540 von
dem DQS-OCD 555 über
das Transfergate 570 abgetrennt. Im Wesentlichen gleichzeitig
wird der hohe Zustand des CKE_DQS-Signals an das Gate des Herunterzieh-NFET-Transistors 590 angelegt, wodurch
der Transistor aktiviert wird und die Daten-Strobe-Signalleitung
zwischen dem DQS-OCD 555 und
dem Transfergate 570 (d. h. die Leitung, die normalerweise
das Daten-Strobe-Signal zu dem DQS-OCD 555 liefert) zu
Masse gezogen wird, was bei diesem Beispiel ein logischer niedriger
Zustand ist. Diese Aktion garantiert, dass die Daten-Strobe-Signalleitung
in einem niedrigen Zustand ist, wenn der DQS-OCD nachfolgend deaktiviert
wird. Die Dauer von Delay2 ist länger
als die Übergangsverzögerung des
oben beschriebenen Rücksetzdatensignals,
einschließlich
jeglicher Ausbreitungsverzögerung
durch das Strobe-Generator-Modul 540. Diese Verzögerung stellt
sicher, dass das Daten-Strobe-Signal in einem niedrigen Zustand
ist, bevor das Transfergate 570 das Daten-Strobe-Signal abtrennt,
was wiederum die Möglichkeit
verhindert, dass das DQS-Signal bei hoch oder in einem Übergangszustand
feststeckt, wodurch Fehlfunktionen vermieden werden. Während die
Implementierung, die in 5 gezeigt ist, eine Transfergate-
und Herunterzieh-Transistor-Anordnung einsetzt, um sicherzustellen,
dass die Daten-Strobe-Signalleitung
in einen niedrigen Zustand gezwungen wird, wird darauf hingewiesen,
dass andere Inplementierungen verwendet werden könnten, um diesen Zustand zu
erreichen, und die Erfindung nicht auf dieses bestimmte Beispiel
beschränkt
ist. Das wichtige Prinzip ist, dass das Strobe-Signal in einen vorbestimmten Zustand getrieben
wird (bei diesem Beispiel den niedrigen Zustand), bevor der DQS-OCD
gesperrt wird.
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Das
RESET_DQS-Signal, das zu dem Daten-Strobe-Freigabemodul 530 geliefert
wird, ist im Wesentlichen eine invertierte, verzögerte Version des CKE-Signals,
das durch Anwenden einer vorbestimmten Verzögerung der Dauer „Delay1" (siehe 6)
an das CKE-Signal über
Block DEL1 550 erzeugt wird. Das Daten-Strobe-Freigabemodul 530 wird
durch das RESET_DQS-Signal zurückgesetzt, wodurch
verursacht wird, dass das DQSEN-Signal in einen niedrigen Zustand
geht und dadurch der DQS-OCD 555 gesperrt wird. Delay1,
die länger
ist als Delay2, ist ausreichend lang, um das Sperren des DQS-OCD 555 bis
nach der Übergangszeit
des Strobe-Generator-Moduls 540 (das
durch das Rücksetzdatensignal
rückgesetzt
wird) und den Übergangszeiten
des Transfergates 570 und des DQS_OCD 555 (durch
das sich das Strobe-Signal ausbreitet) zu verzögern, um sicherzustellen, dass
das Strobe-Signal in einem niedrigen Zustand ist, bevor der DQS OCD 555 gesperrt
wird.
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Die
Operationen, die ausgeführt
werden, um eine Leistungsreduzierung zu implementieren, die in der
Lage ist, einen andauernden Lese-Burst abzuschließen bzw.
zu beenden, sind in dem Flussdiagramm aus 7 zusammengefasst.
Ansprechend darauf, dass das CKE-Signal in einen niedrigen Zustand
geht (zum Befehlen einer Leistungsreduzierung), wird jeglicher andauernde
Lese-Burst unter Verwendung von drei aufeinander folgenden Rücksetzsignalen
abgeschlossen: RESET_DATA, CKE_DQS und RESET_DQS. Zuerst schließt bei Operation 700 das
RESET_DATA-Signal die interne Leseoperation durch Rücksetzen/Sperren
des zentralen Steuermoduls, des Datensteuermoduls und des Datenfreigabemoduls,
der Daten-OCDs und des Strobe-Generator-Moduls ab. Als Nächstes zieht
bei Operation 710 das CKE_DQS-Signal das Daten-Strobe-Signal in
einen niedrigen Zustand, durch Sperren des Transfergates und Ziehen
der Strobe-Signal-Leitung in einen niedrigen Zustand, über eine Aktivierung
des Herunterzieh-Transistors.
Abschließend
wird bei Operation 720, nachdem ausreichend Zeit abgelaufen
ist, um sicherzustellen, dass der DQS-OCD ein Niedrigsignal anstelle
des Daten-Strobe-Signals
treibt, der DQS-OCD mit dem RESET_DQS-Signal gesperrt. Diese Implementierung
verhindert ferner eine Systemkontamination während kurzer Leistungsreduzierungszustände.
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Wie
aus dem Vorangehenden hervorgeht, ist der Abschluss einer Lese-Burst-Operation
in Stufen innerhalb einer Speichervorrichtung, wie z. B. eines DDR-SDRAM,
ein wichtiger Aspekt der vorliegenden Erfindung, wenn eine illegale
Leitungsreduzierung befohlen wird. Bei einer ersten Stufe wird der
interne DRAM-Lesezustand abgeschlossen und die Daten-OCDs werden
gesperrt, ansprechend darauf, dass das CKE-Signal in einem vorbestimmten
Zustand getrieben wird (z. B. einen niedrigen Zustand). Bei einer
zweiten Stufe wird das Daten-Strobe-Signal in einen vorbestimmten
Zustand gezogen (z. B. einen niedrigen Zustand), unter Verwendung
einer verzögerten
Version des CKE-Signals, wobei die Verzögerung länger ist als eine Zeit, die
erforderlich ist, um den Abschluss bei der ersten Stufe fertigzustellen. Bei
einer dritten Stufe wird eine weitere verzögerte Version des CKE-Signals
verwendet, um den DQS-OCD zu sperren, der das Daten-Strobe-Signal extern
von dem DRAM-Chip treibt. Diese weitere verzögerte Version des CKE-Signals
wird ausreichend lange verzögert,
um sicherzustellen, dass der Abschluss der zweiten Stufe fertiggestellt
ist, wodurch garantiert wird, dass das Daten-Strobe-Signal in dem vorbestimmten
Zustand ist, bevor der DQS-OCD deaktiviert wird. Das Verwenden verzögerter Versionen
des CKE-Signals, das in den niedrigen Zustand übergeht, stellt einen Eintritt
in eine asynchrone Leistungsreduzierung dar und ist daher geeignet
für einen
Leistungsreduzierungszustand, der Taktstoppoptionen aufweist.
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Bei
dem Zeitgebungsdiagramm, das in 6 gezeigt
ist, stellt das Beispiel dar, wie auf das Empfangen eines Leistungsreduzierungsbefehls
hin eine andauernde Lese-Burst-Operation
in Stufen abgeschlossen wird. Es wird darauf hingewiesen, dass nicht
alle Leistungsreduzierungsbefehle, die durch die Speichervorrichtung
empfangen werden, während
einer andauernden Lese-Burst-Operation auftreten (d. h. die meisten
Leistungsreduzierungen sind legale Leistungsreduzierungen, die nicht
während Lese-Bursts
befohlen werden). Gemäß einer
Option kann die Speichervorrichtung die notwendigen Befehle erzeugen,
um eine Lese-Burst-Operation abzuschließen, unabhängig davon, ob eine Lese-Burst-Operation
tatsächlich
andauert. In diesem Fall werden die verschiedenen Module und OCDs, die
dem Lesen von Daten aus der Speichervorrichtung zugeordnet sind,
während
jeder Leistungsreduzierung zurückgesetzt
und deaktiviert, unabhängig davon,
ob ein Lese-Burst andauert. Dieser Ansatz ist insofern einfach,
dass alle Leistungsreduzierungen auf dieselbe Weise implementiert
sind, ohne berücksichtigen
zu müssen,
ob ein Lese-Burst auftritt, und dass die Rücksetz-/Sperr-Operationen werden
unabhängig
davon ausgeführt
werden, ob sie tatsächlich für eine bestimmte
Leistungsreduzierung notwendig sind. Eine andere Option ist das
Ausführen
des Mehrstufen-Lese-Burst-Abschlussschemas auf eine Leistungsreduzierung
hin, nur, wenn eine Lese-Burst-Operation andauert, und das Ausführen eines
vereinfachten Leistungsreduzierungsschemas zu anderen Zeiten. Dieser
Ansatz würde
das Bestimmen erfordern, auf den Empfang eines Leistungsreduzierungsbefehls
hin, ob eine Lese-Burst-Operation andauert.
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Während eine
Technik zum Abschließen
einer Lese-Burst-Operation
in dem Kontext des Ausführens
einer Leistungsreduzierung beschrieben wurde, die illegal während einer
andauernden Lese-Burst-Operation befohlen wird, wird darauf hingewiesen,
dass die hierin beschriebenen Operationen verwendet werden könnten, um
eine Lese-Burst-Operation unter jeglicher einer Vielzahl von anderen
Betriebsbedingungen vorzeitig abzuschließen, und dass die Lese-Burst-Abschluss-Technik nicht
notwendigerweise auf eine Leistungsreduzierungssituation beschränkt ist.
Zum Beispiel könnten die
sequentiellen Rücksetzbefehle,
die hierin beschrieben sind, verwendet werden, um eine Lese-Burst-Operation ansprechend
auf einen Leistungsverlust, einen Verlust bestimmter externer Signale
oder andere Typen von Interrupt-Befehlen hin abzuschließen, wenn
dies innerhalb der Architektur einer bestimmten Speichervorrichtung
vorteilhaft ist.
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Nachdem
bevorzugte Ausführungsbeispiele eines
neuen und verbesserten Verfahrens und einer Vorrichtung zum Implementieren
einer Leistungsreduzierung in einer Speichervorrichtung beschrieben wurden,
wird darauf hingewiesen, dass andere Modifikationen, Variationen
und Änderungen
Fachleuten auf dem Gebiet der Lehren, die hierin ausgeführt sind,
vorgeschlagen werden. Es wird daher darauf hingewiesen, dass alle
solchen Variationen, Modifikationen und Änderungen in den Schutzbereich
der vorliegenden Erfindung fallen, wie er durch die beiliegenden
Ansprüche
definiert wird. Obwohl hierin spezifische Ausdrücke verwendet werden, werden
sie ausschließlich
in einem allgemeinen und beschreibenden Sinn und nicht zu Zwecken
der Einschränkung
verwendet.