DE19882418B4 - System einer quellensynchronen Schnittstelle zwischen Master- und Slave-Einrichtungen und zugehöriges Verfahren - Google Patents

System einer quellensynchronen Schnittstelle zwischen Master- und Slave-Einrichtungen und zugehöriges Verfahren Download PDF

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Abstract

System, aufweisend:
eine Slave-Einrichtung (120);
eine Master-Einrichtung (100) mit einer Mehrzahl von Deskew-Latch-Speichern (220; 345); und
einen zwischen die Slave-Einrichtung (120) und die Master-Einrichtung (100) eingekoppelten Bus (290), wobei der Bus (290) eine Anforderung aus der Master-Einrichtung (100) an die Slave-Einrichtung (120) und in Erwiderung der Anforderung Daten und Zeitgabeinformationen aus der Slave-Einrichtung an die Master-Einrichtung übermittelt;
wobei die Slave-Einrichtung (120) asynchron zu der Master-Einrichtung (100) in Erwiderung der Anforderung so wirkt, daß die Zeitgabeinformationen und die Daten erzeugt werden, und wobei ferner die Daten in einem der Mehrzahl der Deskew-Latch-Speicher (220; 345) gespeichert werden, bis auf die Daten durch die Master-Einrichtung (100) zugegriffen wird.

Description

  • Die vorliegende Erfindung bezieht sich auf das Gebiet der Computerarchitektur; insbesondere bezieht sich die vorliegende Erfindung auf ein System und ein Verfahren für eine quellensynchrone Schnittstelle zur Datenübertragung zwischen einer Master-Einrichtung und mehreren Slave-Einrichtungen.
  • Bei bekannten Prozessor-Cache-Konfigurationen empfängt der Cache-Speicher das gleiche Taktsignal wie der Prozessor. Die zeitlichen Verhältnisse zwischen dem Prozessor und dem Cache sind standardmäßig synchrone Beziehungen. Die zeitlichen Verhältnisse werden durch die folgenden Gleichungen beschrieben.
  • Eine maximale Verzögerungszeit muß beachtet werden, wenn die Taktdauer für eine Schaltung bestimmt wird. Die Taktperiode ist durch die folgende Gleichung gegeben: tp ≥ tcd(max) + tft(max) + tsu + tcksk wobei tp die Taktdauer, tcd(max) die maximale Takt-zu-Signal-Verzögerungszeit, tft(max) die maximale Laufzeit für ein gegebenes Signal, tsu die erforderliche Signalaufbauzeit und tcksk den Taktversatz repräsentiert.
  • Die Haltezeit wird unter Verwendung der folgenden Gleichung bestimmt: tcd(min) + tft(min) ≥ th + tcksk wobei tcd(min) die minimale Takt-zu-Signal-Verzögerungszeit, tft(min) die minimale Laufzeit, th die erforderliche Haltezeit und tcksk den Taktversatz darstellt.
  • Über einer bestimmten Frequenz ist es wegen der durch den Versatz eingeführten Verzögerung und des Verhältnisses zwischen tcd(min)/tcd(max) und tsu/th unmöglich, beiden Gleichungen zu genügen.
  • Es ist möglich, die Frequenz des Betriebs über die Grenze dieser Gleichungen auszudehnen, indem eine quellensyn chrone Signalgebung verwendet wird. Beim quellensynchronen Signalisieren werden Zeitgabeinformationen mit den Signalen weitergeleitet, um die tcd- und tft-Terme zu kompensieren. Die maximale Betriebsfrequenz wird durch das tsu/th-Fenster, die Fähigkeit zum Kontrollieren eines Signalversatzes und die Fähigkeit zum Handhaben der Signalintegrität begrenzt.
  • Im Stand der Technik wurde eine quellensynchrone Signalisierung in asynchronen Systemschnittstellen und bei einem gemeinsamen Takt geringerer Frequenz verwendet. Die vorliegende Erfindung offenbart ein anderes Verfahren zum Verwenden einer quellensynchronen Signalisierung für eine Hochgeschwindigkeitsspeicherschnittstelle. Es basiert auf der Annahme, daß der Speicher stets eine Slave-Einrichtung ist, auf die durch eine Master-Einrichtung (d. h. den Controller) zugegriffen wird. Indem es der Zeitbasis ermöglicht wird, Systemverzögerungen nachgeführt zu werden, ist es möglich, die Signalisierrate bei einem minimalen Verzögerungseinfluß auf ein Maximum zu bringen. Für die Zwecke der Beschreibung wird angenommen, daß sich der Controller in einer einen Cache-Speicher steuernden CPU befindet; er kann jedoch auch bei irgendeiner anderen Master/Slave-Schnittstelle verwendet werden. Da sich die Verzögerung entlang der Schleife von der CPU zum Cache und zurück zur CPU akkumuliert, muß die CPU eine maximale Schleifenverzögerungszeit (gerundet zum nächsten Takt) warten und ein Deskew-Latch (Entzerr-Latch-Speicher) muß die Daten halten, um die minimale Schleifenverzögerungszeit zu berücksichtigen.
  • Aus der US 5,115,455 ist ein synchrones System bekannt, das ein Quellensubsystem und ein Zielsubsystem umfaßt, die beide von demselben Taktsignal versorgt werden. Zusammen mit übertragenen Daten wird ein Weiterleittaktsignal übermittelt, wobei die dafür verwendete Taktleitung eine ähnliche Verzögerung wie die Datenleitung aufweist.
  • Die EP 375794 A1 beschreibt ein Computersystem mit einem Chipsatz, der bei einer ersten Taktfrequenz arbeitet. Eine über einen Systembusadapter gekoppelte Bussteuereinheit arbeitet asynchron mit einem zweiten Takt. Dem Systembusadapter werden Daten und das zweite Taktsignal zugeführt und die Daten unter Verwendung dieses Taktes zwischengespeichert und danach unter Verwendung des Chiptaktes in ein Register übertragen.
    •
  • Aufgabe der Erfindung ist es, die Leistung eines Systems und eines zugehörigen Verfahrens bei einer Übertragung von Daten zwischen einer Master-Einrichtung und einer Slave-Einrichtung zu verbessern.
  • Diese Aufgabe wird erfindungsgemäß durch ein System mit den Merkmalen des Anspruchs 1 und ein Verfahren mit den Merkmalen des Anspruchs 7 gelöst.
  • Das erfindungsgemäße System weist eine Slave-Einrichtung und eine Master-Einrichtung mit einer Mehrzahl von Deskew- Latch-Speichern auf. Zwischen der Slave-Einrichtung und der Master-Einrichtung ist ein Bus eingekoppelt, wobei der Bus eine Anforderung aus der Master-Einrichtung an die Slave-Einrichtung und in Erwiderung der Anforderung Daten und Zeitgabeinformationen aus der Slave-Einrichtung an die Master-Einrichtung übermittelt. Die Slave-Einrichtung wirkt asynchron zu der Master-Einrichtung in Erwiderung der Anforderung so, daß die Zeitgabeinformationen und die Daten erzeugt werden, wobei ferner die Daten in einem der Mehrzahl der Deskew-Latch-Speicher gespeichert werden, bis auf die Daten durch die Master-Einrichtung zugegriffen wird.
    •
  • Die vorliegende Erfindung ist vollständiger zu verstehen anhand der unten angegebenen detaillierten Beschreibung und aus den begleitenden Zeichnungen der verschiedenen Ausfüh rungsbeispiele der Erfindung, welche jedoch nicht in einem die Erfindung auf die speziellen Ausführungsbeispiele einschränkenden Sinne zu verstehen sind, sondern nur der Erläuterung und dem besseren Verständnis dienen.
  • 1 ist ein Blockschaltbild eines Prozessors und eines Cache-Speichers, das einen mehrfachen Taktversatz zeigt.
  • 2 ist ein Blockschaltbild eines Cache-Speichers und eines Prozessors, der Deskew-Latch-Speicher aufweist, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 3 ist eine Darstellung des Cache-Speichers und eines Deskew-Latch-Speicher aufweisenden Prozessors gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 4 ist ein Blockschaltbild einer Deskew-Latch-Implementierung gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 5 ist eine Darstellung auf Schaltungsebene der Deskew-Latch-Speicher gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • 6 ist ein Zeitdiagramm eines Cache-Zugriffs gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Es wird eine quellensynchrone Schnittstelle zwischen einer eine Mehrzahl von Deskew-Latch-Speichern aufweisenden Master-Einrichtung und einer Slave-Einrichtung beschrieben. In der folgenden Beschreibung werden zahlreiche Details angegeben, wie beispielsweise die Anzahl von Latch-Speichern, Steuerschaltungen, etc. Für einen Fachmann ist es jedoch klar, daß die vorliegende Erfindung auch ohne diese speziellen Details ausgeführt werden kann. An anderen Stellen werden gut bekannte Strukturen und Einrichtungen in Blockschaltbildform und nicht im Detail gezeigt, um eine Verdunkelung der vorliegenden Erfindung zu vermeiden.
  • Wenn ein Prozessor mit einem Cache-Speicher über einen speziellen Bus verbunden wird, arbeitet der Prozessor als Master-Einrichtung und der Cache-Speicher arbeitet als Slave-Einrichtung. Die vorliegende Erfindung wird anhand einer Prozessor-Cache-Architektur beschrieben; jedoch ist die vorliegende Erfindung gleichermaßen auf andere Einzel-Master/Mehr-Slave-Konfigurationen anwendbar.
  • Wie oben angemerkt, werden bekannte Prozessor- und Cache-Speicher-Konfigurationen üblicherweise mit einem gemeinsamen Taktsignal betrieben. Somit müssen die aus dem Cache-Speicher zurückgegebenen Daten während eines bekannten Prozessortaktzyklusfensters an den Prozessor zurückgegeben und stabil sein. Bei Verwendung des hier offenbarten Verfahrens und der hier offenbarten Einrichtungen jedoch können aus einem Cache-Speicher zurückgegebene Daten innerhalb eines Fensters zurückgegeben werden, daß Prozessortaktzyklusgrenzen überschreitet. Um dies auszuführen, werden Kommandos aus dem Prozessor an den Cache-Speicher zusammen mit Zeitgabeinformationen, wie beispielsweise einem Taktsignal oder einem Strobe-Signal, gesendet. Der Cache-Speicher verwendet die Zeitgabeinformationen, um ein internes Taktsignal zu erzeugen, um die von dem Prozessor gesendeten Kommandos auszuführen. Diese Kommandos werden ohne eine eng spezifizierte Beziehung zu dem Prozessortakt ausgeführt. Aus dem Cache-Speicher an den Prozessor zurückgegebene Daten werden mit Zeitgabeinformationen, wie beispielsweise einem Takt- oder einem Strobe-Signal, zurückgegeben, und die Daten werden in Deskew-Latch-Speichern zwischengespeichert. Die Daten werden in den Deskew-Latch-Speichern gespeichert, bis auf sie durch den Prozessorkern zugegriffen wird.
  • 1 ist eine Prozessor- und Cache-Speicher-Konfiguration. Der Prozessor 100 empfängt ein Taktsignal 150. Eine Phasenverriegelungsschleife (PLL) 132 erzeugt aus dem Taktsignal 150 ein Taktsignal für den Prozessor 100. Das von der PLL 132 erzeugte Taktsignal ist mit T0 bezeichnet. Wenn das Prozessortaktsignal sich zur Ausgangsschaltung 138 ausbreitet, wird das Prozessortaktsignal verzögert oder erfährt einen Versatz. Somit ist das Taktsignal an der Ausgangsschaltung 138 eine verzögerte Version von T0 und wird mit T1 bezeichnet. In ähnlicher Weise wird dann, wenn sich das Taktsignal T1 von der Ausgangsschaltung 138 im Prozessor 100 zur Eingangsschaltung 142 im Cache-Speicher 120 ausbreitet, eine Laufzeitverzögerung eingebracht. Das Taktsignal an der Eingangsschaltung 142 wird mit T2 bezeichnet und ist eine verzögerte Version des Taktsignals T1.
  • Das Taktsignal im Inneren des Cache-Speichers 120 kann durch eine PLL 146 erzeugt werden und wird als T3 bezeichnet, welches ein versetztes T2 ist. Es sei angemerkt, daß die PLL 146 optional ist und einen positiven Versatz in dem Sinne einführen kann, daß T3 T2 vorauseilt. Das Taktsignal T4 ist das Taktsignal an der Ausgangsschaltung 144 und das Taktsignal T5 ist das Taktsignal an der Eingangsschaltung 140. Das Zeitgabesignal T6 repräsentiert das Zeitgabesignal, das auf den an den Prozessor 100 durch den Cache 120 zurückgegebenen Daten basiert.
  • Durch Verwendung der hier beschriebenen Schnittstelle können Zeitbereiche (Zeit-Domänen) "verschoben" werden, indem auf der Grundlage von Worst-Case-Betrachtungen eine Master-Einrichtung (z. B. ein Prozessor) und auf der Grundlage von Betrachtungen des besten Falls ein Satz von Deskew-Latch-Speichern konstruiert werden, um Daten zu speichern, bis auf sie durch den Master zugegriffen wird. Deskew-Latch-Speicher gestatten es einem Prozessor, auf Daten zuzugreifen, die von einem Cache-Speicher zu Zeitpunkten zurückgegeben wurden, die nicht durch Taktperioden- und Haltezeitgleichungen, wie sie oben erörtert wurden, definiert sind.
  • 2 ist ein Blockschaltbild des Prozessors 100 und Cache-Speichers 120 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Der Prozessor 100 und der Cache-Speicher 120 können sich in einem gemeinsamen Gehäuse einer integrierten Schaltung (IC) aufhalten, wie beispielsweise in einem von der Intel Corporation in Santa Clara, Kalifornien, erhältlichen Pentium ProTM-Mikroprozessor. Alternativ können sich der Prozessor 100 und der Cache-Speicher 120 in separaten IC-Gehäusen aufhalten.
  • Der Prozessor 100 enthält grundsätzlich einen Prozessor-CPU-Kern 134, eine Cache-Steuerzustandsmaschine 200, ein Latch 210 und Deskew-Latch-Speicher 220. Die Interaktionen zwischen der Cache-Steuerzustandsmaschine 200, dem Latch 210 und den Deskew-Latch-Speichern 220 mit dem Prozessor-CPU-Kern 134 sind vollständig synchron.
  • Die Cache-Steuerzustandsmaschine 200 kommuniziert mit dem CPU-Kern 134, um Zugriffssteuersignale zu erzeugen, die über Leitungen 293 an ein Tag- und Status-Array 250 und ein Daten-Array 260 im Cache-Speicher 120 gesendet werden. Zugriffssteuersignale werden außerdem an das Latch 210 gesen det. Die Cache-Steuerzustandsmaschine 200 empfängt Zustands- und Tag-Übereinstimmungs-Daten aus dem Tag- und Status-Array 250 über die Leitung 291.
  • Die Cache-Steuerzustandsmaschine 200 erzeugt Burst-Steuerdaten, die über die Cache-Steuerung 280 den Deskew-Latch-Speichern 220 und den Daten-Puffern 270 im Cache-Speicher 120 übermittelt werden. Burst-Steuersignale werden verwendet, um den Fluß der Daten zwischen den Daten-Puffern 270 und den Deskew-Latch-Speichern 220 zu steuern. Die Daten werden zwischen den Daten-Puffern 270 und den Deskew-Latch-Speichern 220 über die Leitungen 299 in Blöcken (Chunks) ausgetauscht. Gemäß einem Ausführungsbeispiel entspricht ein Chunk von Daten der Breite des Busses zwischen dem Prozessor 100 und dem Cache-Speicher 120. Jedoch kann ein Chunk von Daten eine beliebige Datenmenge sein, die auf der Cache-Zeilengröße, der Busbreite, etc. basiert.
  • Das Latch 210 empfängt Adreßinformationen und Kommandos aus dem CPU-Kern 134 und übermittelt diese an das Daten-Array 260 und das Tag- und Status-Array 250 über die Leitungen 295. Die Leitungen 291, 293, 295, 296 und 299, die oben genannt wurden, bilden einen Rückverdrahtungsbus 290 zum Kommunizieren zwischen dem Prozessor 100 und dem Cache-Speicher 120. Die Cache-Steuerung 280 empfängt Zeitgabeinformationen aus der Cache-Steuerzustandsmaschine 200 und erzeugt Zeitgabeinformationen, die zusammen mit den durch den Cache-Speicher 120 gewonnenen Daten dem Prozessor 100 übermittelt werden. Die von der Cache-Steuerung 280 erzeugten Zeitgabeinformationen werden den Deskew-Latch-Speichern 220 über Leitung 296 übermittelt. Die Zeitgabeinformationen können entweder ein Taktsignal oder ein Strobe-Signal sein oder die Zeitgabeinformationen können der Übertragung von Daten zugeordnet sein.
  • Zugriffe auf den Cache-Speicher 120 durch den Prozessor 100 können als "Schleifen" enthaltend angesehen werden. Die äußere Schleife umfaßt den Zugriff auf die Arrays des Cache-Speichers 120. Die Array-Zugriffe bilden eine Schleife in dem Sinne, daß Anforderungen aus dem CPU-Kern 134 herrühren und sich durch die Cache-Steuerzustandsmaschine 200 zu dem Tag- und Status-Array 250 und dem Daten-Array 260 in dem Cache-Speicher 120 fortsetzen. Die Daten aus dem Daten-Array 260 werden zu den Datenpuffern 270 gesendet, dann zu den Deskew-Latch-Speichern 220 im Prozessor 100. Der Prozessor-CPU-Kern 134 greift auf die Daten aus dem Deskew-Latch-Speichern 220 zu, um die Schleife zu vervollständigen. Äußere Schleifenoperationen umfassen Tag- und Zustands-Leseoperationen, Daten-Array-Leseoperationen, Tag-Aktualisierungen und Daten-Array-Aktualisierungen.
  • Die Bezeichnung "Innere Schleife" wird verwendet, um eine Übertragung von Signalen innerhalb der Prozessor-Cache-Architektur zu beschreiben. Beispielsweise stellt eine innere Schleife Burst-Übertragungen aus den Daten-Puffern 270 zu den Deskew-Latch-Speichern 220 zur Verfügung, die durch den Prozessor-CPU-Kern 134 und die Cache-Steuerzustandsmaschine 200 gesteuert werden. Daten aus den Datenpuffern 270 werden ausgewählt und an die Deskew-Latch-Speicher 220 gesendet. Auf die in den Deskew-Latch-Speichern 220 gespeicherten Daten wird dann durch den CPU-Kern 134 zugegriffen. Somit benutzt die innere Schleife eine Untermenge der von der äußeren Schleife benutzten Schaltungen.
  • Operationen der inneren Schleife umfassen außerdem Chunk-Schreib- und Chunk-Lese-Operationen. Eine Übertragung von Kommandos in eine Richtung aus dem Prozessor zu dem Cache-Speicher oder von Daten aus dem Cache-Speicher in den Prozessor kann ebenfalls als Operation einer inneren Schleife angesehen werden.
  • 3 ist eine Darstellung eines Prozessors und einer Cache-Speicher-Konfiguration gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Wie oben erörtert wurde, erzeugen in einer Operation einer äußeren Schleife der CPU-Kern 134 und die Cache-Steuerzustandsmaschine 200 Kommandos, Adressen und Zeitgabeinformationen, die an den Cache-Speicher 120 übermittelt werden. Die Adressen werden von dem Adreß-Latch 330 in dem Cache-Speicher 120 latch-gespeichert. Das Adreß-Latch 330 wird durch Adreßzeitgabeinformationen gesteuert, welche außerdem der PLL 146 eingegeben werden. Die von der Cache-Steuerzustandsmaschine 200 erzeugten Kommandos werden außerdem dem Cache-Speicherkern 148 übermittelt, welcher das Tag- und Status-Array 250 und das Daten-Array 260 gemäß 2 (nicht gezeigt) umfaßt. Zeitgabeinformationen aus der Cache-Steuerzustandsmaschine 200 werden außerdem der Cache-Steuerung 280 eingegeben, welche die Multiplexer 335, 347 und 349 steuert. Die anhand von 3 beschriebene Implementierung ist eine von vielen möglichen Implementierungen der vorliegenden Erfindung.
  • Sobald die angeforderten Daten von dem Cache-Speicherkern 148 wiedergewonnen sind, werden die Daten an die Latch-Speicher 345 gesendet. Die Latch-Speicher 345 halten Chunks der gelesenen Cache-Zeile. Das auszuwählende und an den Prozessor 100 zu sendende Chunk wird von den Multiplexern 335, 347 und 349 ausgewählt.
  • Wenn die Daten von dem Cache-Speicher 120 zu dem Prozessor 100 gesendet werden, werden die Zeitgabeinformationen aus der Cache-Steuerung 280 an die Latch-Steuerung 285 im Prozessor 100 gesendet. Die Latch-Steuerung 285 empfängt darüber hinaus eine Eingabe aus der Cache-Steuerzustandsmaschine 200. Die Latch-Steuerung 285 steuert die Deskew-Latch-Speicher 220 derart, daß die Chunks der aus dem Multiplexer 335 ausgegebenen Daten in das geeignete Deskew-Latch eingegeben werden. Die Ausgabe jedes Deskew-Latch-Speichers wird mit einem Eingang des Multiplexers 350 gekoppelt, welcher von der Cache-Steuerzustandsmaschine 200 gesteuert wird. Das Ausgangssignal des Multiplexers 350 wird dem Ausgabe-Latch 340 eingegeben, welches das Chunk der Daten speichert, bis der CPU-Kern 134 ein neues Chunk von Daten anfordert.
  • Bei einer inneren Schleifenoperation werden Kommandos und Zeitgabeinformationen von der Cache-Steuerzustandsmaschine 200 und dem CPU-Kern 134 erzeugt und an den Cache- Speicher 120 gesendet. In Erwiderung wählt die Cache-Steuerung 280 das angeforderte Chunk aus den Latch-Speichern 345 zur Ausgabe des angeforderten Chunk an die Deskew-Latch-Speicher 220 im Prozessor 100 aus. Die Cache-Steuerung 180 erzeugt darüber hinaus Zeitgabeinformationen, die an die Latch-Steuerung 285 gesendet werden.
  • Die aus dem Cache-Speicher 120 gesendeten Daten werden von den Deskew-Latch-Speichern 220 empfangen. Die Latch-Steuerung 285 und die Cache-Steuerzustandsmaschine 200 wählen das richtige Deskew-Latch über den Multiplexer 350 zur Ausgabe des angeforderten Chunk an das Ausgabe-Latch 340 aus. Dann greift der CPU-Kern 134 auf das Chunk aus dem Ausgabe-Latch 340 zu.
  • 4 ist ein Blockschaltbild der vier Deskew-Latch-Speicher gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Jedes Deskew-Latch speichert ein Chunk von Daten. Daten aus dem Cache-Speicher 120 werden den Deskew-Latch-Speichern 220 eingegeben, welche vier Latch-Speicher 422, 424, 426 und 428 umfassen. Die Latch-Steuereinheit 300 wählt das richtige Latch zum Empfangen der Daten aus dem Cache-Speicher 120 aus. Gemäß einem Ausführungsbeispiel sind vier Deskew-Latch-Speicher implementiert; jedoch kann eine beliebige Anzahl von Deskew-Latch-Speichern implementiert sein (z. B. eines, zwei, drei, etc.). Die Anzahl der Deskew-Latch-Speicher wird so gewählt, daß sie mit dem ungünstigsten Versatz (Skew) der äußeren Schleife übereinstimmt. Die Deskew-Latch-Speicher sichern, daß die Master-Einrichtung für den vollen Bereich des Versatzes (Skew) der ersten und zweiten Zeitgabeinformationen stets gültige Daten liest.
  • Gemäß einem Ausführungsbeispiel werden die Daten von den Deskew-Latch-Speichern 220 in einer umlaufenden Weise empfangen. Beispielsweise wird ein erstes Chunk Daten im Latch 422, ein zweites Chunk im Latch 424, ein drittes Chunk im Latch 426 und ein viertes Chunk im Latch 428 gespeichert. Die vier Chunks, von denen jedes in einem Latch gespeichert ist, bilden ein Wort von Daten, das aus dem Cache-Speicher 120 gelesen wurde. Das nächste Chunk Daten, das empfangen wird, wird im Latch 422 gespeichert.
  • Die Ausgänge der Latch-Speicher 422, 424, 426 und 428 sind mit den Eingängen des Multiplexers 450 gekoppelt, welcher von der Cache-Steuerzustandsmaschine 200 gesteuert wird. Das Ausgangssignal des Multiplexers 450 ist das Eingangssignal an das Ausgabe-Latch 440, welches mit dem CPU-Kern 134 gekoppelt ist.
  • 5 ist eine Schaltungsdarstellung der Deskew-Latch-Speicher 220 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Gemäß einem Ausführungsbeispiel empfangen die Deskew-Latch-Steuerschaltungen 510 und 520 als Eingangssignale BSTB#, welches ein Strobe-Signal ist. Die Deskew-Latch-Steuerschaltungen 510 und 520 weisen im Stand der Technik gut bekannte Standard-Logikelemente auf, wie sie in 5 gezeigt sind. Die in 5 gezeigte Implementierung speichert das erste gelesene Chunk von Daten im Latch 422, das zweite Chunk im Latch 426, usw., in einer umlaufenden Weise, wie sie oben erörtert wurde.
  • Um den durch die Strobe-Signale eingebrachten Versatz (Skew) zu reduzieren, kann ein Paar komplementärer Strobe-Signale (z. B. BSTB und BSTB#) verwendet werden, um die Deskew-Latch-Speicher zu steuern. Alternativ können die Deskew-Latch-Speicher von einem vom Cache-Speicher 120 empfangenen Taktsignal gesteuert werden.
  • Die Ausgänge der Latch-Speicher 422, 426, 424 und 428 sind mit dem Multiplexer 450 gekoppelt. Auf den Ausgang des Multiplexers 450 wird von dem CPU-Kern 134 (nicht gezeigt) entweder direkt oder über das Ausgabe-Latch 440 zugegriffen, wie es in 4 gezeigt ist.
  • Da die Latch-Speicherungsaktivität der Deskew-Latch-Speicher 220 in Abhängigkeit von einem Strobe-Signal gesteuert wird, das von dem Cache-Speicher erzeugt wird, sind die Zeitpunkte, zu welchen die Daten von den Latch-Speichern gespeichert werden, unabhängig von dem den Prozessor 100 treibenden Takt (z. B. T0). Somit kann das Fenster, in welchem die Daten latch-gespeichert werden können, Taktzyklusgrenzen des Prozessors 120 überschreiten. Die in den Deskew-Latch-Speichern gespeicherten Daten fließen durch die Latch-Speicher hindurch, so daß die Daten verfügbar sind, bevor die Daten in Erwiderung des BSTB#-Signals latch-gespeichert werden. Ein Zugriff auf die in den Deskew-Latch-Speichern gespeicherten Daten kann unabhängig von dem BSTB#-Signal ausgeführt werden. Alternativ können getaktete Latch-Speicher ebenso verwendet werden.
  • 6 ist ein Zeitdiagramm einer Mehrzahl von Signalen in der Master-Slave-Schnittstelle gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Das CLK-Signal 150 entspricht dem CLK-Signal 150 gemäß 1. Das CPU-PLL-Signal 610 ist das Taktsignal, das den Prozessor 100 treibt und das bei der Zeitgabe von Zugriffen auf von dem Cache-Speicher 120 zurückgegebenen Daten verwendet wird. Das CPU-PLL-Ausgangssignal 610 entspricht der T0-Zeitbasis gemäß 1.
  • Das Cache-Taktsignal 620 entspricht der T3-Zeitbasis gemäß 1 und ist dasjenige Taktsignal, das den Cache-Speicher 120 antreibt. Das Cache-Taktsignal 620 wird bei der Ausführung von aus dem Prozessor 100 empfangenen Kommandos und beim Senden von Daten und Zeitgabeinformationen an den Prozessor 100 verwendet.
  • Einige der unten beschriebenen Signale werden als unidirektionale Signale beschrieben. Diese Signale können auch als bidirektionale Signale vorgesehen werden, die für eine fest vorgegebene Anzahl von Takten aktiv getrieben werden und dann, statt sie weglaufen zu lassen, über die Verwendung von "Haltern" genannten schwachen Treibern bei dem letzten Wert gehalten werden. Die Halter (Keeper) halten die Signale innerhalb der Grenzen des logisch hohen oder niedrigen Werts. Halter helfen bei der Verringerung des Energieverbrauchs im Empfänger verglichen mit einer Implementierung, bei der die Signale weglaufen.
  • Das BSTB@Cache-Signal 630 und das BSTB#@Cache-Signal 635 bilden ein komplementäres Paar von Strobe-Signalen, die aus dem Cache-Speicher 120 an den Prozessor 100 gesendet werden. Diese Signale entsprechen der T4-Zeitbasis gemäß 1. Dieses Strobe-Signale sind die aus dem Cache-Speicher 120 an den Prozessor 100 zusammen mit den Daten, die von dem Prozessor 100 angefordert sind, gesendeten Zeitgabeinformationen.
  • Die Daten@Cache-Signale 640 sind die aus dem Cache-Speicher 120 an den Prozessor 100 gesendeten Daten. Diese Signale entsprechen außerdem der T4-Zeitbasis. Wie aus 6 zu entnehmen ist, tritt der Übergang der Strobe-Signale auf, nachdem die Datensignale sich aufgebaut haben.
  • Das BSTB@CPU-Signal 650 und das BSTB#@CPU-Signal 655 sind die durch den Cache-Speicher 120 erzeugten Strobe-Signale zu dem Zeitpunkt, zu dem sie am Prozessor 100 eintreffen. Diese Signale werden im Bezug auf die Strobe-Signale am Cache-Speicher 120 wegen der Laufzeitverzögerung zwischen dem Cache-Speicher 120 und dem Prozessor 100 verzögert. Die Strobe-Signale am Prozessor 100 entsprechen der T5-Zeitbasis gemäß 1.
  • Die Daten@CPU-Signale 660 sind die Daten, wie sie am Prozessor 100 eintreffen. Wiederum werden die Signale durch die Laufzeit zwischen dem Cache-Speicher 120 und dem Prozessor 100 verzögert. Die Daten@CPU-Signale 660 entsprechen der T5-Zeitbasis gemäß 1.
  • Das Deskew-Latch-1-Ausgangssignal 670, das Deskew-Latch-2-Ausgangssignal 672, das Deskew-Latch-3-Ausgangssignal 674 und das Deskew-Latch-4-Ausgangssignal 676 sind die Ausgangssignale der jeweiligen Deskew-Latch-Speicher. Diese Signale entsprechen der T6-Zeitbasis gemäß 1. Diese Ausgangssignale sind die jeweiligen Chunks von Daten, die aus dem Cache-Speicher 120 empfangen wurden. Die T6-Zeitbasis basiert auf den Daten statt auf Takt- und Strobe-Signalen, die die Grundlage der anderen Zeitbasen bilden. Alternativ kann die T6-Zeitbasis auf einem Takt- oder Strobe-Signal basieren, wenn die Daten an den Deskew-Latch-Speichern in Abhängigkeit von einem Zeitgabesignal latch-gespeichert werden, bevor sie für den Prozessorkern 134 verfügbar sind. Jedoch würde dieses Ausführungsbeispiel einen gewissen Leistungsnachteil erleiden.
  • Somit wurde eine quellensynchrone Schnittstelle zwischen einem Master und mehreren Slaves beschrieben, die ein Deskew-Latch verwendet.

Claims (7)

  1. System, aufweisend: eine Slave-Einrichtung (120); eine Master-Einrichtung (100) mit einer Mehrzahl von Deskew-Latch-Speichern (220; 345); und einen zwischen die Slave-Einrichtung (120) und die Master-Einrichtung (100) eingekoppelten Bus (290), wobei der Bus (290) eine Anforderung aus der Master-Einrichtung (100) an die Slave-Einrichtung (120) und in Erwiderung der Anforderung Daten und Zeitgabeinformationen aus der Slave-Einrichtung an die Master-Einrichtung übermittelt; wobei die Slave-Einrichtung (120) asynchron zu der Master-Einrichtung (100) in Erwiderung der Anforderung so wirkt, daß die Zeitgabeinformationen und die Daten erzeugt werden, und wobei ferner die Daten in einem der Mehrzahl der Deskew-Latch-Speicher (220; 345) gespeichert werden, bis auf die Daten durch die Master-Einrichtung (100) zugegriffen wird.
  2. System nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitgabeinformationen ein Taktsignal sind.
  3. System nach Anspruch 1, dadurch gekennzeichnet, daß die Zeitgabeinformationen ein Strobe-Signal (630; 635) sind.
  4. System nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Daten in einen der mehreren Deskew-Latch-Speicher (220; 345) in Abhängigkeit von den Zeitgabeinformationen gespeichert werden.
  5. System nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Master-Einrichtung (100) ein Prozessor ist.
  6. System nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Slave-Einrichtung (120) ein Cache-Speicher ist.
  7. Verfahren, umfassend: Ausgeben einer Anforderung aus einem Prozessor an einen Cache-Speicher; Ausführen der Anforderung in dem Cache-Speicher asynchron zu den Taktzyklen in dem Prozessor; Gewinnen von durch ein Kommando angeforderten Daten; Erzeugen von Zeitgabeinformationen; Senden der Daten und der Zeitgabeinformationen aus dem Cache-Speicher zu dem Prozessor; und Latch-Speichern der Daten in einem Deskew-Latch-Speicher in Abhängigkeit von den Zeitgabeinformationen.
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