DE69716112T2

DE69716112T2 - Taktanpassung mit feinregelung

Info

Publication number: DE69716112T2
Application number: DE69716112T
Authority: DE
Inventors: Brent Keeth
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1996-12-03
Filing date: 1997-12-03
Publication date: 2003-05-28
Anticipated expiration: 2017-12-04
Also published as: JP2001505693A; ATE225581T1; WO1998025345A1; EP0943177A1; DE69716112D1; KR100435612B1; AU5513998A; US6115318A; EP0943177B1; KR20000069287A

Description

Gebiet der Erfindung

Die Erfindung betrifft allgemein integrierte Schaltungen, spezieller Takteinstellungen in Speichersystemen wie z. B. Speichersystemen, die dynamische Schreib-/Lese-Speicher (DRAMs) enthalten.

Hintergrund der Erfindung

Integrierte Schaltungen enthalten typischerweise eine Anzahl von Eingangs-/Ausgangs--Pins, die zur Kommunikation mit zusätzlichen Schaltungsteilen dienen. Beispielsweise enthält ein integriertes Speicherbauelement, beispielsweise ein dynamischer Schreib-/Lese-Speicher (DRAM), sowohl Steuereingänge zum Empfangen von Speicherbetriebs-Steuersignalen, als auch Datenpins für die bidirektionale Datenkommunikation mit einem externen System oder einem Prozessor.
Die Datenübertragungsgeschwindigkeit moderner integrierter Schaltungen wird hauptsächlich beschränkt durch interne Schaltungs-Arbeitsgeschwindigkeiten. Das heißt: Es wurden Kommunikationsnetzwerke entwickelt, die Signale zwischen einer Schaltung mit einer Geschwindigkeit übertragen, die höher ist als die Leistungsfähigkeit zahlreicher integrierter Schaltungen, Um dem Bedarf an schnelleren Schaltungen Rechnung zu tragen, läßt sich eine Gruppe integrierter Schaltungen an einem gemeinsamen Bus kombinieren, gesteuert von einer gemeinsamen Steuerung. Bei einer solchen Konfiguration arbeitet jede integrierte Schaltung in koordinierter Weise mit den übrigen integrierten Schaltungen, um gemeinsam Daten zu verwenden, die mit hoher Geschwindigkeit übertragen werden. So z. B. kann eine Gruppe von Speicherbauelementen, beispielsweise in Form von DRAMs, statischen RAMs oder Festspeichern (ROM) an einen gemeinsamen Datenbus angeschlossen werden und kann von einer Speichersteuerung gesteuert werden, wodurch ein Speichersystem gebildet wird. Die Datenrate auf dem Bus kann wesentlich höher liegen als die mögliche Arbeitsgeschwindigkeit der einzelnen Speicher. Deshalb wird jeder Speicher derart betrieben, dass, während ein Speicher empfangene Daten verarbeitet, ein anderer Speicher neue Daten empfängt. Ein solches Speichersystem mit einer beträchtlichen Anzahl von Speicherbauelementen und einer effizienten Speichersteuerung kann Datenübertragungen mit sehr hoher Geschwindigkeit erreichen.
Wenn die Übertragungsgeschwindigkeit von Datenkommunikationssignalen in solchen Speichersystemen zunehmend anwächst, werden neue Schaltungen und Verfahren benötigt, um Befehlsdaten, Schreibdaten und Lesedaten, die zwischen der Speichersteuerung und den Speicherbauelementen übertragen werden, exakt zu Takten. Der Anteil eines Taktzyklus, der dem Takten zulässiger Daten gewidmet wird, wird sehr klein, und es kann zu Fehlern beim Takten von Daten bei diesen erhöhten Übertragungsgeschwindigkeiten kommen aufgrund bekannter Effekte wie z. B. Tastverhältnis-Schwankungen, der Busposition eines gegebenen Speicherbauelements, zeitlicher Drift, Ladeschwankungen, Takt-Jitter, Taktdrift, Rauschen, Überschwinger und Schwingungen.
Aus den oben angegebenen Gründen und aus anderen Gründen, die weiter unten im Zuge der Beschreibung der bevorzugten Ausführungsformen der vorliegenden Patentbeschreibung in größerer Einzelheit angegeben werden, besteht Bedarf im Stand der Technik an einem Speichersystem, welches genauer und exakter derartige Effekte wie z. B. Tastverhältnis-Schwankungen, die Busposition eines gegebenen Speicherbauelements, zeitliche Drifts, Ladeschwankungen, Takt-Jitter, Takt-Drift, Rauschen, Überschwinger und Schwingungen kompensiert, damit Daten in den Speicherbauelementen exakter getaktet werden können.
ANONYMUS: "Pulse Combining Network", IBM Technical Disclosure Bulletin, Vol. 32, Nr. 12, Mai 1990, Seiten 149-151 zeigt eine Schaltung zur Bereitstellung von Komplementär-Signalen, deren jeweilige Flanken miteinander ausgerichtet sind. Zwei Verzögerungsschaltungen sind mit ihren Eingängen an eine Taktsignalleitung angeschlossen, so dass an den Ausgängen der beiden Verzögerungsschaltungen die komplementären Signale erhalten werden.

Offenbarung der Erfindung

Die vorliegende Erfindung schafft ein Verfahren und eine integrierte Schaltung, die die Merkmale der unabhängige Ansprüche aufweisen.
Bei einer Ausführungsform der integrierten Schaltung gemäß der Erfindung sind die Vorderflanken- und die Rückflanken-Verzögerungen programmierbare Verzögerungen.
Bei einer Ausführungsform der integrierten Schaltung gemäß der Erfindung (Anspruch 1) empfängt eine Vorderflanken-Verzögerungsschaltung das Eingangstaktsignal und liefert das Vorderflanken-Taktsignal, und eine Rückflanken-Verzögerungsschaltung empfängt das Vorderflanken-Taktsignal und liefert das Rückflanken-Taktsignal. Bei einer anderen Ausführungsform der integrierten Schaltung (Anspruch 4) empfängt eine Rückflanken-Verzögerungsschaltung das Eingangssignal und liefert ein Rückflanken-Taktsignal, und eine Vorderflanken-Verzögerungsschaltung empfängt das Rückflanken-Taktsignal und liefert das Vorderflanken-Taktsignal.
Eine Form der vorliegenden Erfindung ist ein Speichersystem mit einer Speichersteuerung und Speichermodulen zum Speichern von Daten. Ein Datenbus überträgt Schreibdaten von der Speichersteuerung zu den Speichermodulen und überträgt Lesedaten aus den Speichermodulen zu der Speichersteuerung. Ein Befehlsbus transportiert Befehle von der Speichersteuerung zu den Speichermodulen. Eine Taktleitung führt ein Eingangstaktsignal von der Speichersteuerung zu den Speichermodulen. Jedes Speichermodul enthält mindestens eine Nonius-(oder Fein-)Takteinstellschaltung, die das Eingangstaktsignal empfingt und ein Vorderflanken-Taktsignal liefert, welches das um eine Vorderflankenverzögerung verzögerte Eingangstaktsignal repräsentiert, und liefert ein Flückflanken-Taktsignal, welches das um eine Rückflankenverzögerung verzögerte Eingangstaktsignal repräsentiert. jedes Speichermodul enthält außerdem mindestens eine flankengetriggerte Schaltung, welche Lese- oder Schreibdaten empfängt, und welche außerdem die Vorderflanken- und Rückflanken-Taktsignale empfängt, um bei der Vorderflanke des Vorderflanken- Taktsignals und bei der Rückflanke des Rückflanken-Taktsignals Lese- oder Schreibdaten zu speichern. Eine solche Nonius-Einstellschaltung läßt sich verwenden zum Eintakten von Befehlen in die Speichermodule. Die Speichermodule können eine oder mehrere integrierte Speicherschaltungen aufweisen, so z. B. dynamische Schreib-/Lese-Speicher (DRAMs).
Die Nonius-Takteinstellschaltung und das Verfahren gemäß der Erfindung kompensieren genau und exakter Effekte der Tastverhältnis-Schwankung, der Busposition eines gegebenen Speicherbauelements, der zeitlichen Drifts, von Ladeschwankungen, Takt-Jitter und Takt-Drift, Rauschen, Überschwingern und Schwingungen, indem individuell sowohl die Vorder- als auch Rückflanken-Zeitpunkte eingestellt werden, und zwar unabhängig voneinander. Im Ergebnis werden Daten exakt in die Speicherbauelemente auch bei höheren Datenübertragungsraten getaktet.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm einer Ausführungsform eines Speichersystems.
Fig. 2 ist ein Impulsdiagramm, das den zeitlichen Ablauf auf dem Bus für das in Fig. 1 gezeigte Speichersystem veranschaulicht.
Fig. 3 ist ein Blockdiagramm einer weiteren Ausführungsform eines Speichersystems.
Fig. 4 ist ein Impulsdiagramm, das den zeitlichen Ablauf auf dem Bus für das in Fig. 3 gezeigte Speichersystem veranschaulicht.
Fig. 5 ist ein Blockdiagramm einer weiteren Ausführungsform eines Speichersystems.
Fig. 6 ist ein Impulsdiagramm, welches den zeitlichen Ablauf auf dem Bus für das in Fig. 5 gezeigte Speichersystem veranschaulicht.
Fig. 7 ist ein Blockdiagramm eines Speichersystems mit einer Nonius- Takteinstellschaltung.
Fig. 8A ist ein Impulsdiagramm, welches eine ideale Signalwellenform veranschaulicht.
Fig. 8E3 ist ein Impulsdiagramm, welches eine nicht ideale Signalwellenform veranschaulicht.
Fig. 9 ist ein Blockdiagramm eines unabhängigen Vorder- und Rückflanken-Nonius-Takteinstellsystems.
Fig. 10 ist ein Blockdiagramm eines unabhängigen, kaskadierten Vorderflanken- und Rückflanken-Nonius-Takteinstellsystems.

Beschreibung der bevorzugten Ausführungsformen

Bei der folgenden detaillierten Beschreibung bevorzugter Ausführungsformen wird auf die begleitenden Zeichnungen Bezug genommen, die ein Teil der Erfindungsbeschreibung sind, und in denen beispielhaft spezifische Ausführungsbeispiele dargestellt sind, die eine Umsetzung der Erfindung in die Praxis darstellen. Es versteht sich, dass weitere Ausführungsformen verwendet werden können, und dass bauliche oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die nachfolgende detaillierte Beschreibung ist daher nicht in beschränkendem Sinn zu verstehen, der Schutzumfang der Erfindung ist durch die beigefügten Ansprüche definiert.
Die im folgenden beschriebenen Ausführungsformen der Erfindung werden für die Anwendung auf einen dynamischen Schreib-/Lese-Speicher (DRAM) und Speichersysteme beschrieben, die DRAMs enthalten. Allerdings kann die Erfindung in jeder integrierten Schaltung und in anderen Speichersystemen mit anderen Arten von integrierten Speicherschaltungen implementiert werden. Der DRAM gemäß der Erfindung ähnelt in zahlreichen Gesichtspunkten konventionellen DRAMs, wie sie z. B. im Handel erhältlich sind von der Firma Micron Technology, Inc. in Boise, Idaho. Aus Gründen der Klarheit wird nur ein Teil der bekannten Schaltung des DRAM hier beschrieben, während die neue Schaltung des DRAM gemäß der Erfindung im einzelnen beschrieben wird.

Überblick über Speichersysteme

Ein Speichersystem ist in Fig. 1 allgemein bei 20 dargestellt. Das Speichersystem 20 enthält eine Speichersteuerung 22 und N DRAM-Module, beispielsweise wie bei 24 und 26 angedeutet. Die DRAM-Module, so z. B. das Modul 24 und das Modul 26, enthalten jeweils mindestens ein DRAM-Bauelement. Ein Befehlsbus 28 ist ein unidirektionaler Bus zum Führen von Adressen- und Steuerinformation von der Speichersteuerung 22 zu den DRAM-Modulen. Adressen- und Steuerinformation wird typischerweise von der Speichersteuerung 22 über den Befehlsbus 28 in gleichförmigen Paketen transferiert. Wenn z. B. ein Paket dem Vierfachen der Breite des Befehlsbusses 28 entspricht, so wird ein Befehlspaket in vier Zyklen bei jeder Flanke eines freilaufenden Takts (CCLK) übertragen, der von der Speichersteuerung 22 auf eine Taktleitung 30 gelegt wird. Ein Datenbus 32 ist ein bidirektionaler Bus, der Schreibdaten von der Speichersteuerung 22 zu den DRAM-Modulen führt und außerdem Lesedaten von den DRAM-Modulen zu der Speichersteuerung 22 transportiert. Zwei bidirektionale Datentakte DCLK0 und DCLK1 werden auf die Taktleitung 34 bzw. die Taktleitung 36 gelegt.
Datentakte DCLK0 und DCLK1 dienen zum präzisen Transfer von Lesedaten- Zeiteinteilung von den DRAM-Modulen zu der Speichersteuerung 22 und weiterhin den präzisen Transfer von Schreibdaten-Zeiteinteilungen von der Speichersteuerung 22 zu den DRAM-Modulen. Sowohl Vorderflanken- als auch Rückflanken-Übergänge des ausgewählten DCLK dienen zum Takten der Eingangs-Zwischenspeicher der DRAM-Module und der Speichersteuerung, welche Daten empfangen. Die Datentakte DCLK0 und DCLK1 folgen demselben Weg wie Daten auf dem Datenbus 32, um die Auswirkungen von Takt-Jitter, Tastverhältnis-Schwankungen, Busposition, zeitlicher Drift und Ladeschwankungen zu reduzieren.
Wenn die Steuerung des Datenbusses 32 von einem Bauelement im Speichersystem 20 zu einem anderen Bauelement im Speichersystem 20 übergeht, so z. B. von der Speichersteuerung 22 zu dem DRAM-Modul 24, vom DRAM- Modul 24 zu der Speichersteuerung 22 oder vom DRAM-Modul 24 zum DRAM-Modul 26, wird ein DCLK deaktiviert, und der DCLK wird aktiviert. Die Speichersteuerung 22 bestimmt, welcher DCLK für eine gegebene Lese- oder Schreiboperation zu verwenden ist, und sie liefert die Information, die angibt, welche DCLK in dem auf dem Befehlsbus 28 vorhandenen Befehlspaket zu verwenden ist.
Das Speichersystem 20 sorgt für minimale und maximale Verzögerungen von dem Befehl an der Speichersteuerung 22 bis zum Lesen von Daten an der Speichersteuerung 22 seitens der verschiedenen DRAM-Module, indem es in jedem DRAM-Modul Nonius-Takteinstellschaltungen programmiert. Vorzugsweise liefern die Nonius- oder Fein-Einstellungen in jedem DRAM-Modul einerseits grobe Schritte, die in Bit-Perioden definiert und feine Schritte für Fein-Einstellungen innerhalb einer einzelnen Bit-Periode.
Fig. 2 ist ein Impulsdiagramm, welches den Bus-Zeitsteuerablauf für das Speichersystem 20 veranschaulicht. Wie in Fig. 2 gezeigt ist, besitzt CCLK alle T Nanosekunden (Ns) eine Übergangsflanke, die abfällt (Rückflanke) oder ansteigt (Vorderflanke). Beispielsweise hat bei einer Ausführungsform des Speichersystems 20 T den Wert von 2,5 Ns. Fig. 2 zeigt eine Folge von vier T Lese- und Schreib-Erstoperationen. Die Bus-Ausbreitungsverzögerung vom Befehlsbus 28 bei der Speichersteuerung 22 zu dem Befehlsbus 28 am DRAM-Modul hat gemäß Darstellung ein Maximum eines Taktübergangs von CCLK (1 T).
Wie in Fig. 2 gezeigt ist, führt das DRAM-Modul eine interne Leseoperation "Read0" zum Zeitpunkt 17 T aus. Die DRAM-Modul-Nonius-Takteinstellung ist so programmiert, dass sie Lesedaten beginnend beim Zeitpunkt 29 T liefert, so dass Lesedaten bei der Speichersteuerung (MC = Memory Controller) 22 im Zeitpunkt 30 T ankommen. Mit der programmierten Nonius-Takteinstellung in jedem DRAM-Modul wird die Schleifenverzögerung vom Befehl zu dem Datenburst an der Speichersteuerung 22 sowohl für Lese- als auch für Schreiboperationen auf 30 T gehalten. Das DRAM-Modul liefert an die Speichersteuerung 22 mit dem DCLK0 auf der Taktleitung 34 einen Lesedatentakt.
Zwischen dem Befehlsburst "Read0" und einem Befehlsburst "Write1" gibt es eine zeitliche Lücke von 2 T, damit die Steuerung des Datenbusses 32 von der Speichersteuerung 22 übergehen kann auf das DRAM-Modul. Damit werden Schreibdaten im Zeitpunkt 36 T an der Speichersteuerung 22 geliefert, die dementsprechend im Zeitpunkt 37 T an dem DRAM-Modul ankommen. Ein internen Schreibvorgang wird unmittelbar bei Empfang der Schreibdaten am DRAM-Modul im Zeitpunkt 41 T ausgeführt. Die Speichersteuerung 22 liefert einen Schreibdatentakt mit DCLK1 auf der Taktleitung 34 an das DRAM-Modul.
Eine Folge von lückenlosen Lese-Burstbefehlen (d. h. Read2, Read3 und Read3) schließen sich an den Befehl "Write1" an. Die Burstbefehle Read2-4 werden an ein einzelnes DRAM-Modul übertragen. Damit sind keine Zeitsteuerlücken in der Folge von Lese-Burstbefehlen erforderlich, da dasselbe Bauelement den Datenbus 32 während sämtlicher dieser Leseoperationen treibt. Eine Lücke von 6 T befindet sich zwischen dem Befehl Write1 und dem ersten Lesebefehl der Folge von Lesebefehlen (das ist der Befehl Read2), um eine Busberuhigung zu ermöglichen.
Das Speichersystem 20 kann möglicherweise pro DRAM-Modul nur ein DRAM-Bauelement enthalten. Ein Speichersystem, welches pro DRAM-Module mehrere DRAM-Bauelemente enthält, ist in Fig. 3 allgemein bei 120 dargestellt Das Speichersystem 120 enthält eine Speichersteuerung 122 und N DRAM-Module, wie sie bei 124 und 126 angedeutet sind. Die DRAM-Module, wie z. B. die Module 124 und 126, enthalten jeweils M DRAM-Bauelemente. Ein Befehlsbus 128 ist ein unidirektionaler Bus zum transportieren Adressen- und Steuerinformation von der Speichersteuerung 122 zu den DRAM-Modulen. Adressen- und Steuerinformation wird typischerweise von der Speichersteuerung 122 auf dem Befehlsbus 128 in gleichförmigen Paketen bei sowohl den Vorder- als auch den Rückflanken eines freilaufenden Takts (CCLK) auf einer von der Speichersteuerung 122 kommenden Taktleitung 130 übertragen. Datenbusse 132a-m sind bidirektionale Busse, welche Schreibdaten von Speichersteuerung 122 zu den DRAM-Modulen übertragen und außerdem Lesedaten von den DRAM-Modulen zu der Speichersteuerung 122 transportieren. Zwei bidirektionale Datentakte DCLK0 und DCLK1 liegen auf Taktleitungen 34am sowie 36a-m.
Das DRAM-Modul 124 enthält einen Befehlspuffer 140 zum Puffern von Befehlen vom Befehlsbus 128, die an M DRAM-Bauelemente gegeben werden sollen, wie bei 142a und 142m angedeutet sind. In ähnlicher Weise enthält das N-te DRAM-Modul, angedeutet bei 126, einen Befehlspuffer 144, der Befehle vom Befehlsbus 128 für M DRAM-Bauelemente, wie sie bei 146a und 146m angedeutet sind, puffert.
Wie in Fig. 3 gezeigt ist, enthält das Speichersystem 120 keine Datenpuffer in den DRAM-Modulen. Daher enthält das Speichersystem 120 M parallele Datenbusse bei 132a und 132m. Entsprechende Datentakte werden über zwei M Taktleitungen, die bei 134a und 134m angedeutet sind, geliefert, um DCLK0 zu transportieren, während bei 136a und 136m angedeutete Taktleitungen das Signal DCLK1 transportieren. Das Speichersystem 120 ist nützlich für solche Speicheranwendungen, die breitere Datenbusse für größere Bandbreiten erfordern, dabei aber keine Verdoppelung des Befehlsbusses 128 für jeden Datenbus erforderlich machen.
Fig. 4 ist ein Impulsdiagramm, welches den zeitlichen Ablauf für das Speichersystem 120 veranschaulicht. Wie in Fig. 2 ist auch in Fig. 3 ein Folge von vier T Lese- und Schreib-Burstoperationen dargestellt. Die Befehlspuffer, wie sie bei 140 und 144 angegeben sind, fügen eine zusätzliche 2 T betragende Verzögerung hinzu, bis der Befehl zu den DRAM-Bauelementen in den DRAM-Modulen gelangt. Damit beginnt eine interne Leseoperation bei 19 T. Dennoch wird die Nonius-Takteinstellung in dem DRAM-Modul derart einjustiert, dass die Ausgabe von Daten "Read0" bei 29 T an den entsprechenden Datenbus erfolgt und die Ausgangsdaten "Read0" dementsprechend zur Zeit 30 T an der Speichersteuerung 122 ankommen.
Was den Schreibvorgang angeht, so werden im Zeitpunkt 36 T Schreibdaten bereitgestellt, die im Zeitpunkt 37 T am DRAM-Modul ankommen, damit der interne Schreibvorgang bei 41 T möglich ist, ähnlich wie der Schreib-Zeitab- lauf des Speichersystems 20.
Ein weiteres Speichersystem, welches mehrere DRAM-Bauelemente pro DRAM-Modul enthält, ist allgemein mit 220 in Fig. 5 bezeichnet. Das Speichersystem 220 enthält eine Speichersteuerung 222 und N DRAM-Module, angedeutet bei 224 und 226. Die DRAM-Module, beispielsweise die Module 224 und 226, enthalten jeweils M DRAM-Bauelemente. Ein Befehlsbus 228 ist ein unidirektionaler Bus zum Transportieren von Adressen- und Steuerinformation aus der Speichersteuerung 222 zu den DRAM-Modulen. Adressen- und Steuerinformation wird typischerweise von der Speichersteuerung 222 über den Befehlsbus 228 in gleichförmigen Paketen bei den Vorder- und den Rückflanken eines von der Speichersteuerung 222 auf eine Taktleitung 230 gelegten, freilaufenden Takts (CCLK) übertragen. Ein Datenbus 232 ist ein bidirektionaler Bus, welcher Schreibdaten von der Speichersteuerung 222 zu den DRAM-Modulen transportiert und außerdem Lesedaten von den DRAM-Modulen zu der Speichersteuerung 222 transportiert. Zwei bidirektionale Datentakte DCLK0 und DCLK1 liegen auf den Taktleitung 234 bzw. 236.
Das erste DRAM-Modul 224 enthält einen Befehlspuffer 240, der Befehle für M DRAM-Bauelemente puffert, wie sie bei 242a und 242m angedeutet sind. Darüber hinaus enthält das DRAM-Modul 224 einen Datenpuffer 250 zum Puffern von Lese- und Schreibdaten von und zu den N DRAM-Bauelementen 242a- m. In ähnlicher Weise enthält das N-te DRAM-Modul 226 einen Befehlspuffer 224 zum Puffern von Befehlen für M DRAM-Bauelemente, angedeutet beispielsweise bei 246a und 246m. Zusätzlich enthält das DRAM-Modul 226 einen Datenpuffer 252 zum Puffern von Lese- und Schreibdaten von den und für die M DRAM-Bauelemente 246a-m. Bei der Konfiguration des Speichersystems 220 mit den Datenpuffern sind nur ein Datenbus 232 und ein Satz von DCLK- Taktleitungen erforderlich. Damit senden und empfangen Datenpuffer wie z. B. der Datenpuffer 250 und der Datenpuffer 252, Daten vom Datenbus 232 und senden und empfangen das DCLK0-Taktsignal von der Taktleitung 234 und das DCLK1-Taktsignal von der Taktleitung 236.
Der Aufbau des Speichersystems 220 ist dann nützlich, wenn eine sehr große Speicherkonfiguration erforderlich ist. Bei einer Ausführungsform des Speichersystems 220, das die Parameter N = 4 und M = 8 hat, sind in einem einzelnen DRAM-Modul acht DRAM-Bauelemente enthalten, und in dem Speichersystem 220 befinden sich vier DRAM-Module, was insgesamt 32 DRAM- Bauelemente für das Speichersystem ausmacht.
Aufgrund der zeitlichen Flexibilität, die durch die Nonius-Takteinstellschaltung in den individuellen DRAM-Bauelementen ermöglicht wird, können andere Ausführungsformen der erfindungsgemäßen Speichersysteme, so z. B. das Speichersystem 20, 120 und 220, sowohl gepufferte als auch ungepufferte Module aufweisen. Beispielsweise kann ein Speichersystem gemäß der Erfindung tatsächlich enthalten: Ein oder mehrere DRAM-Module, die keine Befehlspuffer und keine Datenpuffer enthalten; ein oder mehrere DRAM-Module, die Befehlspuffer aber keine Datenpuffer enthalten; und ein oder mehrere DRAM- Module, die sowohl Befehlspuffer als auch Datenpuffer enthalten. Ob ein spezielles DRAM-Modul Puffer oder Teilpuffer enthält, ist für die Speichersteuerung des Speichersystems gemäß der Erfindung vollständig transparent.
Fig. 6 zeigt in Form eines Impulsdiagramms die zeitliche Bussteuerung für das Speichersystem 220. Wie in Fig. 6 gezeigt ist, fügen Datenpuffer wie die Datenpuffer 250 und 252 zusätzliche 2 T Verzögerung zu den Lesedaten hinzu. Damit beginnt die interne Leseoperation immer nach im Zeitpunkt 19 T, genau so wie beim Speichersystem 120. Allerdings ist die Nonius-Takteinstellschaltung in dem DRAM-Modul so einjustiert, dass sie Ausgangsdaten auf den Datenbus 232 am DRAM-Modul im Zeitpunkt 27 T gibt, um die Ankunft dieser Ausgangsdaten an der Speichersteuerung 222 im Zeitpunkt 30 T zu garantieren (d. h.: 27 T + 2 T Verzögerung vom Datenpuffer plus 1 T Ausbreitungsverzögerung auf dem Datenbus 232). Damit kommen die Lesedaten "Read0" an der Speichersteuerung bei 30 T an, unabhängig davon, ob es Befehlspuffer gibt, Lind unabhängig davon, ob in dem Speichersystem Datenpuffer verwendet werden.
In dem Speichersystem 220 liefert der Schreibvorgang "Write1" Daten im Zeitpunkt 36 T an der Speichersteuerung 222, ähnlich wie die Schreiboperationen "Write1" die in den Fig. 2 und 4 für die Speichersysteme 20 bzw. 120 dargestellt sind. Weil allerdings die 2 T betragende Verzögerung aus den Datenpuffern vorhanden ist, kommen die Daten "Write1" anstatt im Zeitpunkt 37 T erst im Zeitpunkt 39 T an dem DRAM-Modul an. Dementsprechend wird der interne Schreibvorgang "Write1" beginnend im Zeitpunkt 23 T im Speichersystem 220 ausgeführt, und nicht im Zeitpunkt 41 T.

Nonius-Takteinstellschaltung

Die Nonius-Takteinstellschaltung sowie weitere dazugehörige Schaltungselemente des Speichersystems 20 (oder der Speichersysteme 120 und 220) sind in Fig. 7 in Farm eines Blockdiagramms dargestellt. Wie aus Fig. 7 hervorgeht, enthält die Speichersteuerung 22 ein Befehlsregister 50 zum Liefern von Befehlen an den Befehlsbus 28, und ein CCLK-Register 52 zum Liefern des Takt CCLK auf die Taktleitung 30. Ein Mastertakt geht über eine Leitung 54 an die Register 50 und 52. Ein Schreibdatenregister 56 wird ebenfalls von dem Mastertakt auf der Leitung 54 getaktet und sorgt für ein Schreiben von Daten auf den Datenbus 32. Ein Lesedatenregister 58 empfängt Lesedaten von dem Datenbus 32 und empfängt seinen Takt von einer optionalen Nonius-Takteinstellschaltung 60. Diese Nonius-Takteinstellschaltung 60 empfängt den Mastertakt von der Leitung 54 und den aktiven Datentakt von den Datentakten DCLK0 oder DCLK1 über einen Register-Multiplexer 62, der DCLK0 und DCLK1 von den Taktleitungen 34 und 36 empfängt.
Das DRAM-Modul 24 enthält einen Befehlszwischenspeicher 64, der Befehle vom Befehlsbus 28 empfängt. Der Befehlszwischenspeicher 64 empfängt einen verzögerten CCLK-Takt von der Befehls-Nonius-Takteinstellschaltung 66. Diese empfängt das CCLK-Taktsignal von der Taktleitung 30. Ein FIFO-Puffer (38 empfängt von den Leitungen 34 und 36 die Taktsignale DCLK0 und DCLK1 und empfängt die Schreibdaten vom Datenbus 32, um Daten an einen DRAM- Kern 76 zu geben. Ein Schreib-FIFO-Puffer 68 empfängt einen verzögerten CCLK-Takt von der Schreib-Nonius-Takteinstellschaltung 70. Diese empfängt außerdem das CCLK-Taktsignal von der Taktleitung 30. Ein Lese-FIFO-Puffer 72 empfängt Lesedaten von dem DRAM-Kern 76 und liefert die Lesedaten zusammen mit den Taktsignalen DCLK0 und DCLK1 auf den Leitungen 34 und 36 an den Datenbus 32. Der Lese-FIFO-Puffer 72 empfängt von einer Lese-Nonius-Takteinstellschaltung 74 einen verzögerten CCLK-Takt. Die Lese-Nonius-Takteinstellschaltung 74 empfängt außerdem von der Taktleitung 30 das CCLK-Taktsignal.

Bus-Initialisierung

Wenn die Speichersysteme 20/120/220 eingeschaltet werden, wird die Befehls-Zeiteinteilung, die Lese-Zeiteinteilung ebenso wie die Schreib-Zeiteinteilung jedes individuellen DRAMs von der Speichersteuerung 22/122/222 derart eingestellt, dass Datenbursts auf dem Datenbus, die ihren Ursprung in verschiedenen Bauelementen haben, passen beabstandet sind. DRAM-Bauelemente von verschiedenen Lieferanten, hergestellt an verschiedenen Stellen eines verstreuten Prozesses und bei unterschiedlichen Temperaturen und Versorgungsspannungen arbeitend sowie verschiedene Positionen an dem Befehls- und dem Datenbus belegend und außerdem mit und ohne Befehlspuffer und/oder Datenpuffer arbeitend, enthalten notwendigerweise einen Bereich von Schleifenverzögerungen zwischen dem Lesebefehl auf dem Befehlsbus 28 bei der Speichersteuerung 22 bis hin zur Eingabe von Lesedaten in die Speichersteuerung 22 an deren Position am Datenbus 32. Ähnliche Schwankungen treten auf bei Schreibdaten, die einen Bereich von Schleifenverzögerungen zwischen dem Schreibbefehl an der Speichersteuerung 22 bis zu den Schreibdaten am ausgewählten DRAM-Bauelement seitens des Datenbusses 32 aufweisen.
Wie in Fig. 7 gezeigt ist, enthält jeder DRAM eine Vielfalt von Nonius-Einstellschaltungen, die für eine Kompensation all dieser Variablen sorgen, damit Lesedaten von sämtlichen DRAMs innerhalb eines fixen, deterministischen Zeitrahmens an der Speichersteuerung 22 ankommen, und um in ähnlicher Weise zu ermöglichen, dass Schreibdaten mit einem fixen, deterministischen Zeitrahmen an den ausgewählten DRAM-Bauelementen ankommen.
Bei einer Ausführungsform des Speichersystems 20/120/220 erfolgen die Einstellungen der Nonius-Takteinstellschaltung 66, 70 bzw. 74 in jedem DRAM- Bauelement durch Schreiben eines Verzögerungswerts in ein Register, welches sich in jedem DRAM-Bauelement befindet. Beispielsweise beinhaltet die Verzögerung typischerweise eine Grobeinstellung, durch die eine Anzahl von Bitperioden der Verzögerungseinstellung festgelegt wird, und eine Feineinstellung, die eine feine Abstufung beinhaltet, um eine Einstellung innerhalb eines einzelnen Bits abzudecken.
Nonius-Einstellschaltung 66, 70, 74 und 60 werden typischerweise mit angezapften Verzögerungsleitungen implementiert. In einer bevorzugten Ausführungsform der Erfindung werden Negatoren kaskadiert, und verschiedene Anzapfpunkte entlang den angezapften Verzögerungsleitungen liefern die geforderten Variationen der Nonius-Einstellverzögerungen. Die Nonius-Verzögerungen sind optional mit einer Phasenregelschleife (PPL-Schaltung) oder einer Verzögerungsregelschleife (DLL-Schaltung) ausgestattet, wo verschiedene Phasen von verschiedenen Stellen ausgewählt werden, um die geforderten Schwankungen der Nonius-Einstellverzögerungen zu erhalten. Die Nonius- Takteinstellschaltungen können mit beliebigen, geeigneten und programmierbaren Verzögerungselementen implementiert werden.
Während der Initialisierung gibt es eine Vielfalt von Möglichkeiten für die Einstellung der Nonius-Takteinstellschaltungen. Beispielsweise läuft eine Ausführungsform des Speichersystems 20 durch sämtliche Verzögerungsstufen der Nonius-Schaltung und ermittelt, wann Daten bei niedrigen Einstellungen und bei hohen Einstellungen fehlen, um die Nonius-Einstellung bei einer aproximierten optimalen Mitteleinstellung festzulegen. Eine weitere Ausführungsform des Speichersystems 20 enthält eine Regelung zum Einrichtungen der Nonius- Einstellungen, indem zunächst eine abgeschätzte optimale Einstellung ausgewählt wird, und dann der Steuerung und der Regelschaltung zu ermöglichen, bei der optimalen Verzögerungseinstellung für die Nonius-Takteinstellschaltung anzukommen.
Was folgt ist ein Beispiel für Nonius-Zeiteinstellungen während der Initialisierung einer Ausführungsform des Speichersystems 20 ohne optionale Nonius- Einstellschaltung 60 innerhalb der Speichersteuerung 22. Bei dieser Ausführungsform sendet die Speichersteuerung 22 Befehle an das erste DRAM-Modul 24, und die Befehls-Takteinstellschaltung 66 im DRAM-Modul 24 wird so eingestellt, dass der Befehl optimal von dem Befehlsbus 28 im Befehlszwischenspeicher 64 empfangen wird. Dann startet die Speichersteuerung 22 eine Schreibbefehlssequenz, und die Schreib-Nonius-Einstellschaltung 70 im DRAM-Modul 24 wird so eingestellt, dass ein optimaler Empfang der Schreibdaten am Schreib-FIFO-Puffer 68 von dem Datenbus 32 möglich ist. Als nächstes wird eine Lesebefehlssequenz von der Speichersteuerung 22 gestartet, und die Lese-Nonius-Takteinstellschaltung 74 wird so eingestellt, dass ein optimaler Empfang von Lesedaten am Lesedatenregister 58 seitens des Datenbusses 32 möglich ist.
Die Befehls-, Schreib- und Lese-Nonius-Takteinstellschaltungen werden mit der obigen Sequenz von Schritten für jedes der DRAM-Module bis hin zu dem N-ten DRAM-Modul 26 entsprechend eingestellt. Bei Abschluss dieser Sequenzen sind die Einstellungen von Takten, Befehlen, Schreibdaten-Bursts und Lesedaten-Bursts aus sämtlichen Quellen optimal eingestellt.
Was nun folgt, ist ein alternatives Beispiel für die Lese-Zeitsteuereinstellung für eine alternative Ausführungsform des Speichersystems 20, welches die Nonius-Einstellschaltung 60 in der Speichersteuerung 22 enthält. Bei dieser Ausführungsform wird beim Initialisieren die Lese-Nonius-Verzögerung auf einen Minimumwert in jedem DRAM-Bauelement eingestellt. Dann sendet die Speichersteuerung 22 Schreibdaten auf den Datenbus 32 und versucht, die Schreibdaten am Lesedatenregister 58 zu empfangen. Bei dieser Ausführungsform stellt die Speichersteuerung 22 die Speichersteuerungs-Nonius- Takteinstellschaltung 60 auf den optimalen Abtastzeitpunkt ein. Diese Einstellung legt einen Lesedaten-Zeitreferenzpunkt fest, um eine zeitliche Ausrichtung zwischen Schreibdaten-Bursts und Lesedaten-Bursts auf dem Datenbus 32 zu garantieren.
Die Speichersteuerung 22 sendet die Lesedatenbefehle an das erste DRAM- Modul 24 und beobachtet das entsprechende DCLK-Muster, welches über die Datentaktleitung 34 oder 36 zurückkehrt. Die Speichersteuerung 22 schreibt dann in das Nonius-Verzögerungssteuerregister der Lese-Nonius-Takteinstellschaltung 74 ein oder stellt in anderer Weise die Verzögerung dieser Takteinstellschaltung ein, um die Verzögerung so weit zu erhöhen, bis Leseverzögerungsdaten optimal mit dergleichen internen Speichersteuerungs- Taktsteuerung abgetastet werden können, wie sie zum Lesen und Schreiben von Daten im vorausgehenden Schritt verwendet wurde.
Die Speichersteuerung 22 stellt dementsprechend die Lese-Nonius-Takteinstellschaltungen jedes der DRAM-Module bis hin zu dem N-ten DRAM-Modul 26 ein. Nach Abschluss dieser Sequenz sind die Lesedatenburst-Einstellungen von sämtlichen Quellen optimal einjustiert.
Mit einer ähnlichen Einleitungssequenz, die für Schreiboperationen und Leseoperationen durchgeführt wird, wird eine konstante Verzögerung zwischen der Bereitstellung eines Befehlspakets an dem Befehlsbus 28 an der Speichersteuerung 22 bis zu Lesedaten- oder Schreibdaten-Bursts an den E/A-Pins des Datenbusses der Speichersteuerung eingerichtet. Beim normalen Betrieb wird einer von den Takten DCLK0 oder DCLK1 in der Nonius-Takteinstellschaltung 60 ausgewählt, um die Lesedaten in dem Lesedatenregister 58 zwischenzuspeichern, anstelle des Mastertakts von der Leitung 54. Allerdings kann die Nonius-Schaltung 60 der Speichersteuerung 22 periodisch dazu eingesetzt werden, den zeitlichen Ablauf von Daten aus sämtlichen Quellen zu überwachen, um nötigenfalls zur Kompensation einer zeitlichen Drift des Systems die DRAM-Nonius-Steuerregister zu aktualisieren.
An jedem DRAM-Bauelement-Eingang fallen die Flanken des CCLK-Takts und der DCLK-Takte zusammen mit Datenübergängen auf dem Befehlsbus 28 bzw. dem Datenbus 32. Um dies zu kompensieren, werden der CCLK-Takt und die DCLK-Takte typischerweise um eine halbe Bitperiode mit Hilfe der Nonius-Takteinstellschaltungen verzögert, um ankommende Daten optimal abzutasten. Wie oben erwähnt und in Verbindung mit Fig. 7 dargestellt, dient der freilaufenden CCLK zum Treiben sämtlicher interner DRAM-Zeitsteuerabläufe. Eine verzögerte Version des CCLK dient zum Zwischenspeichern der Befehlspakete mit Hilfe der Nonius-Takteinstellschaltung 66. In ähnlicher Weise liefern Nonius-Einstellschaltungen 70 und 74 verzögerte Versionen des freilaufenden CCLK-Takts, um den Schreib-FIFO-Puffer 68 bzw. den Lese-FIFO- Puffer 72 zu takten.

Individuelle Nonius-Einstellung der Vorder- und Rückflanken-Takte

In einem Speichersystem treten verschiedene Probleme auf, so z. B. in den Speichersystemen 20, 120 und 220, wenn höhere Taktgeschwindigkeiten für das CCLK-Taktsignal verwendet werden. Derartige Speichersysteme leisten beispielsweise 400 Mbps pro Pin, was einen CCLK-Takt von 200 MHz erfordert. Tatsächlich können derartige Systeme sogar noch höhere Datenraten pro Pin aufweisen, so z. B. gibt es Systeme mit 600 Mbps, 800 Mbps, 1 Gbps und 1, 2 Gbps pro Pin. Mit diesen noch höheren Datenübergängen führen Effekte von Jitter, Drift, Rauschen, Überschwingern und Schwingungen (ringing) zu immer kleiner werdenden Abschnitten einer gesamten Taktperiode, in denen gültige Daten in ein DRAM-Bauelement getaktet werden können.
Das folgende Zeiteinteilungs-Budget für ein Speichersystem mit 400 Mbps pro Pin veranschaulicht dieses Problem. Bei dem Speichersystem mit 400 Mbps pro Pin beträgt das CCLK-Signal 200 MHz oder 2,5 Ns zwischen jeder Flanke des Takts, der folgendermaßen zugeteilt wird:
1) 250 ps für den Zeitversatz aufgrund der VREF-Drift und Rauschen;
2) 500 ps für die Vorbereitung und das Halten des Fensters;
3) 400 ps für den Treiberversatz in Querrichtung des Busses;
4) 200 ps für die Lastschwankungen in Querrichtung des Busses;
5) 100 ps für die Weganpassung in Querrichtung des Busses (die Schaltungsplatinen-Leitungsbahnen);
6) 500 ps für den Impulsbreiten abhängigen zeitlichen Versatz (Datenabhängigkeit);
7) 200 ps für Takt- und Daten-Jitter (durch Rauschen hervorgerufen); und
8) 250 ps für eine gesamte Daten-Leseschwankung von Modul zu Modul nach dem Trimmen. Datenfehler vornehmlich aufgrund der als ungünstigsten Fall anzunehmenden Trim-Auflösung. Ausgeschaltete Zeitsteuerfehler beinhalten Busweglängen-Differenzen von Modulen an dem Bus und verschiedene DRAM-Zugriffszeiten durch den Takt.
Dieses Problem wird anhand der Fig. 8A und 8B mittels Impulsdiagramm näher erläutert. In Fig. 8A ist eine ideale Signalwellenform bei 80 dargestellt, sie bedeutet zulässige Daten zwischen den Zeitpunkten zwischen den Pfeilen 82. Wie in Fig. 8A dargestellt ist, bildet die ideale Signalwellenform 80 ein großes Augenmuster. Im Gegensatz dazu zeigt Fig. 8B eine nicht ideale Wellenform bei 84, die eine deutliche verminderte Zeitspanne für zulässige Daten aufweist, angedeutet durch Pfeile 86. Die nicht ideale Wellenform 84 entsteht als Ergebnis von Jitter, zeitlichen Versatz, Rauschen, Überschwinger und gedämpfte Schwingungen und andere derartige bekannte Probleme.
Um diese Probleme zu kompensieren und in geeigneter Weise ankommende Daten in jedes DRAM zwischenzuspeichern, ist eine zweite Stufe einer Nonius- Einstellung oder Feineinstellung gemäß der Erfindung jeder Nonius-Einstellschaltung in jedem DRAM-Modul hinzugefügt, um von einem Takt die zeitliche Lage seiner Rückflanke unabhängig von oder gegenseitig abhängig mit der Takt-Vorderflanke einzustellen.
Eine nicht beanspruchte Ausführungsform eines Nonius-Takteinstellsystems ist allgemein mit 300 in Fig. 9 bezeichnet. Dieses Nonius-Takteinstellsystem 300 enthält eine Vorderflanken-Nonius-Einstellschaltung 302 und eine Rückflanken-Nonius-Einstellschaltung 304. Ein Taktsignal (CLK) wird über eine Taktleitung 306 den Nonius-Einstellschaltungen 302 und 304 zugeführt. Die Nonius-Einstellschaltung 302 verzögert unabhängig das von der Taktleitung 306 kommende CLK-Signal, um eine verzögerte Version des CLK-Signals auf einer Taktleitung 308 zu liefern. Der verzögerte Takt auf der Taktleitung 308 dient zur Vorderflanken-Takterzeugung. Eine Rückflanken-Nonius-Takteinstellschaltung 304 verzögert unabhängig das von der Taktleitung 306 kommende CLK-Signal, um eine verzögerte Version des CLK-Signals auf eine Taktleitung 310 zu geben. Das verzögerte Taktsignal auf der Leitung 310 dient für die Rückflanken-Takterzeugung. Damit beinhaltet das Nonius-Takteinstellsystem 300 zwei vollständig separate Nonius-Schaltungen, jeweils eine zur unabhängigen Verzögerung jeder Taktflanke.
Eine weitere Ausführungsform eines erfindungsgemäßen Nonius-Takteinstell- Systems ist in Fig. 10 allgemein mit 400 bezeichnet. Das Nonius-Takteinstellsystem 400 enthält kaskadierte Nonius-Takteinstellschaltungen 402 und 404. Ein CLK-Signal wird über eine Leitung 406 der Nonius-Taktschaltung 402 zugeführt. Die Nonius-Taktschaltung 402 gibt auf eine Taktleitung 408 eine verzögerte Version des CLK-Signals. Der verzögerte Takt auf der Leitung 408 wird für Vorderflanken-Taktungen verwendet. Die Nonius-Takteinstellschaltung 402 liefert außerdem die gleiche verzögerte Version des CLK-Signals über eine Leitung 409 an die zweite Nonius-Takteinstellschaltung 404. Diese verzögert das Taktsignal zusätzlich, um auf eine Taktleitung 410 ein verzögertes Taktsignal zu gehen. Dieses verzögerte Taktsignal auf der Leitung 410 dient für Rückflanken-Taktungen. In dem kaskadierten Nonius-Einstellsystem 400 basiert die zeitliche Lage der Rückflanke auf der zeitlichen Lage der Vorderflanke. Eine (nicht gezeigte) alternative Ausführungsform des Nonius-Takteinstellsystems 400 ist derart konfiguriert, dass die zeitliche Lage der Vorderflanke auf der zeitlichen Lage der Rückflanke basiert.
Nonius-Takteinstellsysteme 300 und 400 werden vorzugsweise in der Befehls--Nonius-Takteinstellschaltung 66, der Schreib-Nonius-Takteinstellschaltung 70 und der Lese-Nonius-Takteinstellschaltung 74 des DRAM-Moduls 24 und der anderen DRAM-Module der Speichersysteme 20/120/220 eingesetzt, wie dies in Fig. 7 gezeigt ist. Optional enthält die Nonius-Einstellschaltung 60 der Speichersteuerung 22 ebenfalls eine solche individuelle Flankeneinstellung, wie sie durch das Nonius-Taktsystem 300 oder 400 bereitgestellt wird.
Bei einer Ausführungsform des Speichersystems 20/120/220 werden bei der Initialislierung des Systems die Vorderflanken-Taktdaten zuerst einjustiert, gefolgt von den Rückflanken-Taktdaten. Die Vorderflanken-Taktdaten werden dadurch einjustiert, dass die Verzögerung eingestellt wird, die durch die Vorderflanken-Nonius-Einstellschaltung 302 des Systems 300 oder die Schaltung 402 des Systems 400 gebildet wird. Die Rückflanken-Taktdaten werden anschließend dadurch eingestellt, dass man die Verzögerung der Rückflanken- Nonius-Einstellschaltung 304 des Systems 300 oder der Schaltung 404 des Systems 400 einjustiert. Alternative Ausführungsformen für das Speichersystem 20/120/220 stellen als erstes die Rückflankenzeit ein, anschließend die Vorderflankenzeit, wenn das System initialisiert wird.
Die Rückflanken- und Vorderflanken-Einstellungen, die durch das Nonius- Takteinstellsystem 400 erfolgen, sind besonders günstig, wenn es darum geht, Speichersystemanforderungen bezüglich des Takt-Tastverhältnisses zu mildern. Insbesondere ist das zur Erzeugung der Signale DCLK0 und DCLK1 in den Speichersystemen 20, 120 und 220 eingesetzte Echotaktschema besonders anfällig für Tastverhältnisprobleme, da jedes DRAM-Bauelement einen Takt empfangen und den Takt mit den Lesedaten zurücksenden muss. Jedesmal, wenn der Takt auf den Datenbus und von dem Datenbus umgesetzt wird, wird das Tastverhältnis abträglich beeinflusst. Das erfindungsgemäße Speichersystem kompensiert diese Tastverhältnisprobleme unter Verwendung der Takt- Nonien, um individuell sowohl die Vorderflanken als auch die Rückflanken des Takts einzujustieren.
Darüber hinaus arbeitet ein Speichersystem wie z. B. das Speichersystem 20, 120 oder 220, typischerweise gemäß einem Industrie-Normprotokoll, wonach die DRAM-Bauelemente, seien sie nun von demselben oder von unterschiedlichen Lieferanten gefertigt, für die Speichersteuerung identisch aussehen. Aus der Sichtweise der Speichersteuerung können darüber hinaus die DRAM- Bauelemente sich an verschiedenen Punkten in dem verstreuten Prozess befinden, so z. B. bei 400 Mbps im Vergleich zu 800 Mbps. Darüber hinaus können DRAM-Bauelemente bei verschiedenen Temperaturen und Versorgungsspannungen arbeiten und unterschiedliche Positionen an dem Befehlsbus und dem Datenbus belegen, und gleichzeitig können die DRAM-Bauelemente mit oder auch ohne Befehlspuffer und Datenpuffer arbeiten. Die exaktere Einjustierung beim Einstellen sowohl Rückflanken als auch Vorderflanken der Takte kompensieren diese Probleme besser.

Schlussfolgerung

Durch Einsatz der Nonius-Takteinstellschaltung und des entsprechenden Verfahrens gemäß der Erfindung bei Speichersystemen wie z. B. den Speichersystemen 20/120/220 werden die Auswirkungen von Tastverhältnisschwankungen, Busposition eines gegebenen Speicherbauelements, zeitlicher Drift, Ladeschwankungen, Takt-Jitter, zeitlichen Taktversatz, Rauschen, Überschwinger und abklingende Schwingungen genauer und präziser durch individuelles Einstellen der zeitlichen Lage sowohl der Vorderflanken als auch der Rückflanken unabhängig voneinander kompensiert. Auf diese Weise können Daten exakter in die Speicherbauelemente eingetaktet werden, selbst dann, wenn mit höheren Datenübertragungsgeschwindigkeiten gearbeitet wird.

Claims

1. Integrierte Schaltung (20; 120; 220), umfassend:

eine Nonius-Takteinstellschaltung (66, 70, 74), die ein Eingangstaktsignal (CLK) empfängt, eine Vorderflanken-Verzögerungsschaltung enthält, die das Eingangstaktsignal (CLK) empfängt und ein Vorderflanken-Taktsignal liefert, welches das um eine Vorderflankenverzögerung verzögerte Eingangstaktsignal (CLK) darstellt, wobei die Nonius-Takteinstellschaltung (66, 70, 74) außerdem eine Rückflanken-Verzögerungsschaltung (404) enthält, die das Vorderflanken-Taktsignal empfängt und ein Rückflanken- Taktsignal liefert, welches das um eine Rückflankenverzögerung verzögerte Eingangstaktsignal (CLK) repräsentiert; und

eine flankengetriggerte Schaltung (64, 68, 72), welche Daten und die Vorderflanken- und Rückflanken-Taktsignale empfängt und bei der Vorderflanke des Vorderflanken-Taktsignals und bei der Rückflanke des Rückflanken-Taktsignals Daten speichert.

2. Integrierte Schaltung nach Anspruch 1, bei der die Vorderflanken- und die Rückflankenverzögerungen programmierbare Verzögerungen aufweisen.

3. Integrierte Schaltung nach Anspruch 1, umfassend eine integrierte Speicherschaltung (20; 120; 220).

4. Integrierte Schaltung, umfassend:

eine Nonius-Takteinstellschaltung (66, 70, 74), die ein Eingangstaktsignal empfängt und eine Rückflanken-Verzögerungsschaltung enthält, die das Eingangstaktsignal empfängt und ein Rückflanken-Taktsignal liefert, welches das um eine Rückflankenverzögerung verzögerte Eingangstaktsignal (DLK) repräsentiert, wobei die Nonius-Takteinstellschaltung (66, 70, 74) außerdem eine Vorderflanken-Verzögerungsschaltung enthält, die das Rückflanken-Taktsignal empfängt und ein Vorderflanken-Taktsignal liefert, welches das um eine Vorderflankenverzögerung verzögerte Eingangstaktsignal repräsentiert; und

eine flankengetriggerte Schaltung (64, 68, 72), die Daten und die Vorderflanken- und Rückflanken-Taktsignale empfängt und bei der Vorderflanke des Vorderflanken-Taktsignals und bei der Rückflanke des Rückflanken- Taktsignals Daten speichert.

5. Integrierte Schaltung (20; 120; 220) nach Anspruch 4, bei der die Vorderflanken- und Rückflankenverzögerungen programmierbare Verzögerungen aufweisen.

6. Integrierte Schaltung nach Anspruch 4, umfassend eine integrierte Speicherschaltung (20; 120; 220).

7. Verfahren zum Betreiben einer integrierten Schaltung, umfassend folgende Schritte:

Empfangen eines Eingangstaktsignals (CLK);

Verzögern des Eingangstaktsignals, um ein Vorderflanken-Taktsignal zu liefern, welches das um eine Vorderflankenverzögerung verzögerte Eingangstaktsignal (CLK) repräsentiert;

Verzögern des Vorderflanken-Taktsignals, um ein Rückflanken-Taktsignal zu liefern, welches das um eine Rückflankenverzögerung verzögerte Eingangstaktsignal repräsentiert; und

Speichern von Daten bei der Vorderflanke des Vorderflanken-Taktsignals und bei der Rückflanke des Rückflanken-Taktsignals.

8. Verfahren nach Anspruch 7, weiterhin umfassend das Programmieren der Vorderflanken- und der Rückflankenverzögerungen.

9. Verfahren zum Betreiben einer integrierten Schaltung, umfassend die Schritte:

Empfangen eines Eingangstaktsignals (CLK);

Verzögern des Eingangstaktsignals (CLK), um ein Rückflanken-Taktsignal zu liefern, das das um eine Rückflankenverzögerung verzögerte Eingangstaktsignal repräsentiert;

Verzögern des Rückflanken-Taktsignals, um ein Vorderflanken-Taktsignal zu liefern, welches das um eine Vorderflankenverzögerung verzögerte Eingangstaktsignal darstellt; und

10. Verfahren nach Anspruch 9, weiterhin umfassend das Programmieren der Vorderflanken- und der Rückflankenverzögerungen.

11. Speichersystem (20; 120; 220), umfassend:

eine Speichersteuerung (22; 122; 222);

mehrere Speichermodule (24, 26; 124, 126; 224, 226) zum Speichern von Daten;

einen Datenbus (32; 132; 232) zum Übertragen von Schreibdaten von der Speichersteuerung (22; 122; 222) zu den mehreren Speichermodulen und zum Übertragen von Lesedaten von den mehreren Speichermodulen (24, 26; 124, 126; 224, 226) zu der Speichersteuerung (22; 122; 222); einen Befehlsbus (28; 128; 22ß), der Befehle von der Speichersteuerung (22; 122; 222) zu den mehreren Speichermodulen (24, 26; 124, 126; 224, 226) überträgt;

eine Taktleitung (30; 130; 230) zum Übertragen eines Eingangstaktsignals von der Speichersteuerung (22; 122; 222) zu den mehreren Speichermodulen (24, 26; 124, 126; 224, 226); und

wobei jedes Speichermodul beinhaltet:

eine Nonius-Takteinstellschaltung, die eine Vorderflanken-Verzögerungsschaltung (402) enthält, die ein Eingangstaktsignal empfängt und ein Vorderflanken-Taktsignal liefert, das das um eine Vorderflankenverzögerung verzögerte Eingangstaktsignal repräsentiert, wobei die Nonius- Takteinstellschaltung außerdem eine Rückflanken-Verzögerungsschaltung (4104) enthält, die das Vorderflanken-Taktsignal empfängt und ein Rückflanken-Taktsignal liefert, welches das um eine Rückflankenverzögerung verzögerte Eingangstaktsignal repräsentiert; und

12. Speichersystem nach Anspruch 11, bei dem die Speichersteuerung (22; 122; 222) die Vorderflanken- und Rückflankenverzögerung dadurch programmiert, dass sie Befehle an die mehreren Speichermodule (24, 26; 124, 126; 224, 226) sendet.

13. Speichersystem nach Anspruch 11, bei dem die mehreren Speichermodule (24, 26; 124, 126; 224, 226) jeweils mindestens einen dynamischen Schreib-/Lesespeicher (142a ... m; 146a ... m; 76) enthalten.

14. Speichersystem (20; 120; 220), umfassend:

eine Speichersteuerung (22; 122; 222);

mehrere Speichermodule (24, 26; 124; 126; 224, 226) zum Speichern von Daten;

einen Datenbus (32; 132; 232) zum Übertragen von Schreibdaten von der Speichersteuerung (22; 122; 222) zu den mehreren Speichermodulen und zum Übertragen von Lesedaten von den mehreren Speichermodulen zu der Speichersteuerung (22; 122; 222);

einen Befehlsbus (28; 128; 228), der Befehle von der Speichersteuerung zu den mehreren Speichermodulen (24, 26; 124, 126; 224; 226) überträgt;

eine Taktleitung (30; 130; 230) zum Übertragen eines Eingangstaktsignals von der Speichersteuerung (22; 122; 222) zu den mehreren Speichermodulen; und

wobei jedes Speichermodul enthält:

eine Nonius-Takteinstellschaltung (66, 70, 74) mit einer Rückflanken- Verzögerungsschaltung, die das Eingangstaktsignal empfängt und ein Rückflanken-Taktsignal liefert, welches das um eine Rückflankenverzögerung verzögerte Eingangstaktsignal repräsentiert, wobei die Nonius- Takteinstellschaltung außerdem eine Vorderflanken-Verzögerungsschaltung enthält, die das Rückflanken-Taktsignal empfängt und ein Vorderflanken-Taktsignal liefert, welches das um eine Vorderflankenverzögerung verzögerte Eingangstaktsignal repräsentiert; und

15. Speichersystem nach Anspruch 14, bei dem die Speichersteuerung die Vorderflanken- und die Rückflankenverzögerung dadurch programmiert, dass sie Befehle an die mehreren Speichermodule sendet.

16. Speichersystem nach Anspruch 14, bei dem die mehreren Speichermodule (24, 26; 124, 126; 224, 226) jeweils mindestens einen dynamischen Schreib-/Lesespeicher (142a ... m; 146a ... m; 76) enthalten.