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Stand der Technik
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Es sind Inter-Integrated-Circuit Schnittstellen, nachfolgend auch I2C-Schnittstellen genannt, bekannt, über den eine Taktgebereinrichtung, nachfolgend auch Master-Bauelement oder kurz Master genannt, mit mehreren Slave-Bauelementen seriell kommunizieren kann. Dabei wird über eine Taktleitung ein Taktsignal durch den Master gesendet und über eine bidirektionale Datenleitung ein Dateneingangssignal und ein Datenausgangssignal gesendet. Die Datenleitung und die Taktleitung können von einem niedrigen Potential (low level) auf ein hohes Potential (high level) gezogen werden, wobei diese Potentiale zwei logischen Zuständen entsprechen. Der Start einer Datenübertragung, sowie das Ende einer Datenübertragung und die Daten als solche werden durch definierte Zustände oder Zustandswechsel auf der Datenleitung in Bezug auf den zu dem jeweiligen Zustand korrespondierenden Zustand auf der Taktleitung kodiert. Der logische Zustandswechsel erfolgt instant, wird aber in der Realität durch nicht verschwindende Übergangszeiten repräsentiert, wobei die Übergangszeiten von Bauteil zu Bauteil und unter Umständen auch für die Richtung des Zustandswechsels (von low level auf high level oder umgekehrt) verschieden sind auf Grund von Produktionstoleranzen, Umwelteinflüssen und ähnlichen Gründen.
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Werden an eine Schnittstelle mehrere Slave-Bauelemente angeschlossen, kann es zu unerwünschten Interaktionen kommen. Insbesondere kann es dazu kommen, dass ein bestimmtes Slave-Bauelement eine Antwort eines anderen Slave-Bauelements fälschlicherweise als Startsignal des Master-Bauelements interpretiert, aber es kann auch dazu kommen, dass andere Slave-Bauelemente die Antwort des bestimmten Slave-Bauelements fälschlicherweise als Startsignal des Master-Bauelements auffassen. Dieses Problem wird bei bekannten I2C-Schnittstellen durch die Verwendung von zwei Verzögerungselementen behoben, wobei ein Verzögerungselement auf der Dateneingangsleitung und ein Verzögerungselement auf der Taktleitung installiert wird.
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Nachteilig bei dieser Lösung ist jedoch, dass die Parameter der beiden Verzögerungselemente, nämlich die Verzögerungszeiten der Übergangszeiten sich unterschiedlich auf die beiden oben beschriebenen Probleme auswirken, so dass allein mit zwei Verzögerungselementen an Stelle einer optimalen Lösung nur eine Kompromisslösung erreicht werden kann.
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Das Problem der Kollisionen mehrerer Busteilnehmer tritt auf, wenn langsame Slave-Bauelemente an einer I2C-Schnittstelle betrieben werden, die im normalen Modus (gemäß des I2C-Protokolls als Standard Mode bezeichnet) (100kHz), im schnellen Modus (gemäß des I2C-Protokolls als Fast Mode bezeichnet) (400kHz), im erweiterten schnellen Modus (gemäß des I2C-Protokolls als Fast Mode Plus bezeichnet) (1MHz) oder im Hochgeschwindigkeitsmodus (gemäß des I2C-Protokolls als High Speed Mode bezeichnet) (3,4MHz) betrieben wird. Es kann durch Überabtasten vermieden werden, falls die logische Uhr des Slave-Bauelements hochfrequent ist (> 20MHz).
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Offenbarung der Erfindung
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Eine Aufgabe der vorliegenden Erfindung ist es, eine I2C-Slave-Schnittstelle sowie ein Verfahren zum Betrieb einer I2C-Slave-Schnittstelle bereitzustellen, bei dem bzw. bei der Kollisionen zwischen mehreren Geräten am Bus vermieden werden, die jedoch die Nachteile des oben genannten Standes der Technik vermeidet.
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Diese Aufgabe wird erfindungsgemäß gelöst durch eine Vorrichtung und/oder ein Verfahren gemäß den nebenstehenden Ansprüchen. Durch die Verwendung von drei Verzögerungselementen kann eine im Rahmen der technischen Spezifikationen des I2C-Protokolls optimale Lösung erreicht werden, da die Unterdrückung einer falschen Start-/Stoppsignalerzeugung durch andere Parameter, insbesondere die Zeiten gemäß der nebenstehenden Ansprüche, vorgenommen wird als die Unterdrückung einer falschen Start-/Stoppsignalerkennung. An die erfindungsgemäße I2C-Schnittstelle kann ein Master-Bauelement sowie ein oder mehrere Slave-Bauelemente angeschlossen werden.
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Gemäß dem I2C-Protokoll handelt es sich bei einer I2C-Schnittstelle um einen seriellen Datenbus, dementsprechend handelt es sich bei der Takt- und der Datenleitung um serielle Leitungen. Bevorzugt wird der I2C-Bus im Standard Modus betrieben (100kHz), die erfindungsgemäße Vorrichtung kann jedoch auch in einem der anderen, protokollgemäßen Modi betrieben werden.
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Ebenfalls bevorzugt handelt es sich bei dem ersten Eingangspuffer, dem zweiten Eingangspuffer und dem Ausgangspuffer um Signaltreiber, wobei Eingangspuffer ein analoges Eingangssignal empfangen und beim Erreichen einer bestimmten Schwelle ein digitales Signal ausgeben während Ausgangspuffer in Antwort auf ein digitales Eingangssignal ein analoges Signal gemäß der Spezifikationen des I2C-Protokolls ausgeben. Hierdurch wird der erfindungsgemäße Vorteil erzielt, dass mit Standardkomponenten eine sehr einfache und kostengünstige Vorrichtung, insbesondere in modularer Bauweise, möglich ist, was wiederum eine kostengünstige Anpassung an verschiedene Anforderungen ermöglicht. Besonders bevorzugt umfassen der erste Eingangspuffer, der zweite Eingangspuffer und der Ausgangspuffer Schmitt-Trigger.
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Das Dateneingangssignal, Datenausgangssignal und das Taktsignal bestehen aus Abfolgen von hohen und niedrigen Potentialen, wodurch logische Bits erzeugt werden. Die unterschiedlichen Potentiale werden gemäß den dem Fachmann bekannten Verfahren an den an den Bus angeschlossenen Geräten erzeugt.
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Das erste Verzögerungselement, das zweite Verzögerungselement und das dritte Verzögerungselement sind bevorzugt dem Fachmann bekannte, analoge Verzögerungselemente, besonders bevorzugt sind es asynchrone analoge Verzögerungselemente. Insbesondere können sowohl in den Schaltkreis integrierte analoge Verzögerungselemente verwendet werden als auch externe analoge Verzögerungselemente. Es ist hierdurch gemäß der vorliegenden Erfindung in vorteilhafter Weise möglich, dass die Vorrichtung einfach mit bereits bekannten und erprobten Bauelementen beziehungsweise Schaltungen kostengünstig hergestellt und einfach modifiziert werden kann.
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Die dritte Zeit und die vierte Zeit bzw. die fünfte Zeit und die sechste Zeit sind vorzugsweise gleich innerhalb der bauteilbedingten und/oder umweltbedingten Toleranzen, wobei diese Toleranzen im Bereich von ca. 10ns liegen. Insbesondere beträgt eine übliche Verzögerungszeit einer aufsteigenden Flanke etwa 250ns und die übliche Verzögerungszeit einer abfallenden Flanke beträgt etwa 50ns bis 100ns. Gemäß einer weiteren vorteilhaften Ausführungsform ist es erfindungsgemäß bevorzugt, dass die erste Zeit und die zweite Zeit gleich sind und/oder dass die dritte Zeit und die vierte Zeit verschieden sind und/oder dass die fünfte Zeit und die sechste Zeit verschieden sind oder dass die Zeiten abhängig von äußeren Einflüssen innerhalb ihrer Toleranzen wechselnd gleich und verschieden sind.
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Gemäß noch einer weiteren vorteilhaften Ausführungsform der erfindungsgemäßen Vorrichtung sind das erste Verzögerungselement und das zweite Verzögerungselement sowie das dritte Verzögerungselement so konfiguriert, dass die Differenz aus der dritten Zeit und der zweiten Zeit maximiert wird. Es ist hierdurch gemäß der vorliegenden Erfindung in vorteilhafter Weise möglich, dass das oben beschriebene erste Problem gelöst wird, also dass ein bestimmtes Slave-Bauelement eine Antwort eines anderen Slave-Bauelements fälschlicherweise als Startsignal des Master-Bauelements interpretiert. Die Differenz aus der dritten Zeit und der zweiten Zeit gibt gerade die Zeitperiode an, um die eine falsche Start- und/oder Stoppsignalerkennung unterdrückt werden kann.
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Bevorzugt sind das erste Verzögerungselement und das zweite Verzögerungselement sowie das dritte Verzögerungselement so konfiguriert, dass sie außerdem oder zusätzlich auch die Summe aus der fünften Zeit und der ersten Zeit maximieren. Hierdurch ist es gemäß der vorliegenden Erfindung in vorteilhafter Weise möglich, dass das zweite, oben beschriebene, Problem, nämlich dass andere Slave-Bauelemente die Antwort des bestimmten Slave-Bauelements fälschlicherweise als Startsignal des Master-Bauelements auffassen, gelöst wird. Die Summe aus der ersten Zeit und der fünften Zeit gibt die Zeitperiode an, um die eine falsche Start- und/oder Stoppsignalerzeugung unterdrückt werden kann.
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Besonders bevorzugt ist das erste Verzögerungselement so konfiguriert, dass es die erste Zeit und/oder die zweite Zeit maximiert. Hierdurch ist es erfindungsgemäß in vorteilhafter Weise möglich, dass Transienten aus dem Taktsignal herausgefiltert werden.
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Besonders bevorzugt ist ausschließlich oder zusätzlich das zweite Verzögerungselement so konfiguriert, dass die dritte Zeit, oder für den Fall, dass die dritte und die vierte Zeit nicht gleich sind, die vierte Zeit maximiert wird. Hierdurch ist es in vorteilhafter Weise erfindungsgemäß möglich, dass Transienten aus dem Dateneingangssignal herausgefiltert werden.
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Die Maximierung der verschiedenen Zeiten bzw. verschiedenen Zeitperioden wird bevorzugt durch entsprechende Auswahl der Verzögerungselemente erreicht. Besonders bevorzugt sind die Verzögerungselemente steuerbar, so dass insbesondere je nach angeschlossenen Geräten andere Werte eingestellt werden. Hierdurch ist es erfindungsgemäß möglich, in besonders vorteilhafter Weise eine hohe Flexibilität der Vorrichtung bezüglich unterschiedlicher anzuschließender Geräte, insbesondere Slave-Bauelemente, zu erreichen.
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Es ist ganz besonders bevorzugt auch möglich, steuerbare Verzögerungselemente mit einem Sensormittel zu kombinieren, so dass die Vorrichtung die Einstellung der verschiedenen Zeiten an den Verzögerungselementen abhängig von den Eigenschaften der jeweils aktuell angeschlossenen Geräte vornimmt. Gemäß einer vorteilhaften Ausführungsform des erfindungsgemäßen Verfahrens wird die Differenz aus der dritten Zeit und der zweiten Zeit maximiert.
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Bevorzugt wird zusätzlich oder stattdessen die Summe aus der fünften Zeit und der ersten Zeit maximiert.
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Besonders bevorzugt wird zusätzlich oder stattdessen die erste Zeit und/oder die zweite Zeit und/oder die dritte Zeit maximiert.
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Alle Maximierungen haben unter Einhaltung der I2C-Spezifikationen für alle Zeiten zu erfolgen.
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Ein weiterer Gegenstand der vorliegenden Erfindung ist eine anwendungsspezifische integrierte Schaltung, die eine Inter-Integrated-Circuit-Schnittstelle gemäß den nebenstehenden Ansprüchen aufweist.
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Mit der erfindungsgemäßen Vorrichtung und/oder dem erfindungsgemäßen Verfahren ist es in vorteilhafter Weise möglich, dass die beiden oben beschriebenen Probleme gelöst werden und insbesondere getrennt voneinander gelöst werden. Zudem ist es möglich, Transienten aus dem Taktsignal und/oder dem Dateneingangssignal herauszufiltern.
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Ein weiterer Vorteil besteht darin, dass die erfindungsgemäße Vorrichtung einfach und modular und kostengünstig produzierbar ist und durch Programmierung einfache Anpassungen ermöglicht.
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Kurze Beschreibung der Zeichnungen
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1 zeigt schematisch eine vorteilhafte Ausführungsform der erfindungsgemäßen Schnittstelle.
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2 zeigt schematisch die Wirkung der erfindungsgemäßen Verzögerungselemente.
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Detaillierte Beschreibung der Zeichnungen
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Die vorliegende Erfindung wird mit Bezug auf besondere Ausführungen und mit Bezug zu den beiliegenden Zeichnungen beschrieben, wobei jedoch die Erfindung nicht auf diese Ausführungen und auf diese Zeichnungen beschränkt ist, sondern durch die Patentansprüche bestimmt ist. Die Zeichnungen sind nicht beschränkend zu interpretieren. In den Zeichnungen können zu Darstellungszwecken bestimmte Elemente vergrößert bzw. übertrieben sowie nicht maßstabsgerecht dargestellt sein. Falls nichts anderes spezifisch angegeben wird, umfasst die Verwendung eines unbestimmten oder bestimmten Artikels mit Bezug auf ein Wort in der Einzahl, beispielsweise „ein“, „eine“, „eines“, „der“, „die“, „das“, auch die Mehrzahl eines solchen Wortes. Die Bezeichnungen „erster“, „erste“, „erstes“, „zweiter“, „zweite“, „zweites“ und so fort in der Beschreibung und in den Ansprüchen werden zur Unterscheidung zwischen ähnlichen oder zu unterscheidenden gleichen Elementen verwendet und nicht zwingend zur Beschreibung einer zeitlichen oder sonstigen Abfolge. Die derart benutzten Begriffe sind grundsätzlich als unter entsprechenden Bedingungen austauschbar anzusehen. In 1 ist eine vorteilhafte Ausführungsform der erfindungsgemäßen Schnittstelle schematisch gezeigt.
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Ein Master-Bauelement ist nicht Teil der beanspruchten I2C-Schnittstelle und ist daher in 1 nicht abgebildet, wäre aber links in 1 angeordnet und an eine Datenleitung 1 und eine Taktleitung 2 angeschlossen. Ebenso sind ein oder mehrere Slave-Elemente nicht beansprucht und daher nicht dargestellt, ein bestimmtes Slave-Element wäre aber rechts in 1 angeordnet und ebenfalls an die Datenleitung 1 und die Taktleitung 2 angeschlossen und alle anderen möglichen Slave-Elemente wären parallel zu diesem bestimmten Slave-Element links in 1 angeordnet und angeschlossen.
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Die Datenleitung 1 ist logisch in eine Dateneingangsleitung, über die ein Dateneingangssignal 10 übertragen wird und eine Datenausgangsleitung, über die ein Datenausgangssignal 11 übertragen wird, getrennt. Die von der Datenleitung separate Taktleitung 2, über die ein Taktsignal 20 übertragen wird, weist einen ersten Eingangspuffer 3 auf. Die Datenleitung 1 weist einen zweiten Eingangspuffer 4 sowie einen Ausgangspuffer 5 auf. Weiterhin weist die Taktleitung 2 ein erstes Verzögerungselement 6 auf und die Datenleitung 1 weist ein zweites Verzögerungselement 7 und ein drittes Verzögerungselement 8 auf.
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Das Master-Bauelement gibt das Taktsignal 20 vor, das insbesondere periodisch Signalabschnitte gleicher Länge umfasst, die in gleichen Abständen erfolgen. Mit „gleich“ ist insbesondere eine Gleichheit innerhalb gegebener Toleranzen gemeint.
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Gemäß dem I2C-Protokoll initiiert das Master-Bauelement eine Datenübertragung, in dem es ein Startsignal ausgibt, welches einem Wechsel von high level auf low level auf der Dateneingangsleitung während eines Abschnitts hohen Potentials auf der Taktleitung entspricht. Anschließend gibt der Master die Adresse des zu adressierenden Slave-Bauelements durch, gefolgt von einer Information die besagt ob ein schreibender oder lesender Zugriff auf das Slave-Bauelement erfolgen soll. Daraufhin sendet der Master oder das Slave-Bauelement (je nachdem, ob ein lesender oder ein schreibender Zugriff erfolgt) ein Bestätigungssignal, das signalisiert, dass die Datenübertragung beginnt. Das Ende der Übertragung wird seitens des Master-Bauelements durch ein weiteres Bestätigungssignal angekündigt. Schließlich kann entweder ein das Ende der Kommunikation signalisierendes Stoppsignal oder ein eine weitere Datenübertragung signalisierendes erneutes Startsignal durch den Master ausgegeben werden. Weiterhin sind laut I2C-Protokoll unterschiedliche Punkte für das Erkennen eines Wechsels von high level auf low level und für den Wechsel von low level auf high level vorgesehen. Ab einem Anstieg auf 70% des high level soll ein Signalabschnitt als high level erkannt werden, während für die andere Richtung bei einem Abfall auf 30% des high level ein Signalabschnitt als low level erkannt wird.
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Weiterführende Informationen über das I2C-Protokoll können der online verfügbaren Benutzeranleitung entnommen werden.
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Das erste Verzögerungselement, das zweite Verzögerungselement und das dritte Verzögerungselement verzögern jeweils ein anliegendes Signal um eine bestimmte Zeit.
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In 2 sind drei Signalabschnitte dargestellt, jeweils vor und nach dem Durchlaufen des ersten Verzögerungselements 6, des zweiten Verzögerungselements 7 und des dritten Verzögerungselements 8. In der linken Spalte ist ein Abschnitt eines Taktsignals 20 abgebildet. In der mittleren Spalte ist ein Abschnitt eines Dateneingangssignals 10 und in der rechten Spalte ein Abschnitt eines Datenausgangssignals 11 dargestellt. Im oberen Bereich ist jeweils die ursprüngliche Signalform abgebildet, wobei die durchgezogenen Linien jeweils die Punkte angeben, an denen der Wechsel von low level zu high level oder umgekehrt erkannt wird, während die gestrichelten Linien den entsprechenden Punkt nach der Verzögerung durch das Verzögerungselement angeben. Im unteren Bereich sind die Signalabschnitte nach der Verzögerung dargestellt. Die entsprechenden Verzögerungszeiten sind im unteren Bereich eingetragen, entsprechend der ersten Zeit t1, der zweiten Zeit t2, der dritten Zeit t3, der vierten Zeit t4, der fünften Zeit t5 und der sechsten Zeit t6.
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Das erste Verzögerungselement 6 verzögert eine aufsteigende Flanke eines Taktsignals 20 um eine erste Zeit t1 und eine absteigende Flanke eines Taktsignals 20 um eine zweite Zeit t2. Dabei ist die erste Zeit t1 üblicherweise verschieden von der zweiten Zeit t2 gewählt, was der Tatsache geschuldet ist, dass die zweite Zeit t2 im Rahmen der optimalen Lösung möglichst klein gewählt wird, während die erste Zeit t1 möglichst groß gewählt wird um Verletzungen des I2C-Protokolls bzw. der darin beschriebenen zeitlichen Vorgaben zu vermeiden.
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Das zweite Verzögerungselement 7 verzögert eine aufsteigende Flanke eines Dateneingangssignals 10 um eine dritte Zeit t3 und eine absteigende Flanke eines Dateneingangssignals 10 um eine vierte Zeit t4. Dabei sind die dritte Zeit t3 und die vierte Zeit t4 innerhalb der produktions- und umweltbedingten Toleranzen vorzugsweise gleich.
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Das dritte Verzögerungselement 8 verzögert eine aufsteigende Flanke eines Datenausgangssignals 11 um eine fünfte Zeit t5 und eine absteigende Flanke eines Datenausgangssignals 11 um eine sechste Zeit t6. Dabei sind die fünfte Zeit t5 und die sechste Zeit t6 innerhalb der produktions- und umweltbedingten Toleranzen vorzugsweise gleich.
