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Die
Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum
Zurücksetzen
von zumindest einem Schaltungsteil einer integrierten Schaltung,
insbesondere einem synchronen Halbleiterspeicher.
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Die
Erfindung bezieht sich allgemein auf integrierte Schaltungen mit
mehreren Halbleiterbausteinen, die über ein gemeinsames Taktsignal
versorgt werden. Obwohl auf beliebige Halbleiterbauelemente und
integrierte Schaltungen anwendbar, werden die vorliegende Erfindung
sowie die ihr zugrunde liegende Problematik nachfolgend in bezug
auf Halbleiterspeichereinrichtungen erläutert.
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Bei
der Initialisierung einer integrierten Schaltung und bei bestimmten
Zuständen
während des
Betriebes dieser integrierten Schaltung ist es bisweilen erforderlich,
diese integrierte Schaltung in einen definierten Zustand zu bringen.
In der digitalen Technik wird dieser definierte Zustand eines digitalen Bausteins
durch Rücksetzen
(RESET oder CLEAR) auf einen niedrigen logischen Pegel oder beispielsweise
auch durch Setzen (SET) auf einen hohen logischen Pegel gebracht.
Im Allgemeinen wird ein integrierter Schaltkreis und die entsprechenden
Bausteine des integrierten Schaltkreises durch Rücksetzen – im folgenden als RESET bezeichnet – auf einen definierten
Pegel gebracht.
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Für ein solches
Zurücksetzen
weist die integrierte Schaltung typischerweise einen eigens dafür vorgesehenen
RESET- Anschluss
auf, an dem das RESET-Signal angelegt wird. Über Verbindungsleitungen werden
die RESET-Signale, die die Informationen für die einzelnen RESET-Bedingungen
tragen, zu den jeweiligen Schaltungsteilen der integrierten Schaltung
geführt,
die über
den RESET zurückgesetzt
werden sollen.
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Hierzu
sind mehrere RESET-Verbindungsleitungen erforderlich, die jeweils
den RESET bzw. die entsprechenden RESET-Informationen an die verschiedenen Schaltungsteile
bringen sollen. Während eigens
für die
verschiedenen RESET-Signale erforderliche Verbindungsleitungen bei
einfachen integrierten Schaltungen noch gut realisierbar ist, ist
dies bei hoch integrierten Schaltungen, wie moderne DRAM-Speicherbausteine,
sehr platzintensiv. Hier müssen
die Verbindungsleitungen für
die RESET-Signale an alle Halbleiterbausteine, wie zum Beispiel Zeilendekoder,
Spaltendekoder, Eingangspuffer, Ausgangspuffer, Treiber, Modulator,
Demodulator, etc., geführt
werden. Unter Berücksichtigung
der entsprechenden Designregeln ist das Bereitstellen der entsprechenden
RESET-Leitungen
somit außerordentlich
chipflächenaufwändig und
damit kostenintensiv. Eine Anforderung bei der Entwicklung und Bereitstellung
hoch integrierter Schaltungen besteht allerdings stets darin, bei
einer gleichbleibenden Funktionalität die integrierte Schaltung
möglichst
mit geringem Flächenaufwand
bereitzustellen.
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In
der Deutschen Patentanmeldung
DE 101 50 418 A1 ist ein Verfahren zum Zurücksetzen
von integrierten Schaltungen, die an einem eine Datenleitung und
eine Taktleitung aufweisenden Bus angeschlossen sind, beschrieben.
Bei einem Ausfall eines Taktsignales erfolgt ein Zurücksetzen
dieser integrierten Schaltung. Darüber hinaus ist in dieser Druckschrift
ein Zurücksetzen
beschrieben, das durch einen besonderen Busbefehl ausgelöst wird.
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In
der US-Patentanmeldung
US
5,619,643 A ist ein Verfahren zum Zurücksetzen eines Mikroprozessors
beschrieben, welches bei einem Ausfall des Systemtaktes ein Resetsignal
erzeugt.
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Vor
diesem Hintergrund liegt der vorliegenden Erfindung die Aufgabe
zugrunde, die Chipfläche bei
einer integrierten Schaltung möglichst
weit zu reduzieren.
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Erfindungsgemäß wird diese
Aufgabe durch ein Verfahren mit den Merkmalen des Patentanspruchs
1 sowie durch eine Schal tungsanordnung mit den Merkmalen des Patentanspruchs
10 gelöst.
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Demgemäß ist vorgesehen:
- – Ein
Verfahren zum Zurücksetzen
von zumindest einem Schaltungsteil einer integrierten Schaltung, insbesondere
einem synchronen Halbleiterspeicher, bei dem zum Takten der integrierten
Schaltung ein Taktsignal und ein dazu invertiertes Taktsignal vorgesehen
ist, bei dem bei Vorhandensein einer Reset-Bedingung eine Reset-Information auf
das Taktsignal oder auf das invertierte Taktsignal aufcodiert wird.
(Patentanspruch 1)
- – Eine
Schaltungsanordnung insbesondere zum Durchführen des erfindungsge mäßen Verfahrens,
mit einem ersten Takteingang, in den ein Taktsignal einkoppelbar
ist, mit einem zweiten Takteingang, in den ein zum Taktsignal invertiertes
Taktsignal einkoppelbar ist, mit einem Taktunterdrückungseinrichtung,
die bei einem Vorhandensein einer Reset-Bedingung zur Bereitstellung einer
Reset-Information den Takt des Taktsignals oder des invertierten
Taktsignals für
eine vorgegebene erste Dauer unterdrückt, mit einer Dekoderschaltung
zum Extrahieren der Reset-Information aus dem Taktsignal bzw. dem
invertierten Taktsignal, die die Dauer misst, innerhalb der der
Takt des Taktsignals bzw. des invertierten Taktsignals unterdrückt ist
und die ein Reset-Signal erzeugt, falls die gemessenen Dauer die
vorgegebene erste Dauer übersteigt,
und mit einem Ausgangsanschluss zum Ausgeben des erzeugten Reset-Signals.
(Patentanspruch 10)
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Die
der vorliegenden Erfindung zugrunde liegende Erkenntnis besteht
darin, dass bei synchron aufgebauten integrierten Schaltungen, wie
sie zum Beispiel in CMOS-Technologie aufgebaut sind, für die Synchronisation
der verschiedenen Schaltungsteile der integrierten Schaltung ein
Taktsignal sowie ein dazu invertiertes Taktsignal erforderlich sind.
Solche Taktsignale sind binäre
elektrische Signale, die in möglichst
gleichen Abständen
abwechselnd einen hohen Spannungspegel (HIGH, logische 1) und einen
niedrigen Spannungspegel (LOW, logische 0) aufweisen, wobei die
Form der einzelnen Taktsignale rechteckförmig oder auch trapezförmig ausgebildet sein
kann. Ein dazu invertiertes Taktsignal weist an der Stelle, bei
der das Taktsignal einen hohen logischen Pegel aufweist, einen niedrigen
logischen Pegel auf und umgekehrt. Das Taktsignal und das dazu invertierte
Taktsignal werden typischerweise auf der integrierten Schaltung
selbst erzeugt oder extern eingekoppelt.
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Die
Idee der vorliegenden Erfindung besteht nun darin, dass für den Fall,
dass eine RESET-Bedingung gegeben ist, diese RESET-Information nun
auf eines der beiden Taktsignale, das heißt entweder auf das Taktsignal
selbst oder das dazu invertierte Taktsignal, in geeigneter Weise
aufkodiert wird.
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Für die Übermittlung
der RESET-Information kann nun vorteilhafterweise eben ein ohnehin
vorhandenes Taktsignal, welches über
ohnehin vorhandene Taktleitungen übertragen wird, verwendet werden.
Hierzu ist kein zusätzlicher
Flächen-
und damit auch kein zusätzlicher
Kostenaufwand erforderlich. Es muss hier lediglich für den bzw.
die zurückzusetzenden
Schaltkreise der integrierten Schaltung eine zur Gewinnung der RESET-Bedingung
erforderliche Dekoderschaltung bereitgestellt werden. Diese ist
allerdings schaltungstechnisch auf sehr einfache Weise realisierbar,
so dass dies keinen allzu großen Chipflächenaufwand
zur Folge hat.
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Innerhalb
eines Schaltkreises, dem die RESET-Information zugeführt werden
soll und der somit zurückgesetzt
werden soll, wird nun diese, in einem der Taktsignale auf kodierte
RESET-Information
lokal extrahiert. Zu diesem Zwecke weist der Schaltkreis bzw. die
Schaltkreise eine jeweils lokal vorhandene Dekoderschaltung auf,
welche die in dem jeweiligen Taktsignal auf kodierte RESET-Information
durch Dekodierung extrahiert. Diese Dekoderschaltung generiert ausgangsseitig
ein RESET-Signal zum Zurücksetzen
des oder der entsprechenden Schaltkreise. Indem nun die RESET-Bedingung
bzw. die entsprechenden RESET-Signale nicht mehr extern über eigens
dafür vorgesehene
RESET-Verbindungsleitungen an den bzw. an die zurückzusetzenden
Schaltkreise geführt
werden muss, kann eben auf diese RESET-Verbindungsleitungen verzichtet
werden. Der besondere Vorteil der vorliegenden Erfindung besteht
daher vor allem darin, dass durch den Verzicht auf solche Verbindungsleitungen
die integrierten Schaltungen flächensparender
und damit kostengünstiger
herstellbar ist. Insbesondere bei sehr hoch komplexen integrierten
Schaltungen ergibt sich dadurch eine signifikante Chipflächeneinsparung.
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Vorteilhafte
Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus
den weiteren Unteransprüchen
sowie der Beschreibung unter Bezugnahme auf die Zeichnungen.
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In
einer vorteilhaften Ausgestaltung wird die Reset-Information durch Unterdrückung des
Taktes des Taktsignals oder des invertierten Taktsignals für eine vorgegebene
Dauer codiert. Vorteilhafterweise entspricht die vorgegebene erste
Dauer zumindest der Dauer zweier Takte des Taktsignals oder des
invertierten Taktsignals.
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In
einer vorteilhaften Weiterbildung wird die Reset-Information im Taktsignal bzw. im invertierten Taktsignal
durch Bestimmen der vorgegebenen ersten Dauer von einer Dekoderschaltung
innerhalb der integrierten Schaltung lokal extrahiert.
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In
einer vorteilhaften Ausgestaltung wird die vorgegebene erste Dauer
durch Zählen
der Takte des Taktsignals, bei dem die Takte nicht unterdrückt sind, bestimmt.
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In
einer vorteilhaften Ausgestaltung wird bei Überschreiten der vorgegebenen
ersten Dauer von einer Dekoderschaltung innerhalb der integrierten Schaltung
ein lokales Reset-Signal erzeugt, über welches das zumindest eine
Schaltungsteil zurückgesetzt
wird.
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Typischerweise
wird dabei das lokale Reset-Signal durch eine Veränderung
einer Signalamplitude von einem ersten logischen Pegel auf einen zweiten
logischen Pegel für
eine vorgegebene zweite Dauer erzeugt.
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In
einer vorteilhaften Ausgestaltung entspricht die vorgegebene zweite
Dauer zumindest der Dauer eines Taktes des Taktsignals oder des
invertierten Taktsignals.
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In
einer vorteilhaften Ausgestaltung beginnt das Taktsignal, bei dem
der Takt unterdrückt
wurde, nach der vorgegebenen ersten Dauer zu einem Zeitpunkt wieder
zu takten, der innerhalb der vorgegebenen zweiten Dauer liegt oder
der nach der vorgegebenen zweiten Dauer liegt.
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In
einer vorteilhaften Ausgestaltung weist die Dekoderschaltung einen
Zähler
zum Zählen
der Takte des Taktsignals bzw. des invertierten Taktsignals auf.
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In
einer weiteren vorteilhaften Ausgestaltung weist die Dekoderschaltung
ein Schieberegister auf, welches durch den Takt des Taktsignal getriggert wird,
dessen Takt nicht unterdrückt
ist. Das Schieberegister weist hier eine erste Anzahl an Flipflops
auf, wobei die erste Anzahl der Anzahl der Takte des Taktsignals
bzw. des invertierten Taktsignals entspricht, die zusammen zumindest
für die
Bestimmung der vorgegebenen ersten Dauer erforderlich ist.
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In
einer vorteilhaften Ausgestaltung ist eine Aufrechterhaltungschaltung
vorgesehen, die bei Vorhandensein des Reset-Signals dieses Reset-Signal für eine vorgegebene
zweite Dauer aufrecht erhält. Diese
Aufrechterhaltungschaltung ist zum Beispiel als Flipflop ausgebildet.
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Die
Erfindung wird nachfolgend anhand der in den Figuren der Zeichnung
angegebenen Ausführungsbeispiele
näher erläutert. Es
zeigt dabei:
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1 ein
Signal-Zeit-Diagramm zur Darstellung der erfindungsgemäßen Ermittlung
der RESET-Information aus einem Taktsignal;
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2 eine
erfindungsgemäße Dekoderschaltung
zur Gewinnung der RESET-Information aus einem Taktsignal.
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In
den Figuren der Zeichnung sind gleiche bzw. funktionsgleiche Elemente
und Signale – sofern nichts
anderes angegeben ist – mit
denselben Bezugszeichen versehen worden.
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1 veranschaulicht
anhand eines Signal-Zeit-Diagramms die erfindungsgemäße Gewinnung
einer RESET-Information aus einem Taktsignal.
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Das
Taktsignal ist in 1 mit CLK und das dazu invertierte
Taktsignal mit CLK# bezeichnet. Diese Taktsignale CLK, CLK# können beispielsweise durch
eine DLL-Schaltung (DLL = Delay Locked Loop) erzeugt werden. Die
Taktsignale CLK, CLK# weisen trapezförmige Taktimpulse sowie Impulspausen
auf. Ferner ist ein RESET-Signal RESET vorgesehen. Das RESET-Signal
RESET enthält
eine RESET-Information, die erfindungsgemäße aus den beiden Taktsignalen
CLK, CLK#, wie nachfolgend noch ausführlich beschrieben wird, abgeleitet
wird.
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In
dem mit Bezugszeichen Δt
bezeichneten Zeitraum sind die Taktimpulse des Taktsignals CLK unterdrückt. Der
Zeitraum Δt
umfasst im vorliegenden Fall die Dauer von genau vier vollständigen Takten
des Taktsignals CLK. Das invertierte Taktsignal CLK# ist in diesem
Zeitraum Δt
unverändert,
das heißt,
es weist unveränderte
Taktimpulse auf.
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Nachfolgend
wird das erfindungsgemäße Verfahren
zur Gewinnung der RESET-Information und damit des RESET-Signals
RESET detailliert beschrieben.
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Zum
Zeitpunkt t0 wird eine RESET-Bedingung R1 ausgegeben. Die RESET-Bedingung
R1 besagt, dass ein oder mehrere Schaltkreise der integrierten Schaltung
zurückgesetzt
werden sollen. Wird eine solche RESET-Bedingung R1, die zum Beispiel
einen Initialisierungsphase, einen Wechsel der Betriebsfrequenz,
das Verlassen des selbstgetakteten Refresh, etc. bezeichnet, erkannt,
dann wird die Erzeugung der Takte des Taktsignals CLK beginnend ab
einem darauffolgenden Zeitpunkt t1 für eine vorgegebene Dauer Δt unterdrückt oder
gestoppt. Das dazu invertierte Taktsignal CLK# bleibt jedoch unbeeinflußt, so dass
dadurch das invertierte Taktsignal CLK# fortwährend weiterhin Taktimpulse
aufweist.
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Die
Gewinnung der RESET-Information aus dem Taktsignal CLK erfolgt auf
sehr einfache Weise durch Zählen
der Takte des invertierten Taktsignals CLK# während des Zeitraums Δt. Zu diesem
Zwecke wird zu einem Zeitpunkt t0 zunächst einmal der Zählerstand
eines Zählers
zurückgesetzt.
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Die
Anzahl der Takte eines Taktsignals CLK, CLK# wird als Latenz bezeichnet.
Zur Bestimmung der Anzahl dieser Takte ist ein synchroner Zähler vorgesehen,
der mit Hilfe eines von der DLL-Schaltung erzeugten Taktsignals
zählt.
Dieser synchrone Zähler wird
auch als Latenzzähler
bezeichnet. Die erfindungsgemäße Dekoderschaltung,
die mit diesem Latenzzähler
verbunden ist bzw. Bestandteil des Latenzzählers ist, überprüft ständig den Zustand des Taktsignals
CLK und des invertierten Taktsignals CLK#. Tritt der Fall auf, dass
für eine
vorgegebene Anzahl von Takten – im
vorliegenden Ausführungsbeispiel
von drei Takten – das
invertierte Taktsignal CLK# eine ansteigende (oder auch abfallende)
Flanke aufweist und das Taktsignal CLK keine entsprechende fallende
(beziehungsweise auch ansteigende) Flanke aufweist, ist eine RESET-Bedingung
erfüllt.
Die Dekoderschaltung interpretiert das Fehlen der Takte im Taktsignal
CLK als RESET-Bedingung und erzeugt unmittelbar darauf ein RESET-Signal RESET.
Das RESET-Signal RESET weist dabei eine definierte Länge von
zum Beispiel zwei Takten auf. Das bedeutet, dass unmittelbar nach
dem dritten Takt, also bei der ansteigenden Flanke des vierten Taktes
des invertierten Taktsignals CLK#, die Dekoderschaltung das RESET-Signal
RESET auf einen hohen logischen Pegel setzt (siehe Pfeil), der nun
die entsprechende RESET-Bedingung beinhaltet. Das RESET-Signal RESET
ist dann für
die Dauer von zwei Takten auf diesem hohen logischen Pegel und wird
anschließend,
beispielsweise automatisch, wieder auf einen niedrigen logischen
Pegel gesetzt, der das Ende der RESET-Bedingung bezeichnet.
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Nach
dem Zurücksetzen
des RESET-Signals RESET wird mittels der DLL-Schaltung der Takt
des Taktsignals CLK zum Zeitpunkt t4 wieder gestartet. Alternativ
kann das Taktsignal CLK auch bereits früher wieder gestartet werden,
zum Beispiel zum Zeitpunkt t3 (mit t3 > t2). Dieser Fall ist in 1 dargestellt.
Letzterer Fall ist vorteilhafter, da das Taktsignal CLK, noch während das
RESET-Signal RESET einen hohen logischen Pegel aufweist, sich einschwingen
kann.
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2 zeigt
eine Dekoderschaltung zur Gewinnung des RESET-Signals RESET aus mindestens einem Taktsignal.
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In 2 ist
mit Bezugszeichen 1 eine Dekoderschaltung bezeichnet. Die
Dekoderschaltung 1 weist zwei Eingangsanschlüsse 2, 3 an, über die
jeweils ein Taktsignal CLK und ein dazu invertiertes Taktsignal
CLK# in die Dekoderschaltung 1 einkoppelbar ist. Ferner
ist ein zusätzlicher
Eingangsanschluss 4 vorgesehen, über den ein Initialisierungssignal
PWRON einkoppelbar ist. Dieses Initialisierungssignal PWRON ist
im vorliegenden Fall ein so genanntes Power-On-Signal. Die Dekoderschaltung weist
ferner einen Ausgang 5 auf, an dem das Rücksetzsignal
RESET abgreifbar ist.
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Die
Dekoderschaltung 1 enthält
ein Schieberegister 6, welches drei in Reihe nacheinander
angeordnete Flipflops 7, 8, 9 ent hält. Dem
Schieberegister 6 ist ferner ein NOR-Gatter 10 vorgeschaltet.
Somit ist der Eingang des ersten Flipflops 7 des Schieberegisters 6 über das
NOR-Gatter 10 mit dem Eingangsanschluss 2 mit
dem Taktsignal CLK verbunden. Die Ausgänge der Flipflops 7, 8 sind
jeweils mit einem Eingang eines nachgeschalteten Flipflops 8, 9 verbunden.
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Die
Flipflops 7, 8, 9 des Schieberegisters 6 weisen
ferner einen Takteingang auf. Die Takteingänge der verschiedenen Flipflops 7, 8, 9 sind
mit dem Eingangsanschluss 3 mit dem invertierten Taktsignal CLK#
verbunden. Schließlich
weisen die Flipflops 7, 8, 9 des Schieberegisters 6 einen
Rücksetzeingang auf,
der jeweils mit dem Eingangsanschluss 4 mit dem Initialisierungssignal
PWRON verbunden ist.
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Dem
Schieberegister 6 ist ferner ein UND-Gatter 11 nachgeschaltet.
Die Eingänge
des UND-Gatters 11 sind mit jeweiligen Abgriffen 11, 12, 13 und
damit mit den jeweiligen Ausgängen 11, 12, 13 der
Flipflops 7, 8, 9 verbunden. Ausgangsseitig
ist dieses UND-Gatter 11 mit dem Ausgang 5 der
Dekoderschaltung 1 verbunden.
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Die
Dekoderschaltung 1 weist darüber hinaus ein weiteres Flipflop 15 auf,
welches eingangsseitig mit dem Ausgang des UND-Gatters 14 verbunden
ist. Ferner ist ein Rücksetzeingang
des Flipflops 15 mit dem Eingangsanschluss 4 mit
dem Initialisierungssignal PWRON verbunden. Das Flipflop 15 erzeugt
am Ausgang ein STOP-Signal STOP, welches in den jeweils anderen
Eingang des eingangsseitigen NOR-Gatters 10 eingekoppelt
wird.
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Nachfolgend
sei die Funktionsweise der Dekoderschaltung 1 kurz erläutert.
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Über den
Eingangsanschluss 4 wird ein Initialisierungssignal PWRON
eingekoppelt. Das Initialisierungssignal PWRON stellt die Initialisierungsbedingung
für das
Zurücksetzen
aller Flipflops 7, 8, 9 des Schieberegisters 6 dar.
Im Betrieb der Dekoderschaltung 1, das heißt bei anfänglich zurückgesetzten
Flipflops 7, 8 , 9, stellt sich die Funktion
der Dekoderschaltung 1 wie folgt dar.
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Die
drei Flipflops 7, 8, 9 des Schieberegisters 6 werden
mit dem invertierten Taktsignal CLK# getaktet. Das eingangsseitig
in das Flipflop 7 eingekoppelte Taktsignal CLK wird über den
Takt des invertierten Taktsignals CLK# pro Takt jeweils um ein Flipflop 7, 8, 9 weitergeschoben.
Falls nach drei solcher Schiebevorgänge die Ausgänge 11, 12, 13 der
Flipflops 7, 8, 9 jeweils den gleichen
hohen logischen Pegel (HIGH, "1") G0, G1, G2 aufweisen,
bedeutet dies, dass für
drei aufeinanderfolgende Takte des Taktsignals CLK der Takt jeweils
unterdrückt
wurde und damit die RESET-Bedingung erfüllt ist. Diese Signale G0,
G1, G2 werden in das UND-Gatter 14 eingekoppelt. Sofern
alle drei Signal G0, G1, G2 einen gleichen Wert, im vorliegenden
Fall einen hohen logischen Pegel, aufweisen, weist auch der Ausgang
des UND-Gatters 14 einen hohen logischen Pegel auf. Dieses
Signal am Ausgang des UND-Gatters 14 bildet nun das RESET-Signal
RESET, welches als RESET-Bedingung
zum Zurücksetzen
eines oder mehrerer Schaltungsteile verwendet wird.
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Dieses
RESET-Signal RESET wird zugleich in den Eingang eines zusätzlichen
Flipflops 15 eingekoppelt. Dieses zusätzliche Flipflop 15,
welches zunächst über das
Initialisierungssignal PWRON zurückgesetzt
wurde, erzeugt ausgangsseitig ein STOP-Signal STOP, welches in einen Eingang
des NOR-Gatters 10 ein gekoppelt wird. Auf diese Weise wird
der Eingang des Schieberegisters 6 bei Vorhandensein eines
RESET-Signals RESET mit hohem logischen Pegel auf einen vom Taktsignal
CLK unabhängigen
Wert geschaltet. Somit kann garantiert werden, dass das so gewonnene
RESET-Signal RESET am Ausgang 5 für eine vorgegebene Anzahl von
Takten des Taktsignals CLK#, beispielsweise für die Dauer von zwei Takten,
stabil bleibt.
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Wenn
das Taktsignal CLK wieder zu takten beginnt, werden die Inhalte
der Flipflops 6, 7, 8 und damit der Inhalt
des Schieberegisters sowie der Inhalt des zusätzlichen Flipflops 15 gelöscht.
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Obgleich
die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels
beschrieben wurde, sei sie nicht darauf beschränkt, sondern ist auf vielfältige Art
und Weise modifizierbar.
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So
ist für
die erfindungsgemäße Dekoderschaltung
nicht notwendigerweise der anhand von 2 beschriebene
Schaltungsaufbau erforderlich. Vielmehr wurde dieser bewußt sehr
einfache dargestellt. Der Schaltungsaufbau lässt sich auf beliebige Art
und Weise modifizieren, so beispielsweise durch Verwendung von mehr
oder weniger Flipflops des Schieberegisters, je nachdem wie groß die Latenzzeit
für das
Erkennen eines unterdrückten
Taktsignals gewählt
sein soll. Soll die Sicherheit für
das Erkennen eines unterdrückten
Taktsignals erhöht
werden, dann können
hier auch mehr als drei Flipflops gewählt werden. Umgekehrt können für eine verringerte
Sicherheit auch weniger als drei Flipflops vorgesehen sein.
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Darüber hinaus
kann durch Austauschen von Funktionseinheiten und Bauelementen,
beispielsweise durch invertierte Bauelemente, eine Vielzahl unterschiedlicher
Schaltungsvarianten ange geben werden, ohne dass vom grundsätzlichen
Prinzip der vorliegenden Erfindung abgewichen wird. So kann beispielsweise
statt des ausgangsseitigen UND-Gatters auch als ausgangsseitiges
NAND-Gatter ausgebildet werden. Das RESET-Signal würde in diesem
Falle als eine Absenkung des entsprechenden Signals von einem hohen
logischen Pegel auf einen niedrigen logischen Pegel kodiert sein.
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Darüber hinaus
kann die RESET-Information statt im Taktsignal auch im invertierten
Taktsignal auf kodiert sein.
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- 1
- Dekoderschaltung
- 2,
3, 4
- Eingangsanschlüsse
- 5
- Ausgangsanschluss
- 6
- Schieberegister
- 7,
8, 9
- Flipflops
- 10
- NOR-Gatter
- 11,
12, 13
- Abgriffe,
Ausgänge
der Flipflops
- 14
- UND-Gatter
- 15
- zusätzliches
Flipflop
- CLK
- Taktsignal
- CLK#
- invertiertes
Taktsignal
- G0,
G1, G2
- Signale
- PWRON
- Initialisierungssignal
- R1
- RESET-Bedingung
- RESET
- RESET-Signal
- STOP
- STOP-Signal
- t0 – t4
- Zeitpunkte