JP3063006B2 - マイクロプログラムされるコンピュータ装置及びマイクロコードシーケンスメモリをアドレツシングする方法 - Google Patents
マイクロプログラムされるコンピュータ装置及びマイクロコードシーケンスメモリをアドレツシングする方法Info
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Description
に関するものであり、更に詳しくいえば、マイクロコ−
ドのエントリをアクセスするために要するアドレス表の
大きさを小さくする装置および方法に関するものであ
る。
用の制御信号を発生するためにマイクロコ−ドを利用し
ている。そのようなマイクロコ−ド装置がウイルクス,
エム・ブイ(Wilkes,M.V.)の「ザ・グロウス・オブ・
インタレスト・イン・マイクロプログラミング(The Gr
owth of Interest in Microprogramming)」ア・リテラ
チヤ・サ−ベイ,コンピユ−テイング・サ−ベイス(A
Literature Survey,Computing Surveys)、vol.1、13
9〜145ペ−ジ、1969年9月、に記載されている。
は、マイクロコ−ド化された命令を格納するするため
に、読出し専用メモリ(ROM)のような記憶装置を有す
る。マイクロコ−ド化された命令は記憶装置に格納さ
れ、マイクロコ−ド化された命令の各シ−ケンスはある
定められた入口点を有する。それから、与えられた命令
コ−ドに対応するマイクロコ−ド化された任意のシ−ケ
ンスの入口点を決定する手段が設けられる。
れている第1図を参照する。この装置においては、命令
コ−ドすなわちマクロ命令がプログラムされた論理アレ
イ(PLA)回路101により受けられる。PLA101は、求めら
れている命令コ−ドに対応する入口点アドレスを出力と
して発生し、それをマイクロコ−ドシ−ケンスメモリに
供給する。
Clara)所在のインテル・コ−ポレ−シヨン(Intel cor
poration)により製造されたインテル80386マイクロプ
ロセツサはそのような従来のマイクロコ−ド化されるコ
ンピユ−タ装置の例である。
より、各命令コ−ド(マクロ命令)を入口点アドレスに
マツプせねばならない。コンピユ−タ装置内の命令コ−
ドの数が増すと、ルツクアツプ装置(PLA)内の表の大
きさが大きくなる。
るコンピユ−タ装置内の入口点を探すために要する表の
大きさを小さくする装置を開発することである。
ド入口点ルツクアツプテ−ブルを有するマイクロコ−ド
化されるコンピユ−タ装置について説明する。本発明
は、入口点を発生してマイクロコ−ドシ−ケンスメモリ
に供給する入口点アドレス発生器を有するコンピユ−タ
装置を提供するものである。好適な実施例においては、
入口点アドレス発生器はプログラムされる論理アレイ回
路を有するが、別の手段を利用できることが当業者には
明らかであろう。
好ましくは読出し専用メモリ(ROM)手段を更に有す
る。本発明は命令コ−ド(マイクロ命令を群化すること
と、各群をマイクロコ−ドROMの共通入口点へマツピン
グする。そうすると、マイクロコ−ドメモリは複数のブ
ロツクを含むものと定義される。各ブロツクは共通入口
点の1つによりアドレスされる。各ブロツク内で、群内
の命令コ−ドに対応するマイクロコ−ド命令が一様に分
配される。
クロコ−ド命令をアドレスが直接にアドレスできるよう
にするために、入口点の選択されたビツトを置き換える
手段も有する。好適な実施例においては、各ブロツクの
長さは32行である。入口点アドレスのビツト2,3,4は命
令コ−ドビツトから置き換えられる。これにより、おの
おの4行のマイクロコ−ド化された8つの命令をアドレ
ツシングできるようにされる。好適な実施例において
は、1行が47ビットの情報を含む。
対しては、4行シ−ケンスの終わりに飛び越し命令を設
ける。それから、次のマイクロコ−ド命令が飛越し目標
場所から読取られる。好適な実施例においては。遅延さ
せられた飛越しスキ−ムが用いられる。飛越し命令を受
けた後で最後の命令を実行できるようにするために、最
後の命令ではなくて、最後の命令の1つ前の命令に飛越
し命令が置かれる。こうすることにより、パイプライン
ア−キテクチヤを有するコンピユ−タ装置においてフエ
ツチアヘツド処理を行わせるものである。
ユ−タ装置について説明する。以下の説明においては、
本発明を完全に理解できるようにするために、特定事項
を数多く詳しく説明する。しかし、それらの特定の詳細
なしに本発明を実施できることが当業者には明らかであ
ろう。他の場合には、本発明を不必要にあいまいにしな
いようにするために、周知の回路、および技術について
は詳しくは説明しないことにする。
なスペ−スを減少する、マイクロコ−ドシ−ケンスメモ
リの編成を改良した、マイクロコ−ド化されるコンピユ
−タ装置で構成される。
レス群内でオフセツトを生じさせる、命令コ−ドオフセ
ツトアドレス発生器を有する。そのオフセツトは、要求
されている命令コ−ドのためのマイクロコ−ドをアドレ
スするために用いられる。
ロプロセツサフアミリ−(一般に、インテル80486と呼
ばれている)の次世代における利用法を実現のために提
案されたものである。
発生して、それをマイクロコ−ドシ−ケンスメモリ202
に供給する入口点アドレス発生器201を開示するもので
ある。この入口点アドレス発生器201は、命令コ−ドの
少くとも1ビツトを線210に受け、入口点アドレスを出
力として線211へ供給する。
はプログラムされる論理アレイ(PLA)回路を有する。
しかし、読出し専用メモリ(ROM)、ランダムアクセス
メモリ(RAM)等のような別の手段を用いて本発明を実
施できることが当業者には明らかであろう。
へ線210を介して供給される入力は11ビツトの情報を含
む。11ビツトの情報は、第4A図と第4B図に例示されてい
るように命令コ−ドから選択される。一般に、この好適
な実施例は、本発明を利用する次の2種類の命令コ−ド
を開示するものである。(1) 「1バイト」命令コ−
ド命令、および(2) 「2バイト」命令コ−ド命令。
第4A図と第4B図からわかるように、本発明を利用する1
バイトの命令コ−ド命令は1バイトの命令コ−ドと、ア
ドレツシングモ−ドとレジスタ情報および必要な任意の
オペランドを示す第2のバイトとを有する。
モリ、即時(即時からレジスタまたはメモリを移動させ
る)命令401が示されている。MOVレジスタ/メモリ、即
時命令401は「1バイト」命令コ−ドの例である。8ビ
ツトを含む命令コ−ドバイトがビツト402として示され
ている。また、モ−ド情報およびレジスタ情報をアドレ
スするために第2のバイト403が利用される。ビツト0
〜2はレジスタ情報のために用いられ、ビツト6,7はモ
ード情報のために用いられる。ビット3〜5は命令コー
ドビットとして用いられる。最後に、オペランド404に
命令コ−ドが組合わされる。好適な実施例においては、
命令コ−ドバイト402からの8ビツトと、バイト403の3
〜5ビツトが11ビツト405として組合わされ、この11ビ
ツト405は、第2図の線210における入口点アドレス発生
器201をアドレスするために用いられる。後で第3図を
参照して詳しく説明するように、バイト403のビツト3
〜5は入口点アドレス中の置き換オフセツトとしても用
いられる。
はメモリテスト、即時)命令411が示されている第4B図
を参照する。BTレジスタ/メモリ即時命令411は「2バ
イト」命令コ−ドの例である。命令バイトは、8ビツト
416として示されている第1のバイトと、8ビツト412と
して示されている第2のバイトとを有する。また、第3
のバイト413が第4A図のバイト403と同様に、モ−ドおよ
びレジスタ情報をアドレスする。バイト413のビツト3
〜5は命令コ−ドの一部として用いられる。最後に、オ
ペランド情報414に命令コ−ドが組合わされる。バイト4
12の8ビツトとバイト413のビツト3〜5が組合わされ
て11ビツト415にされる。この11ビツト415は、先に第4A
図を参照して説明するように、入口点アドレス発生器20
1をアドレスするために用いられる。更に、第4A図を参
照して説明するように、ビツト3〜5はオフセツトアド
レスのための置換ビツトとして用いられる。
セツトアドレス中の置換ビツトのために、ビツト3〜5
の代りに、アドレッシングモード/レジスタバイト(第
4A図のバイト403として示されている)が用いられる。
ビツト0〜2は入口点アドレス発生器201をアドレスす
るために用いられ続ける。
レス出力は13ビツトの情報を含む。
アドレス発生器203を介して、マイクロコ−ドシ−ケン
スメモリ202へ結合される。入口点アドレス発生器201に
より線211へ出力された入口点アドレス出力は、命令コ
−ドオフセツトアドレス発生器203への第1の入力とし
て結合される。オフセツトアドレス発生器203は線219上
の命令コ−ド情報の3ビツトを受けるために更に結合さ
れる。好適な実施例においては、第4A図と第4B図に置換
ビツトとして示されている3ビツトが線210へ供給され
る。好適な実施例においては、オフセツトアドレス発生
手段203は、入口点アドレスの3ビツトを、線219に供給
された命令コ−ドからの3ビツトと置換する回路を有す
る。
命令コ−ドからの3ビツトと置き換える(または「ジヤ
ム」)が、入口点アドレス中の選択したビツトを置換す
るために別の方法を採用できることが当業者には明らか
であろう。たとえば、置換ビツトを格納するRAMまたは
別の記憶装置をアドレスするために、命令コ−ドから選
択したビツトを利用できる。
含む入口点アドレスを線212へ供給する。メモリ202をア
ドレスするための入口点アドレスを供給するために、線
212はマイクロコ−ドシ−ケンスメモリ202へ結合され
る。線212に現われる13ビツトの発生については第3図
を参照して詳しく説明することにする。
0、ブロツク1 221、ブロツク2 222およびメモリ領
域223のような複数の群に編成される。各ブロツク220〜
222は複数のセグメントを有する。各セグメントは1つ
の命令コ−ドのためのマイクロコ−ド命令を含む。
で、各ブロツクの長さは32行である。長さが4行または
それより短い与えられた命令コ−ドに対する一連のマイ
クロコ−ド命令の場合には、マイクロコ−ド化された命
令の全シ−ケンスを1つのセグメントに適合させること
ができる。4行より長い一連のマイクロコ−ド化された
命令の場合には、4行セグメント命令の終わりに飛越し
命令を使用できる。次のマイクロコ−ド化された命令が
領域223に格納され、かつ領域223から読出されるよう
に、飛越し命令はマイクロコ−ド化された命令をアクセ
スする。
用される。好適な実施例の遅延された飛越し命令はセグ
メント中の最後から1つ手前の命令として置かれる。遅
延された飛越し命令の後の命令(4行セグメント中の最
後の命令)が実行され、次に領域223への飛越しが実行
される。これにより、マイクロコ−ド化されたメモリか
らの命令のフエツチ動作において、フエツチアヘツド命
令メカニズムを利用できるようにされる。
ツサに使用するには4行セグメントが最適であることが
判明した。より長いセグメントではマイクロコ−ドシー
ケンスメモリに使用されないスペ−スが生ずることにな
る。より短いセグメントでは過大な数の飛越しが行われ
ることになる。
モリのアドレツシングについて詳しく説明する。入口点
アドレス301が、第2図の入口点アドレス発生器201か
ら、第2図の命令コ−ドオフセツトアドレス発生器203
により受けられる。命令コ−ドオフセツトアドレス発生
器203は線311上の3ビツトオフセツト値も受ける。好適
な実施例においては、3ビットオフセツト値は第4A図と
第4B図を参照して説明したようにして選択される。
れる。オフセツト値は、PLAから供給された入口点アド
レス301のビツト2,3,4 322を置換するために用いられ
る。ビツト0と1 323およびビツト5〜12 321は不変
のままである。ここで説明している例では、線311へ供
給されるオフセツト値は「010」である。
するために他のビツトを選択できることが明らかであ
る。たとえば、置換のためにビツト3,4,5を選択でき
る。そうすると、ブロツクサイズが64行で、セグメント
サイズが8行として実施できることになる。
クロコ−ドシ−ケンスメモリ202に対応する)をアドレ
スするために、修正された入口点アドレスが線312へ供
給される。
図、第2図は本発明のマイクロコ−ド化される装置のブ
ロツク図、第3図は本発明により利用できる、入口点ア
ドレス中の選択されたビツトを置換する方法を示す線
図、第4A図は本発明により利用できる、置換ビツトを有
する第1の命令コ−ドを示し、第4B図は本発明で利用で
きる、置換ビツトを有する第2の命令コ−ドを示す。 201……入口点アドレス発生器、202……マイクロコ−ド
シ−ケンスメモリ、203……命令コ−ドオフセツトアド
レス発生器。302……マイクロコ−ドシ−ケンスメモ
リ。
Claims (17)
- 【請求項1】(a)命令コードを受信し、第1のメモリ
手段に対するベース入り口点アドレスを生成する入り口
点生成手段を備えており、 (b)前記第1のメモリ手段はマイクロコード化された
命令を格納すると共に複数のセグメント及び1つの命令
オーバーフロー領域で構成されており、第1のセグメン
トは第1の命令コードに関して連続して格納される複数
のマイクロコード化された命令を格納すると共にN行及
びアドレス位置Xを有し、第2のセグメントは前記第1
のセグメントに続いて第2の命令コードに関して連続し
て格納される複数のマイクロプロコード化された命令を
格納すると共にN行及びアドレス位置X+Nを有し、前
記命令オーバーフロー領域は前記第1の命令コードに関
するマイクロコード化された命令を格納すると共に前記
第1のセグメントとは続いてなく、 (c)更に、前記入り口点生成手段に結合され、更に命
令コードを与える入力線に結合されており、前記命令コ
ードの少なくとも1ビットを受信し、前記命令コードの
前記少なくとも1ビットの関数として前記ベース入り口
点アドレスの対応する選択されたビットを置き換えて前
記命令コードについて前記第1のメモリ手段に対する入
り口点アドレスを作成するオフセットアドレス生成手段
を備えている ことを特徴とするマイクロプログラム化されたコンピュ
ータシステム。 - 【請求項2】前記オフセットアドレス生成手段は前記入
力線に結合されており、前記命令コードの3ビットを受
信して前記ベース入り口点アドレスの選択された3ビッ
トを置き換えることを特徴とする特許請求の範囲第1項
に記載のマイクロプログラム化されたコンピュータシス
テム。 - 【請求項3】(a)命令コードの少なくとも1ビットを
入力として有し、メモリ手段に対する入り口点アドレス
を生成する入り口点成生手段と、 (b) 前記入り口点生成手段に結合され、更に命令コ
ードの少なくとも1ビットを与える入力線に結合されて
おり、前記入り口点アドレスの選択されたビットを命令
コードの前記少なくとも1ビットで置き換えて修正入り
口点アドレスを作成する命令コードオフセット生成手段
と を備え、 (c) 前記メモリ手段はマイクロコード化された命令
を格納し、前記命令コードオフセット生成手段に結合さ
れている ことを特徴とするマイクロプログラム化されたコンピュ
ータシスム。 - 【請求項4】前記メモリ手段は複数のセグメントで構成
されており、各セグメントはn行を格納することを特徴
とする特許請求の範囲第3項に記載のマイクロプログラ
ム化されたコンピュータシステム。 - 【請求項5】入り口点アドレス生成手段から入り口点ア
ドレスを受信するマイクロコードシーケンスメモリを有
するマイクロコード化されたコンピュータシステムであ
って、 前記入り口点アドレス生成手段に結合され、更に命令コ
ードを与える入力線に結合されており、前記入り口点ア
ドレスからのビットを前記命令コードからのビットで置
き換え、出力として修正入り口点アドレスを与える命令
コードオフセット生成手段を更に備え、 前記マイクロコードシーケンスメモリは前記修正入り口
点アドレスを受信し、更にマイクロコード化された命令
の複数のブロックを備えていることを特徴とするマイク
ロプロコード化されたコンピュータシステム。 - 【請求項6】前記複数のブロックのそれぞれは単一の命
令コードに関するマイクロコード化された命令を格納す
る複数のセグメントを備えていることを特徴とする特許
請求の範囲第5項に記載のマイクロプロコード化された
コンピュータシステム。 - 【請求項7】(a)命令コードを受信するステップと、 (b)前記命令コードに基づいてマイクロコードメモリ
手段に対する入り口点アドレスを決定するステップと、 (c)前記入り口点アドレスの選択されたビットを前記
命令コードからの一組のビットで置き換えて修正入り口
点アドレスを作成するステップと、 (d)前記修正入り口点アドレスで前記マイクロコード
メモリ手段をアドレスするステップと を有することを特徴とするマイクロコードシーケンスメ
モリのアドレス方法。 - 【請求項8】前記修正入り口点アドレスを作成するステ
ップは前記入り口点アドレスの選択されたビットをオフ
セットで置き換えることを特徴とする特許請求の範囲第
7項に記載のマイクロコードシーケンスメモリのアドレ
ス方法。 - 【請求項9】プロセッサ、ディスプレイ,RAM、ディスク
記憶装置、マイクロコード命令を格納するROM及びこのR
OM内における命令コードアドレス位置を生成する回路を
含むマイクロプログラム化されたコンピュータシステム
であって、 ベースアドレス生成手段に結合され、命令コードを与え
る第1の入力線を備えており、 前記ベースアドレス生成手段は更に命令コードオフセッ
ト生成手段に結合されており、前記ROM内の位置のベー
スアドレスを前記命令コードオフセット生成手段に与
え、 更に、前記命令コードオフセット生成手段に結合され、
この命令コードオフセット手段に前記命令コードの複数
ビットを与える第2の入力線を備えており、 前記命令コードオフセット生成手段は前記ベースアドレ
ス生成手段からの前記ベースアドレスの選択されたビッ
トを前記第2の入力線からの前記複数ビットで置き換え
て前記命令コードアドレス位置を作成する ことを特徴とするマイクロコード化されたコンピュータ
システム。 - 【請求項10】(a)命令コードからメモリ手段に格納
されたマイクロコード化された命令をアクセスする入り
口点アドレスを生成する入り口点生成であって、 前記命令コードからベース入り口点アドレスを生成する
ベース入り口点生成手段と、 前記命令コードから1ビット以上のビットを抽出する抽
出手段と、 前記ベース入り口点アドレスからの所定数のビットを前
記命令コードの前記1ビット以上のビットで置き換えて
前記入り口点アドレスを与えるジャム手段と を備えた入り口点生成手段を備えており、 (b)前記メモリ手段は複数のブロック及び1つの命令
オーバーフロー領域で構成されており、前記ブロックの
それぞれはn個の連続したセグメントを有し、このn個
の連続したセグメントのそれぞれは単一の命令コードに
関するマイクロコード化された命令を連続して格納する
m行を有し、前記命令オーバーフロー領域はm行より多
い行数を必要とする命令コードに関する追加のマイクロ
コード化された命令を格納し、 (c)更に、m行より多い行数を必要とする命令コード
の最初のm行を有するセグメントを前記命令コードに関
する追加のマイクロコード化された命令を含む前記命令
オーバーフロー領域の部分と関連づける手段 を備えていることを特徴とするマイクロコード化された
コンピュータシステム。 - 【請求項11】第1のフォーマットを有する命令コード
の命令を受信する手段と、 前記命令コードの命令のそれぞれに関するマイクロコー
ド命令を格納する第1のメモリ手段を備え、 前記第1のフォーマットを有する命令コードの命令を受
信する前記手段に結合され、前記命令コードの命令に基
づいて前記第1のメモリ手段に対する入り口アドレスを
生成する入り口点生成手段を備え、この入り口点生成手
段には、 前記第1のメモリ手段に対する入り口アドレスを格納す
る第2のメモリ手段と、 前記第2のメモリ手段に結合され、前記第1のフォーマ
ットを有する命令コードの命令から前記第2のメモリ手
段に対するインデックスを生成するインデックス生成手
段と、 前記インデックス生成手段に結合され、インデックスに
基づいて前記第2のメモリ手段から入り口アドレスを検
索する検索手段と、 前記検索手段に結合され、検索された入り口アドレスを
前記命令コードの命令の少なくとも1ビットの関数とし
て修正して前記第1のフォーマットを有する前記命令コ
ードの命令について前記第1のメモリ手段に対する入り
口アドレスを作成するジャム手段と とが設けられている を備えていることを特徴とするマイクロコード化された
コンピュータシステム。 - 【請求項12】前記第1のフォーマットは命令コードビ
ットのうちの第1のセットを有し、この第1のセットは
命令コードビットのうちの第2のセットとは連続してい
ないことを特徴とする特許請求の範囲第11項に記載のマ
イクロコード化されたコンピュータシステム。 - 【請求項13】前記インデックス生成手段は命令コード
ビットのうちの前記第1のセットの部分を命令コードビ
ットのうちの前記第2のセットと組み合わせて前記第2
のメモリ手段に対する前記インデックスを生成する手段
を更に備えていることを特徴とする特許請求の範囲第12
項に記載のマイクロコード化されたコンピュータシステ
ム。 - 【請求項14】前記ジャム手段は検索された入り口アド
レスの所定の部分を命令コードビットのうちの前記第2
のセットで置き換える手段を更に備えていることを特徴
とする特許請求の範囲第12項に記載のマイクロコード化
されたコンピュータシステム。 - 【請求項15】前記第1のフォーマットは命令コードビ
ットのうちの少なくとも1バイトの第1フィールドと、
N個の命令コードビット及び第1の命令コードオペラン
ドデータを有する第2フィールドと、第2の命令コード
オペランドデータを有する第3フィールドとを有するこ
とを特徴とする特許請求の範囲第11項に記載のマイクロ
コード化されたコンピュータシステム。 - 【請求項16】前記インデックス生成手段は前記第1フ
ィールドの命令コードビットの1バイトと前記第2フィ
ールドのN個の命令コードビットとを組み合わせる手段
を更に有することを特徴とする特許請求の範囲第15項に
記載のマイクロコード化されたコンピュータシステム。 - 【請求項17】前記ジャム手段は検索された入り口アド
レスのうちのNビットを前記第2フィールドの前記Nビ
ットで置き換える手段を更に有することを特徴とする特
許請求の範囲第16項に記載のマイクロコード化されたコ
ンピュータシステム。
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- 1990-02-05 JP JP2024586A patent/JP3063006B2/ja not_active Expired - Lifetime
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1993
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