JPH07271662A - メモリ回路およびそのアクセス方法、並びにメモリのデータ作成方法 - Google Patents
メモリ回路およびそのアクセス方法、並びにメモリのデータ作成方法Info
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- JPH07271662A JPH07271662A JP6380894A JP6380894A JPH07271662A JP H07271662 A JPH07271662 A JP H07271662A JP 6380894 A JP6380894 A JP 6380894A JP 6380894 A JP6380894 A JP 6380894A JP H07271662 A JPH07271662 A JP H07271662A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】冗長のないメモリを構成でき、回路規模の小さ
いハードウェアを構成できるメモリ回路およびそのアク
セス方法を実現する。 【構成】複数の番地に同一の第１のデータが格納されて
いる冗長なリードオンリメモリ２のデータ（Ｃ２、Ｃ
６、−Ｃ６、−Ｃ２、−Ｃ２、−Ｃ６、Ｃ６、Ｃ２）の
うち、複数の番地に存在する同一のデータを、リードオ
ンリメモリの１つの番地に割り当てることにより、リー
ドオンリメモリ２４のデータ（Ｃ２、Ｃ６、−Ｃ６、−
Ｃ２）を作成して所定の番地に記録させ、アドレス指定
があったときにアドレス指定を変更することなくリード
オンリメモリ２４の１つの番地のデータをアクセス可能
なアドレスに変換するデコーダ２１、２入力オア回路２
２−０〜２２−３およびエンコーダ２３からなるアドレ
ス変換回路を設け、アドレス指定に応じてメモリ２４の
１つの番地をアクセスしデータを出力させる。
いハードウェアを構成できるメモリ回路およびそのアク
セス方法を実現する。 【構成】複数の番地に同一の第１のデータが格納されて
いる冗長なリードオンリメモリ２のデータ（Ｃ２、Ｃ
６、−Ｃ６、−Ｃ２、−Ｃ２、−Ｃ６、Ｃ６、Ｃ２）の
うち、複数の番地に存在する同一のデータを、リードオ
ンリメモリの１つの番地に割り当てることにより、リー
ドオンリメモリ２４のデータ（Ｃ２、Ｃ６、−Ｃ６、−
Ｃ２）を作成して所定の番地に記録させ、アドレス指定
があったときにアドレス指定を変更することなくリード
オンリメモリ２４の１つの番地のデータをアクセス可能
なアドレスに変換するデコーダ２１、２入力オア回路２
２−０〜２２−３およびエンコーダ２３からなるアドレ
ス変換回路を設け、アドレス指定に応じてメモリ２４の
１つの番地をアクセスしデータを出力させる。
Description
【０００１】
【産業上の利用分野】本発明は、リードオンリメモリ等
のメモリを使用した回路を設計する際に、冗長であるメ
モリを冗長のないメモリに変換し、回路規模を縮小させ
るメモリ回路およびそのアクセス方法、並びにデータの
作成方法に関するものである。
のメモリを使用した回路を設計する際に、冗長であるメ
モリを冗長のないメモリに変換し、回路規模を縮小させ
るメモリ回路およびそのアクセス方法、並びにデータの
作成方法に関するものである。
【０００２】
【従来の技術】まず、リードオンリメモリを使用してい
る回路の例として、離散コサイン変換（ＤＣＴ）回路に
ついて説明する。
る回路の例として、離散コサイン変換（ＤＣＴ）回路に
ついて説明する。
【０００３】ＤＣＴとは、画像圧縮などの分野で使われ
る変換方式であるが、具体的には、８次（８ｔｈ ｏｒ
ｄｅｒ ＤＣＴ）の場合、以下の式を計算する変換であ
る。 Ｆ０＝Ｃ４×Ｄ０＋Ｃ４×Ｄ１＋Ｃ４×Ｄ２＋Ｃ４×Ｄ
３＋Ｃ４×Ｄ４＋Ｃ４×Ｄ５＋Ｃ４×Ｄ６＋Ｃ４×Ｄ
７、 Ｆ１＝Ｃ１×Ｄ０＋Ｃ３×Ｄ１＋Ｃ５×Ｄ２＋Ｃ７×Ｄ
３−Ｃ７×Ｄ４−Ｃ５×Ｄ５−Ｃ３×Ｄ６−Ｃ１×Ｄ
７、 Ｆ２＝Ｃ２×Ｄ０＋Ｃ６×Ｄ１−Ｃ６×Ｄ２−Ｃ２×Ｄ
３−Ｃ２×Ｄ４−Ｃ６×Ｄ５＋Ｃ６×Ｄ６＋Ｃ２×Ｄ
７、 Ｆ３＝Ｃ３×Ｄ０−Ｃ７×Ｄ１−Ｃ１×Ｄ２−Ｃ５×Ｄ
３＋Ｃ５×Ｄ４＋Ｃ１×Ｄ５＋Ｃ７×Ｄ６−Ｃ３×Ｄ
７、 Ｆ４＝Ｃ４×Ｄ０−Ｃ４×Ｄ１−Ｃ４×Ｄ２＋Ｃ４×Ｄ
３＋Ｃ４×Ｄ４−Ｃ４×Ｄ５−Ｃ４×Ｄ６＋Ｃ４×Ｄ
７、 Ｆ５＝Ｃ５×Ｄ０−Ｃ１×Ｄ１＋Ｃ７×Ｄ２＋Ｃ３×Ｄ
３−Ｃ３×Ｄ４−Ｃ７×Ｄ５＋Ｃ１×Ｄ６−Ｃ５×Ｄ
７、 Ｆ６＝Ｃ６×Ｄ０−Ｃ２×Ｄ１＋Ｃ２×Ｄ２−Ｃ６×Ｄ
３−Ｃ６×Ｄ４＋Ｃ２×Ｄ５−Ｃ２×Ｄ６＋Ｃ６×Ｄ
７、 Ｆ７＝Ｃ７×Ｄ０−Ｃ５×Ｄ１＋Ｃ３×Ｄ２−Ｃ１×Ｄ
３＋Ｃ１×Ｄ４−Ｃ３×Ｄ５＋Ｃ５×Ｄ６−Ｃ７×Ｄ
７、 ここで、Ｄ０〜Ｄ７は入力データ、Ｆ０〜Ｆ７は出力デ
ータをそれぞれ示している。また、Ｃ１〜Ｃ７は定数
（係数データ）であり、Ｃｉ＝ｃｏｓ（ｉ×π／１６）
である。
る変換方式であるが、具体的には、８次（８ｔｈ ｏｒ
ｄｅｒ ＤＣＴ）の場合、以下の式を計算する変換であ
る。 Ｆ０＝Ｃ４×Ｄ０＋Ｃ４×Ｄ１＋Ｃ４×Ｄ２＋Ｃ４×Ｄ
３＋Ｃ４×Ｄ４＋Ｃ４×Ｄ５＋Ｃ４×Ｄ６＋Ｃ４×Ｄ
７、 Ｆ１＝Ｃ１×Ｄ０＋Ｃ３×Ｄ１＋Ｃ５×Ｄ２＋Ｃ７×Ｄ
３−Ｃ７×Ｄ４−Ｃ５×Ｄ５−Ｃ３×Ｄ６−Ｃ１×Ｄ
７、 Ｆ２＝Ｃ２×Ｄ０＋Ｃ６×Ｄ１−Ｃ６×Ｄ２−Ｃ２×Ｄ
３−Ｃ２×Ｄ４−Ｃ６×Ｄ５＋Ｃ６×Ｄ６＋Ｃ２×Ｄ
７、 Ｆ３＝Ｃ３×Ｄ０−Ｃ７×Ｄ１−Ｃ１×Ｄ２−Ｃ５×Ｄ
３＋Ｃ５×Ｄ４＋Ｃ１×Ｄ５＋Ｃ７×Ｄ６−Ｃ３×Ｄ
７、 Ｆ４＝Ｃ４×Ｄ０−Ｃ４×Ｄ１−Ｃ４×Ｄ２＋Ｃ４×Ｄ
３＋Ｃ４×Ｄ４−Ｃ４×Ｄ５−Ｃ４×Ｄ６＋Ｃ４×Ｄ
７、 Ｆ５＝Ｃ５×Ｄ０−Ｃ１×Ｄ１＋Ｃ７×Ｄ２＋Ｃ３×Ｄ
３−Ｃ３×Ｄ４−Ｃ７×Ｄ５＋Ｃ１×Ｄ６−Ｃ５×Ｄ
７、 Ｆ６＝Ｃ６×Ｄ０−Ｃ２×Ｄ１＋Ｃ２×Ｄ２−Ｃ６×Ｄ
３−Ｃ６×Ｄ４＋Ｃ２×Ｄ５−Ｃ２×Ｄ６＋Ｃ６×Ｄ
７、 Ｆ７＝Ｃ７×Ｄ０−Ｃ５×Ｄ１＋Ｃ３×Ｄ２−Ｃ１×Ｄ
３＋Ｃ１×Ｄ４−Ｃ３×Ｄ５＋Ｃ５×Ｄ６−Ｃ７×Ｄ
７、 ここで、Ｄ０〜Ｄ７は入力データ、Ｆ０〜Ｆ７は出力デ
ータをそれぞれ示している。また、Ｃ１〜Ｃ７は定数
（係数データ）であり、Ｃｉ＝ｃｏｓ（ｉ×π／１６）
である。
【０００４】図４に、Ｄ０〜Ｄ７を入力データとし、Ｆ
２を計算し出力する内積演算回路の構成例を示す。図４
において、１は制御回路（ＣＴＬ）、２はリードオンリ
メモリ（ＲＯＭ）、３は積和演算器、ＷＡ０，ＷＡ１，
ＷＡ２はアドレス信号線、ＷＤは入力信号線、ＷＣＯＥ
は係数信号線、ＷＦは出力信号線をそれぞれ示してい
る。なお、図５において、ＷＤ、ＷＣＯＥ、ＷＦはそれ
ぞれバス線であるが、ＷＡ０，ＷＡ１，ＷＡ２はそれぞ
れ１ビットの線である。
２を計算し出力する内積演算回路の構成例を示す。図４
において、１は制御回路（ＣＴＬ）、２はリードオンリ
メモリ（ＲＯＭ）、３は積和演算器、ＷＡ０，ＷＡ１，
ＷＡ２はアドレス信号線、ＷＤは入力信号線、ＷＣＯＥ
は係数信号線、ＷＦは出力信号線をそれぞれ示してい
る。なお、図５において、ＷＤ、ＷＣＯＥ、ＷＦはそれ
ぞれバス線であるが、ＷＡ０，ＷＡ１，ＷＡ２はそれぞ
れ１ビットの線である。
【０００５】この回路においては、入力端子ＩＮから入
力されてくる入力データＤ０〜Ｄ７は、入力信号線ＷＤ
を介して積和演算器３に入力される。また、制御回路１
からリードオンリメモリ２に対し、アドレス信号線ＷＡ
０，ＷＡ１，ＷＡ２を介してアドレス｛４×ＷＡ２＋２
×ＷＡ１＋ＷＡ０｝が与えられる。
力されてくる入力データＤ０〜Ｄ７は、入力信号線ＷＤ
を介して積和演算器３に入力される。また、制御回路１
からリードオンリメモリ２に対し、アドレス信号線ＷＡ
０，ＷＡ１，ＷＡ２を介してアドレス｛４×ＷＡ２＋２
×ＷＡ１＋ＷＡ０｝が与えられる。
【０００６】リードオンリメモリ２は、たとえば８ワー
ドのリードオンリメモリであり、図５に示すように、０
番地〜７番地には、係数データＣｉ，−Ｃｉ（但し：ｉ
＝２，６）が格納されている。リードオンリメモリ２か
らは、制御回路１により与えられたアドレスに対応する
格納されたデータが係数信号線ＷＣＯＥに出力される。
係数信号線ＷＣＯＥに出力された係数データは、積和演
算器３に入力される。
ドのリードオンリメモリであり、図５に示すように、０
番地〜７番地には、係数データＣｉ，−Ｃｉ（但し：ｉ
＝２，６）が格納されている。リードオンリメモリ２か
らは、制御回路１により与えられたアドレスに対応する
格納されたデータが係数信号線ＷＣＯＥに出力される。
係数信号線ＷＣＯＥに出力された係数データは、積和演
算器３に入力される。
【０００７】積和演算器３では、入力データと係数デー
タとの内積演算が行われ、演算結果である出力データＦ
２が出力信号線ＷＦを介して、出力端子ＯＵＴから出力
される。
タとの内積演算が行われ、演算結果である出力データＦ
２が出力信号線ＷＦを介して、出力端子ＯＵＴから出力
される。
【０００８】図６は図４の回路のタイミングチャートを
示しており、以下に図４の回路の動作をこのタイミング
チャートに基づいてより具体的に説明する。入力端子Ｉ
Ｎからは、図６（ａ）に示すように、入力データＤ０，
Ｄ１，Ｄ２，．．．，Ｄ７が順次入力される。制御回路
１からのアドレス信号｛４×ＷＡ２＋２×ＷＡ１＋ＷＡ
０｝は、図６（ｂ）に示すように、「０」，「１」，
「２」，．．．，「７」である。このアドレス信号によ
り、リードオンリメモリ２の出力は、図６（ｃ）に示す
ように、係数データ「Ｃ２」，「Ｃ６」，「−Ｃ６」，
「−Ｃ２」，「−Ｃ２」，「−Ｃ６」，「Ｃ６」，「Ｃ
２」となる。
示しており、以下に図４の回路の動作をこのタイミング
チャートに基づいてより具体的に説明する。入力端子Ｉ
Ｎからは、図６（ａ）に示すように、入力データＤ０，
Ｄ１，Ｄ２，．．．，Ｄ７が順次入力される。制御回路
１からのアドレス信号｛４×ＷＡ２＋２×ＷＡ１＋ＷＡ
０｝は、図６（ｂ）に示すように、「０」，「１」，
「２」，．．．，「７」である。このアドレス信号によ
り、リードオンリメモリ２の出力は、図６（ｃ）に示す
ように、係数データ「Ｃ２」，「Ｃ６」，「−Ｃ６」，
「−Ｃ２」，「−Ｃ２」，「−Ｃ６」，「Ｃ６」，「Ｃ
２」となる。
【０００９】積和演算器３では、１サイクル目に、Ｄ０
（図６（ａ）のデータ）とＣ２（図６（ｃ）のデータ）
との乗算が行われ、２サイクル目に、Ｄ１（図６（ａ）
のデータ）とＣ６（図６（ｃ）のデータ）との乗算が行
われ、以降、同様に３〜８サイクル目にも図６（ａ）の
データと図６（ｃ）のデータとの乗算が行われる。さら
に、積和演算器３では、上述の１〜８サイクル目の乗算
結果の累加算も行われる。そして、８サイクル目終了時
に、積和演算器３において、Ｆ２＝Ｃ２×Ｄ０＋Ｃ６×
Ｄ１−Ｃ６×Ｄ２−Ｃ２×Ｄ３−Ｃ２×Ｄ４−Ｃ６×Ｄ
５＋Ｃ６×Ｄ６＋Ｃ２×Ｄ７が計算され、出力端子ＯＵ
Ｔから、図６（ｄ）に示すように、出力データＦ２が出
力される。
（図６（ａ）のデータ）とＣ２（図６（ｃ）のデータ）
との乗算が行われ、２サイクル目に、Ｄ１（図６（ａ）
のデータ）とＣ６（図６（ｃ）のデータ）との乗算が行
われ、以降、同様に３〜８サイクル目にも図６（ａ）の
データと図６（ｃ）のデータとの乗算が行われる。さら
に、積和演算器３では、上述の１〜８サイクル目の乗算
結果の累加算も行われる。そして、８サイクル目終了時
に、積和演算器３において、Ｆ２＝Ｃ２×Ｄ０＋Ｃ６×
Ｄ１−Ｃ６×Ｄ２−Ｃ２×Ｄ３−Ｃ２×Ｄ４−Ｃ６×Ｄ
５＋Ｃ６×Ｄ６＋Ｃ２×Ｄ７が計算され、出力端子ＯＵ
Ｔから、図６（ｄ）に示すように、出力データＦ２が出
力される。
【００１０】上述の説明からわかるように、図４の制御
回路１は「０」〜「７」までをカウントするカウンタに
より構成できる。また、図５のリードオンリメモリ２の
ｉ（ｉ＝０〜７）番地に格納すべきデータは、入力デー
タＤｉと乗算すべき係数データの値である。したがっ
て、Ｆ２を計算するための回路として、図４（ＲＯＭの
データは図５）の回路を設計することは簡単である。
回路１は「０」〜「７」までをカウントするカウンタに
より構成できる。また、図５のリードオンリメモリ２の
ｉ（ｉ＝０〜７）番地に格納すべきデータは、入力デー
タＤｉと乗算すべき係数データの値である。したがっ
て、Ｆ２を計算するための回路として、図４（ＲＯＭの
データは図５）の回路を設計することは簡単である。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うに簡単に設計可能な回路は冗長であり、規模が大きく
なってしまう。すなわち、図４のリードオンリメモリ２
は冗長なリードオンリメモリである。従来、このように
簡単に設計可能な冗長なリードオンリメモリ（たとえば
図４のＲＯＭ）を冗長のないリードオンリメモリに変換
する方法がなかったため、設計した冗長のある回路のま
ま実際にハードウェア化しなくてはならず、回路規模の
大きいものしか作製することができなかった。
うに簡単に設計可能な回路は冗長であり、規模が大きく
なってしまう。すなわち、図４のリードオンリメモリ２
は冗長なリードオンリメモリである。従来、このように
簡単に設計可能な冗長なリードオンリメモリ（たとえば
図４のＲＯＭ）を冗長のないリードオンリメモリに変換
する方法がなかったため、設計した冗長のある回路のま
ま実際にハードウェア化しなくてはならず、回路規模の
大きいものしか作製することができなかった。
【００１２】この設計の流れを図７に示す。図７（ａ）
に示すように、冗長なリードオンリメモリを含んだ回路
を設計し、図７（ｂ）に示すように、この設計どおりに
冗長なリードオンリメモリを含んだ回路を実際にハード
ウェア化する。この図７に示す従来の設計手順により実
際に構成されるハードウェアは、回路規模が大きいとい
う問題があった。
に示すように、冗長なリードオンリメモリを含んだ回路
を設計し、図７（ｂ）に示すように、この設計どおりに
冗長なリードオンリメモリを含んだ回路を実際にハード
ウェア化する。この図７に示す従来の設計手順により実
際に構成されるハードウェアは、回路規模が大きいとい
う問題があった。
【００１３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ワード数が小さく冗長のないメ
モリを構成でき、また、回路規模の小さいハードウェア
を実現できるメモリ回路およびそのアクセス方法、並び
にデータ作成方法を提供することにある。
のであり、その目的は、ワード数が小さく冗長のないメ
モリを構成でき、また、回路規模の小さいハードウェア
を実現できるメモリ回路およびそのアクセス方法、並び
にデータ作成方法を提供することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の複数の番地に同じデータが記録されるメモ
リ回路は、複数の番地のアクセスによって読み出される
データについて同一のものをあらかじめ共通する１つの
番地に記録させたメモリと、上記複数の番地のアドレス
指定があったときに、アドレス指定を変更することなく
上記１つの番地のデータにアクセス可能なアドレスに変
換を行うアドレス変換回路とを有する。
め、本発明の複数の番地に同じデータが記録されるメモ
リ回路は、複数の番地のアクセスによって読み出される
データについて同一のものをあらかじめ共通する１つの
番地に記録させたメモリと、上記複数の番地のアドレス
指定があったときに、アドレス指定を変更することなく
上記１つの番地のデータにアクセス可能なアドレスに変
換を行うアドレス変換回路とを有する。
【００１５】また、本発明のメモリ回路のアクセス方法
では、複数の番地の同一データを１つの番地に記録さ
せ、上記複数の番地のアドレス指定があったときに、ア
ドレス指定を変更することなく上記１つの番地のデータ
にアクセス可能なアドレスに変換する。
では、複数の番地の同一データを１つの番地に記録さ
せ、上記複数の番地のアドレス指定があったときに、ア
ドレス指定を変更することなく上記１つの番地のデータ
にアクセス可能なアドレスに変換する。
【００１６】また、本発明の複数の番地に同一の第１の
データが格納されている第１のメモリのデータを入力と
し、第２のメモリのデータを出力するメモリのデータ作
成方法では、上記第１のメモリのデータのうち、複数の
番地に存在する上記第１のデータを、上記第２のメモリ
の１つの番地に割り当てることにより、上記第２のメモ
リのデータを作成していく。
データが格納されている第１のメモリのデータを入力と
し、第２のメモリのデータを出力するメモリのデータ作
成方法では、上記第１のメモリのデータのうち、複数の
番地に存在する上記第１のデータを、上記第２のメモリ
の１つの番地に割り当てることにより、上記第２のメモ
リのデータを作成していく。
【００１７】
【作用】本発明のメモリ回路によれば、複数の番地がア
クセスされ、これにより読み出されるデータについて同
一のものがメモリのあらかじめ共通する１つの番地に記
録される。そして、複数の番地のアドレス指定があった
ときに、アドレス変換回路においてアドレス指定を変更
することなく１つの番地のデータにアクセス可能なアド
レスに変換される。これにより、メモリから所定のデー
タが出力される。
クセスされ、これにより読み出されるデータについて同
一のものがメモリのあらかじめ共通する１つの番地に記
録される。そして、複数の番地のアドレス指定があった
ときに、アドレス変換回路においてアドレス指定を変更
することなく１つの番地のデータにアクセス可能なアド
レスに変換される。これにより、メモリから所定のデー
タが出力される。
【００１８】本発明のメモリのデータ作成方法によれ
ば、第１のメモリの複数の番地、たとえば８番地にそれ
ぞれデータ「Ｃ２」、「Ｃ６」、「−Ｃ６」、「−Ｃ
２」、「−Ｃ２」、「−Ｃ６」、「Ｃ６」、「Ｃ２」が
格納されている場合、これら第１のメモリのデータのう
ち、複数の番地に存在する同一のデータに対して第２の
メモリの１つの番地が割り当てられる。これにより、第
２のメモリの格納データは、「Ｃ２」、「Ｃ６」、「−
Ｃ６」、「−Ｃ２」の４データとして作成される。
ば、第１のメモリの複数の番地、たとえば８番地にそれ
ぞれデータ「Ｃ２」、「Ｃ６」、「−Ｃ６」、「−Ｃ
２」、「−Ｃ２」、「−Ｃ６」、「Ｃ６」、「Ｃ２」が
格納されている場合、これら第１のメモリのデータのう
ち、複数の番地に存在する同一のデータに対して第２の
メモリの１つの番地が割り当てられる。これにより、第
２のメモリの格納データは、「Ｃ２」、「Ｃ６」、「−
Ｃ６」、「−Ｃ２」の４データとして作成される。
【００１９】
【実施例】図１は、本発明に係るリードオンリメモリの
データ作成方法およびメモリ回路の構成方法を説明する
ためのフローチャートであって、この方法は以下の手順
で行われる。
データ作成方法およびメモリ回路の構成方法を説明する
ためのフローチャートであって、この方法は以下の手順
で行われる。
【００２０】まず、ステップＳ１において、アドレス信
号ＷＡ０〜ＷＡｎ−１を入力とし、信号ＷＣＯＥを出力
とする冗長な２のｎ乗ワードのリードオンリメモリの値
を読み込み、ｒｏｍＯｌｄ〔ｉ〕とする。次に、ステッ
プＳ２において、Ｐ＝０、ｉ＝０とする。ここで、Ｐは
後述する登録されるｒｏｍＮＥＷ〔ｊ〕の数である。次
いで、ステップＳ３において、ｉが２のｎ乗未満である
か否かを判定し、肯定的な判定結果が得られた場合には
ステップＳ４の処理へ移行し、否定的な判定結果が得ら
れた場合にはステップＳ１２の処理へ移行する。ステッ
プＳ４においては、ｊ＝０とする。
号ＷＡ０〜ＷＡｎ−１を入力とし、信号ＷＣＯＥを出力
とする冗長な２のｎ乗ワードのリードオンリメモリの値
を読み込み、ｒｏｍＯｌｄ〔ｉ〕とする。次に、ステッ
プＳ２において、Ｐ＝０、ｉ＝０とする。ここで、Ｐは
後述する登録されるｒｏｍＮＥＷ〔ｊ〕の数である。次
いで、ステップＳ３において、ｉが２のｎ乗未満である
か否かを判定し、肯定的な判定結果が得られた場合には
ステップＳ４の処理へ移行し、否定的な判定結果が得ら
れた場合にはステップＳ１２の処理へ移行する。ステッ
プＳ４においては、ｊ＝０とする。
【００２１】そして、ステップＳ５において、ｊがＰ未
満であるか否かを判定し、肯定的な判定結果が得られた
場合にはステップＳ６の処理へ移行し、否定的な判定結
果が得られた場合にはステップＳ８の処理へ移行する。
満であるか否かを判定し、肯定的な判定結果が得られた
場合にはステップＳ６の処理へ移行し、否定的な判定結
果が得られた場合にはステップＳ８の処理へ移行する。
【００２２】ステップＳ６において、ｒｏｍＮｅｗ
〔ｊ〕とｒｏｍＯｌｄ〔ｉ〕とが等しいか否かを判定
し、肯定的な判定結果が得られた場合にはステップＳ１
０の処理へ移行し、否定的な判定結果が得られた場合に
はステップＳ７の処理へ移行する。ステップＳ７の処理
へ移行した場合、ｊを１つ加算してステップＳ５の処理
に戻る。
〔ｊ〕とｒｏｍＯｌｄ〔ｉ〕とが等しいか否かを判定
し、肯定的な判定結果が得られた場合にはステップＳ１
０の処理へ移行し、否定的な判定結果が得られた場合に
はステップＳ７の処理へ移行する。ステップＳ７の処理
へ移行した場合、ｊを１つ加算してステップＳ５の処理
に戻る。
【００２３】ステップＳ５の判定の結果、ステップＳ８
の処理へ移行した場合、Ｐを１つ加算する。そして、ス
テップＳ９において、ｒｏｍＯｌｄ〔ｉ〕をｒｏｍＮｅ
ｗ〔Ｐ−１〕に代入し、（Ｐ−１）をａｄｒｓＯｌｄｔ
ｏＮｅｗ〔ｉ〕に代入して、ステップＳ１１の処理に移
行する。また、ステップＳ６の判定の結果、ステップＳ
１０の処理へ移行した場合、ｊをａｄｒｓＯｌｄｔｏＮ
ｅｗ〔ｉ〕に代入して、ステップＳ１１の処理に移行す
る。ステップＳ１１においては、ｉを１つ加算してステ
ップＳ３の処理に戻る。
の処理へ移行した場合、Ｐを１つ加算する。そして、ス
テップＳ９において、ｒｏｍＯｌｄ〔ｉ〕をｒｏｍＮｅ
ｗ〔Ｐ−１〕に代入し、（Ｐ−１）をａｄｒｓＯｌｄｔ
ｏＮｅｗ〔ｉ〕に代入して、ステップＳ１１の処理に移
行する。また、ステップＳ６の判定の結果、ステップＳ
１０の処理へ移行した場合、ｊをａｄｒｓＯｌｄｔｏＮ
ｅｗ〔ｉ〕に代入して、ステップＳ１１の処理に移行す
る。ステップＳ１１においては、ｉを１つ加算してステ
ップＳ３の処理に戻る。
【００２４】ステップＳ３の判定の結果、ステップＳ１
２の処理へ移行した場合、ＷＡ０〜ＷＡｎ−１を入力と
しＷＤＥＣ０〜ＷＤＥＣ（２のｎ乗−１）を出力とする
ｎｔｏ（２のｎ乗）デコーダ（Ｄｅｃｏｄｅｒ）を構成
する。次いで、ステップＳ１３において、ａｄｒｓＯｌ
ｄｔｏＮｅｗ〔ｈ〕＝ｋとなる全てのＷＤＥＣｈを入力
としＷＯＲｋを出力とする多入力オア回路ＯＲｋ（ｋ＝
０〜Ｐ−１）を構成する。次に、ステップＳ１４におい
て、ＷＯＲ０〜ＷＯＲＰ−１を入力としＷＥＮＣ０〜Ｗ
ＥＮＣｍ−１を出力とするＰ ｔｏ ｍ エンコーダ
（Ｅｎｃｏｄｅｒ）を構成する。但し、ｍは、２の（ｍ
−１）乗＜ｍ≦２のｍ乗なる関係を満足する値である。
そして、ステップＳ１５において、アドレス信号ＷＥＮ
Ｃ０〜ＷＥＮＣｍ−１を入力とし、ＷＣＯＥを出力とす
るＰワードのリードオンリメモリを構成する。但し、ｋ
（ｋ＝０〜Ｐ−１）には、ｒｏｍＮｅｗ〔ｋ〕という値
を格納させる。以上によりデータ作成およびメモリ回路
回路の構成が終了する。
２の処理へ移行した場合、ＷＡ０〜ＷＡｎ−１を入力と
しＷＤＥＣ０〜ＷＤＥＣ（２のｎ乗−１）を出力とする
ｎｔｏ（２のｎ乗）デコーダ（Ｄｅｃｏｄｅｒ）を構成
する。次いで、ステップＳ１３において、ａｄｒｓＯｌ
ｄｔｏＮｅｗ〔ｈ〕＝ｋとなる全てのＷＤＥＣｈを入力
としＷＯＲｋを出力とする多入力オア回路ＯＲｋ（ｋ＝
０〜Ｐ−１）を構成する。次に、ステップＳ１４におい
て、ＷＯＲ０〜ＷＯＲＰ−１を入力としＷＥＮＣ０〜Ｗ
ＥＮＣｍ−１を出力とするＰ ｔｏ ｍ エンコーダ
（Ｅｎｃｏｄｅｒ）を構成する。但し、ｍは、２の（ｍ
−１）乗＜ｍ≦２のｍ乗なる関係を満足する値である。
そして、ステップＳ１５において、アドレス信号ＷＥＮ
Ｃ０〜ＷＥＮＣｍ−１を入力とし、ＷＣＯＥを出力とす
るＰワードのリードオンリメモリを構成する。但し、ｋ
（ｋ＝０〜Ｐ−１）には、ｒｏｍＮｅｗ〔ｋ〕という値
を格納させる。以上によりデータ作成およびメモリ回路
回路の構成が終了する。
【００２５】上述した方法を回路設計に適用すること
で、冗長なリードオンリメモリを冗長のないリードオン
リメモリに変換し、かつ、アドレス指定を変更すること
なくアクセス可能なメモリ回路を構成できる。これにつ
いて、以下で具体例に基づいて説明する。具体的には、
従来例として述べた図４に示すＦ２を計算する回路に使
われている冗長なリードオンリメモリ（図５）を冗長の
ないリードオンリメモリに変換し、アドレス指定を変更
することなくアクセス可能なメモリ回路を構成する場合
について、図１および図２を参照しながら説明する。
で、冗長なリードオンリメモリを冗長のないリードオン
リメモリに変換し、かつ、アドレス指定を変更すること
なくアクセス可能なメモリ回路を構成できる。これにつ
いて、以下で具体例に基づいて説明する。具体的には、
従来例として述べた図４に示すＦ２を計算する回路に使
われている冗長なリードオンリメモリ（図５）を冗長の
ないリードオンリメモリに変換し、アドレス指定を変更
することなくアクセス可能なメモリ回路を構成する場合
について、図１および図２を参照しながら説明する。
【００２６】まず、図１のステップＳ１および図２
（ａ）に示すように、冗長なリードオンリメモリ２の値
「Ｃ２」、「Ｃ６」、「−Ｃ６」、「−Ｃ２」、「−Ｃ
２」、「−Ｃ６」、「Ｃ６」、「Ｃ２」を、番地０〜番
地７から読み込む。すなわち、ｒｏｍＯｌｄ
（ａ）に示すように、冗長なリードオンリメモリ２の値
「Ｃ２」、「Ｃ６」、「−Ｃ６」、「−Ｃ２」、「−Ｃ
２」、「−Ｃ６」、「Ｃ６」、「Ｃ２」を、番地０〜番
地７から読み込む。すなわち、ｒｏｍＯｌｄ
〔０〕＝Ｃ
２、ｒｏｍＯｌｄ〔１〕＝Ｃ６、ｒｏｍＯｌｄ〔２〕＝
−Ｃ６、ｒｏｍＯｌｄ〔３〕＝−Ｃ２、ｒｏｍＯｌｄ
〔４〕＝−Ｃ２、ｒｏｍＯｌｄ〔５〕＝−Ｃ６、ｒｏｍ
Ｏｌｄ〔６〕＝Ｃ６、ｒｏｍＯｌｄ〔７〕＝Ｃ２であ
る。但し、ｎ＝３である。
２、ｒｏｍＯｌｄ〔１〕＝Ｃ６、ｒｏｍＯｌｄ〔２〕＝
−Ｃ６、ｒｏｍＯｌｄ〔３〕＝−Ｃ２、ｒｏｍＯｌｄ
〔４〕＝−Ｃ２、ｒｏｍＯｌｄ〔５〕＝−Ｃ６、ｒｏｍ
Ｏｌｄ〔６〕＝Ｃ６、ｒｏｍＯｌｄ〔７〕＝Ｃ２であ
る。但し、ｎ＝３である。
【００２７】次に、図１におけるステップＳ２〜Ｓ１１
の処理を行い、新しい冗長のないリードオンリメモリの
データｒｏｍＮｅｗ〔ｊ〕を作成する。このとき、冗長
なリードオンリメモリ２の値ｒｏｍＯｌｄ
の処理を行い、新しい冗長のないリードオンリメモリの
データｒｏｍＮｅｗ〔ｊ〕を作成する。このとき、冗長
なリードオンリメモリ２の値ｒｏｍＯｌｄ
〔０〕〜ｒｏ
ｍＯｌｄ〔７〕のうち、同じ値のものは１つに統合され
る。すなわち、図１のステップＳ６において、ｒｏｍＯ
ｌｄ〔ｊ〕が既にｒｏｍＮｅｗ〔ｊ〕として登録されて
いる値と同じ場合は、ステップＳ１０を介してステップ
Ｓ１１の処理へ移行し、ステップＳ９によるｒｏｍＮｅ
ｗ〔ｊ〕の登録が行われない。
ｍＯｌｄ〔７〕のうち、同じ値のものは１つに統合され
る。すなわち、図１のステップＳ６において、ｒｏｍＯ
ｌｄ〔ｊ〕が既にｒｏｍＮｅｗ〔ｊ〕として登録されて
いる値と同じ場合は、ステップＳ１０を介してステップ
Ｓ１１の処理へ移行し、ステップＳ９によるｒｏｍＮｅ
ｗ〔ｊ〕の登録が行われない。
【００２８】そして、図１のステップＳ３において否定
的な判定結果が得られ、ステップＳ１２の処理へ移行す
るときには、ｒｏｍＮｅｗ
的な判定結果が得られ、ステップＳ１２の処理へ移行す
るときには、ｒｏｍＮｅｗ
〔０〕＝Ｃ２、ｒｏｍＮｅｗ
〔１〕＝Ｃ６、ｒｏｍＮｅｗ〔２〕＝−Ｃ６、ｒｏｍＮ
ｅｗ〔３〕＝−Ｃ２、Ｐ＝４となる。ここで、Ｐは登録
されたｒｏｍＮｅｗ〔ｊ〕の数であり、新しい冗長のな
いリードオンリメモリのワード数となる。また、ａｄｒ
ｓＯｌｄｔｏＮｅｗ
〔１〕＝Ｃ６、ｒｏｍＮｅｗ〔２〕＝−Ｃ６、ｒｏｍＮ
ｅｗ〔３〕＝−Ｃ２、Ｐ＝４となる。ここで、Ｐは登録
されたｒｏｍＮｅｗ〔ｊ〕の数であり、新しい冗長のな
いリードオンリメモリのワード数となる。また、ａｄｒ
ｓＯｌｄｔｏＮｅｗ
〔０〕＝０、ａｄｒｓＯｌｄｔｏＮ
ｅｗ〔１〕＝１、ａｄｒｓＯｌｄｔｏＮｅｗ〔２〕＝
２、ａｄｒｓＯｌｄｔｏＮｅｗ〔３〕＝３、ａｄｒｓＯ
ｌｄｔｏＮｅｗ〔４〕＝３、ａｄｒｓＯｌｄｔｏＮｅｗ
〔５〕＝２、ａｄｒｓＯｌｄｔｏＮｅｗ〔６〕＝１、ａ
ｄｒｓＯｌｄｔｏＮｅｗ〔７〕＝０であり、これは、冗
長なリードオンリメモリ２のｉ番地に格納されていたデ
ータが新しい冗長のないリードオンリメモリのａｄｒｓ
ＯｌｄｔｏＮｅｗ〔ｉ〕番地に再格納されたことを示し
ている。
ｅｗ〔１〕＝１、ａｄｒｓＯｌｄｔｏＮｅｗ〔２〕＝
２、ａｄｒｓＯｌｄｔｏＮｅｗ〔３〕＝３、ａｄｒｓＯ
ｌｄｔｏＮｅｗ〔４〕＝３、ａｄｒｓＯｌｄｔｏＮｅｗ
〔５〕＝２、ａｄｒｓＯｌｄｔｏＮｅｗ〔６〕＝１、ａ
ｄｒｓＯｌｄｔｏＮｅｗ〔７〕＝０であり、これは、冗
長なリードオンリメモリ２のｉ番地に格納されていたデ
ータが新しい冗長のないリードオンリメモリのａｄｒｓ
ＯｌｄｔｏＮｅｗ〔ｉ〕番地に再格納されたことを示し
ている。
【００２９】次に、図１のステップＳ１２〜Ｓ１５にお
いて、図２（ｂ）に示すような、３ｔｏ８デコーダ２
１、４個の２入力オア回路２２−０〜２２−３、４ｔｏ
２エンコーダ２３からなるアドレス変換回路と、冗長の
ない４ワードのリードオンリメモリ２４とからなるメモ
リ回路２０が構成される。この場合、ステップＳ１４に
おけるｍは２である。
いて、図２（ｂ）に示すような、３ｔｏ８デコーダ２
１、４個の２入力オア回路２２−０〜２２−３、４ｔｏ
２エンコーダ２３からなるアドレス変換回路と、冗長の
ない４ワードのリードオンリメモリ２４とからなるメモ
リ回路２０が構成される。この場合、ステップＳ１４に
おけるｍは２である。
【００３０】このように、図２（ａ）に示すような冗長
なリードオンリメモリ２に対して本発明を適用するとに
より、図２（ｂ）に示す冗長のないリードオンリメモリ
２４と、３ｔｏ８デコーダ２１、４個の２入力オア回路
２２−０〜２２−３、４ｔｏ２エンコーダ２３からなる
アドレス変換回路を備えたメモリ回路２０が構成され
る。
なリードオンリメモリ２に対して本発明を適用するとに
より、図２（ｂ）に示す冗長のないリードオンリメモリ
２４と、３ｔｏ８デコーダ２１、４個の２入力オア回路
２２−０〜２２−３、４ｔｏ２エンコーダ２３からなる
アドレス変換回路を備えたメモリ回路２０が構成され
る。
【００３１】図２（ａ）において、たとえばアドレスと
して１（ＷＡ２＝１、ＷＡ１＝０、ＷＡ０＝１）あるい
は６（ＷＡ２＝１、ＷＡ１＝１、ＷＡ０＝０）が入力さ
れてきた場合、「Ｃ６」という値が係数信号線ＷＣＯＥ
に出力される。図２（ｂ）のメモリ回路２０においては
アドレス指定は変更されず、アドレスとして１（ＷＡ２
＝０、ＷＡ１＝０、ＷＡ０＝１）あるいは６（ＷＡ２＝
１、ＷＡ１＝１、ＷＡ０＝０）が入力されてきた場合、
３ｔｏ８デコーダ２１によりＷＤＥＣ１あるいはＷＤＥ
Ｃ６のみがオンとなる。したがって、オア回路２２−１
によりＷＯＲ１のみがオンとなる。そして、４ｔｏ２エ
ンコーダ２３によりＷＥＮＣ１＝０、ＷＥＮＣ０＝１と
なり、４ワードリードオンリメモリ２４の１番地が指定
され、「Ｃ６」という値が係数信号線ＷＣＯＥに出力さ
れる。このことから、図２（ｂ）の回路は図２（ａ）の
冗長な８ワードリードオンリメモリと全く等価な回路で
あることがわかる。
して１（ＷＡ２＝１、ＷＡ１＝０、ＷＡ０＝１）あるい
は６（ＷＡ２＝１、ＷＡ１＝１、ＷＡ０＝０）が入力さ
れてきた場合、「Ｃ６」という値が係数信号線ＷＣＯＥ
に出力される。図２（ｂ）のメモリ回路２０においては
アドレス指定は変更されず、アドレスとして１（ＷＡ２
＝０、ＷＡ１＝０、ＷＡ０＝１）あるいは６（ＷＡ２＝
１、ＷＡ１＝１、ＷＡ０＝０）が入力されてきた場合、
３ｔｏ８デコーダ２１によりＷＤＥＣ１あるいはＷＤＥ
Ｃ６のみがオンとなる。したがって、オア回路２２−１
によりＷＯＲ１のみがオンとなる。そして、４ｔｏ２エ
ンコーダ２３によりＷＥＮＣ１＝０、ＷＥＮＣ０＝１と
なり、４ワードリードオンリメモリ２４の１番地が指定
され、「Ｃ６」という値が係数信号線ＷＣＯＥに出力さ
れる。このことから、図２（ｂ）の回路は図２（ａ）の
冗長な８ワードリードオンリメモリと全く等価な回路で
あることがわかる。
【００３２】図２（ａ）ではリードオンリメモリの大き
さが８ワードであったのに対し、図２（ｂ）では３ｔｏ
８デコーダ２１、４個の２入力オア回路２２−０〜２２
−３、および４ｔｏ２エンコーダ２３からなるアドレス
変換回路という余分な回路が追加されているが、リード
オンリメモリ２４は４ワードで済み、全体として回路規
模は小さくなっている。その結果、図２（ａ）（図４）
におけるリードオンリメモリ（ＲＯＭ）２を図２（ｂ）
のメモリ回路２０で置き換えることにより、図４の回路
規模を小さくできる。また、制御回路１と付加部分であ
る３ｔｏ８デコーダ２１、４個の２入力オア回路２２−
０〜２２−３、４ｔｏ２エンコーダ２３からなるアドレ
ス変換回路を１つの論理回路と考え、論理圧縮すること
により、さらに、回路規模を小さくできる。したがっ
て、１６×１６、６４×６４等のＤＣＴ用回路に本発明
を適用すれば効果的である。なお、論理圧縮とは、論理
回路を全く等価な性能の良い論理回路に置き換える変換
であり、たとえば、Ｓｙｎｏｐｓｙｓ Ｉｎｃ．のＤｅ
ｓｉｇｎ Ｃｏｍｐｉｌｅｒという変換ソフトが知られ
ている。
さが８ワードであったのに対し、図２（ｂ）では３ｔｏ
８デコーダ２１、４個の２入力オア回路２２−０〜２２
−３、および４ｔｏ２エンコーダ２３からなるアドレス
変換回路という余分な回路が追加されているが、リード
オンリメモリ２４は４ワードで済み、全体として回路規
模は小さくなっている。その結果、図２（ａ）（図４）
におけるリードオンリメモリ（ＲＯＭ）２を図２（ｂ）
のメモリ回路２０で置き換えることにより、図４の回路
規模を小さくできる。また、制御回路１と付加部分であ
る３ｔｏ８デコーダ２１、４個の２入力オア回路２２−
０〜２２−３、４ｔｏ２エンコーダ２３からなるアドレ
ス変換回路を１つの論理回路と考え、論理圧縮すること
により、さらに、回路規模を小さくできる。したがっ
て、１６×１６、６４×６４等のＤＣＴ用回路に本発明
を適用すれば効果的である。なお、論理圧縮とは、論理
回路を全く等価な性能の良い論理回路に置き換える変換
であり、たとえば、Ｓｙｎｏｐｓｙｓ Ｉｎｃ．のＤｅ
ｓｉｇｎ Ｃｏｍｐｉｌｅｒという変換ソフトが知られ
ている。
【００３３】以上説明したように、本実施例によれば、
冗長なリードオンリメモリのうち、同じ値のものを新し
く１つの番地の値として、よりワード数の小さい冗長の
ないリードオンリメモリを構成できる。
冗長なリードオンリメモリのうち、同じ値のものを新し
く１つの番地の値として、よりワード数の小さい冗長の
ないリードオンリメモリを構成できる。
【００３４】図３は、本発明方法を用いた設計の流れを
示す。本発明方法を用いた回路設計では、図３（ａ）に
示すように、冗長なリードオンリメモリを含んだ回路を
設計し、図３（ｂ）に示すように、冗長なリードオンリ
メモリ部分を本発明を適用して等価な冗長のないリード
オンリメモリとデコーダ、オア回路、エンコーダに変換
し、図３（ｃ）に示すように、この変換された回路どお
りにハードウェア化する。これにより、図７に示す設計
手順で作られる従来のハードウェアより回路規模の小さ
いハードウェアを実現できる。
示す。本発明方法を用いた回路設計では、図３（ａ）に
示すように、冗長なリードオンリメモリを含んだ回路を
設計し、図３（ｂ）に示すように、冗長なリードオンリ
メモリ部分を本発明を適用して等価な冗長のないリード
オンリメモリとデコーダ、オア回路、エンコーダに変換
し、図３（ｃ）に示すように、この変換された回路どお
りにハードウェア化する。これにより、図７に示す設計
手順で作られる従来のハードウェアより回路規模の小さ
いハードウェアを実現できる。
【００３５】
【発明の効果】以上説明したように、本発明によれば、
冗長なメモリのうち、同じ値のものを新しく１つの番地
の値として、よりワード数が小さく冗長のないメモリを
構成できる。また、冗長なメモリを含んだ回路を設計し
た後、アドレス指定を変更することなく冗長のないメモ
リを用いた回路に改善することができ、この改善された
回路を実際にハードウェア化することで、回路規模の小
さいものを構成することができる。
冗長なメモリのうち、同じ値のものを新しく１つの番地
の値として、よりワード数が小さく冗長のないメモリを
構成できる。また、冗長なメモリを含んだ回路を設計し
た後、アドレス指定を変更することなく冗長のないメモ
リを用いた回路に改善することができ、この改善された
回路を実際にハードウェア化することで、回路規模の小
さいものを構成することができる。
【図１】本発明に係るリードオンリメモリのデータ作成
方法およびメモリ回路の構成方法を説明するためのフロ
ーチャートである。
方法およびメモリ回路の構成方法を説明するためのフロ
ーチャートである。
【図２】本発明を適用した場合の具体例を説明するため
の図である。
の図である。
【図３】本発明を適用した場合の設計の流れを説明する
ための図である。
ための図である。
【図４】一般的な内積演算回路の一例を示すブロック構
成図である。
成図である。
【図５】図４の回路に適用される冗長なリードオンリメ
モリに格納されているデータを示す図である。
モリに格納されているデータを示す図である。
【図６】図４の回路の動作を説明するための図である。
【図７】従来の設計の流れを説明するための図である。
１…制御回路、 ３…積和演算器 ２０…メモリ回路 ２１…３ｔｏ８デコーダ ２２−０〜２２−３…２入力オア回路 ２３…４ｔｏ２エンコーダ ２４…４ワードリードオンリメモリ
Claims (3)
- 【請求項１】 複数の番地に同じデータが記録されるメ
モリ回路において、 複数の番地のアクセスによって読み出されるデータにつ
いて同一のものをあらかじめ共通する１つの番地に記録
させたメモリと、 上記複数の番地のアドレス指定があったときに、アドレ
ス指定を変更することなく上記１つの番地のデータにア
クセス可能なアドレスに変換を行うアドレス変換回路と
を有するメモリ回路。 - 【請求項２】 複数の番地に同じデータが記録されるメ
モリ回路のアクセス方法において、 複数の番地の同一データを１つの番地に記録させ、 上記複数の番地のアドレス指定があったときに、アドレ
ス指定を変更することなく上記１つの番地のデータにア
クセス可能なアドレスに変換をするメモリ回路のアクセ
ス方法。 - 【請求項３】 複数の番地に同一の第１のデータが格納
されている第１のメモリのデータを入力とし、第２のメ
モリのデータを出力するメモリのデータ作成方法におい
て、 上記第１のメモリのデータのうち、複数の番地に存在す
る上記第１のデータを、上記第２のメモリの１つの番地
に割り当てることにより、上記第２のメモリのデータを
作成していくメモリのデータ作成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6380894A JPH07271662A (ja) | 1994-03-31 | 1994-03-31 | メモリ回路およびそのアクセス方法、並びにメモリのデータ作成方法 |
| US08/412,949 US5652855A (en) | 1994-03-31 | 1995-03-29 | Memory circuit, method of access, and method of preparation of data in memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6380894A JPH07271662A (ja) | 1994-03-31 | 1994-03-31 | メモリ回路およびそのアクセス方法、並びにメモリのデータ作成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07271662A true JPH07271662A (ja) | 1995-10-20 |
Family
ID=13240051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6380894A Pending JPH07271662A (ja) | 1994-03-31 | 1994-03-31 | メモリ回路およびそのアクセス方法、並びにメモリのデータ作成方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5652855A (ja) |
| JP (1) | JPH07271662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014059889A (ja) * | 2013-10-29 | 2014-04-03 | Toshiba Corp | メモリシステム、不揮発性記憶装置、不揮発性記憶装置の制御方法およびプログラム |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69727059D1 (de) * | 1997-10-20 | 2004-02-05 | St Microelectronics Srl | CAD für redundante Speichervorrichtungen |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3063006B2 (ja) * | 1989-02-08 | 2000-07-12 | インテル・コーポレーション | マイクロプログラムされるコンピュータ装置及びマイクロコードシーケンスメモリをアドレツシングする方法 |
| US5175808A (en) * | 1989-09-12 | 1992-12-29 | Pixar | Method and apparatus for non-affine image warping |
| GB9223226D0 (en) * | 1992-11-05 | 1992-12-16 | Algotronix Ltd | Improved configurable cellular array (cal ii) |
-
1994
- 1994-03-31 JP JP6380894A patent/JPH07271662A/ja active Pending
-
1995
- 1995-03-29 US US08/412,949 patent/US5652855A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014059889A (ja) * | 2013-10-29 | 2014-04-03 | Toshiba Corp | メモリシステム、不揮発性記憶装置、不揮発性記憶装置の制御方法およびプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US5652855A (en) | 1997-07-29 |
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