JPH0922377A - メモリマップアドレス変換回路 - Google Patents

Abstract

(57)【要約】 【課題】 必ずしも連続しない複数の領域をメモリ用の
アドレス空間にマッピングする際、選択される領域が多
くなっても高速動作が可能なメモリマップアドレス変換
回路を提供する。 【解決手段】 ４ビットコンパレータ２０ａ〜２０ｄ、
４入力ＯＲゲート３０、２入力ＯＲゲート３２ａ、３２
ｂにより構成される変換アドレス出力手段が、ＣＰＵか
ら入力される物理アドレスのビットが表す数値と４ビッ
トＤラッチ１２ａ〜１２ｄにより構成される群指定値格
納手段に格納されている群指定値とを対比して、前記ビ
ットが表す数値が群指定値のいずれかと一致したとき
に、ＣＰＵから入力される物理アドレスの前記ビットに
相当する部分のみをメモリの容量に応じたビット数の数
値に変換することにより、物理アドレスをメモリ用のア
ドレスに変換した変換アドレスを出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵが出力する
物理アドレス空間を複数の領域に分割した中から選択さ
れる複数の被選択領域をメモリ用のアドレス空間にマッ
ピングするために、前記被選択領域に属する物理アドレ
スをメモリ用のアドレスに変換するメモリマップアドレ
ス変換回路に関する。

【０００２】

【従来の技術】従来、メモリマップアドレス変換回路に
おいて、ＣＰＵの持つ物理アドレス空間の一部をメモリ
用のアドレス空間にマッピングする際に、物理アドレス
空間内の連続した領域を割り当てることが多い。

【０００３】この方法は、簡便であり、アドレス変換の
ための回路も規模が小さくて済み、高速作動が可能であ
る反面、システムに応じてマッピングを変更する汎用
性、柔軟性を欠くという短所があった。そこで、より汎
用性、柔軟性を持たせるために、ＣＰＵが出力する物理
アドレス空間を複数の領域に分割した中から選択され
る、必ずしも連続しない複数の領域をメモリ用のアドレ
ス空間にマッピングすることも行われている。そのため
のアドレス変換回路としては、組合せ回路が採用されて
いた。

【０００４】

【発明が解決しようとする課題】しかしながら、必ずし
も連続しない複数の領域をメモリ用のアドレス空間にマ
ッピングする方法では、選択される領域が多くなるとア
ドレス変換回路が非常に複雑になり、動作が遅くなると
いう問題があった。

【０００５】本発明は、上述した問題点を解決するため
になされたものであり、物理アドレス空間を複数の領域
に分割した中から選択される、必ずしも連続しない複数
の領域をメモリ用のアドレス空間にマッピングするため
のアドレス変換回路において、選択される領域が多くな
っても回路構成を複雑にすることなく、高速動作を可能
とすることを目的としている。

【０００６】

【課題を解決するための手段】上記課題を解決するため
の手段として、請求項１記載のメモリマップアドレス変
換回路は、ＣＰＵが出力する物理アドレス空間を複数の
領域に分割した中から選択される複数の被選択領域をメ
モリ用のアドレス空間にマッピングするために、前記被
選択領域に属する物理アドレスをメモリ用のアドレスに
変換するメモリマップアドレス変換回路において、前記
物理アドレス空間における前記被選択領域の位置を示す
マッピング設定情報に基づいて、システムの起動時また
は前記マッピング設定情報の更新時に、前記被選択領域
に属する物理アドレスの最上位ビットから前記物理アド
レス空間の分割形態に応じて設定される順位のビットま
での一連のビットが表す数値に対応する群指定値を、前
記被選択領域毎に生成する群指定値生成手段と、該生成
された群指定値を前記被選択領域毎に格納する群指定値
格納手段と、ＣＰＵから入力される物理アドレスの前記
一連のビットが表す数値と前記群指定値格納手段に格納
されている群指定値とを対比して前記一連のビットが表
す数値が前記群指定値のいずれかと一致したときに、前
記ＣＰＵから入力される物理アドレスの該一連のビット
に相当する部分のみを変換することにより、前記物理ア
ドレスを前記メモリ用のアドレスに変換した変換アドレ
スを出力する変換アドレス出力手段とを設けている。

【０００７】請求項２記載のメモリマップアドレス変換
回路は、請求項１記載のメモリマップアドレス変換回路
において、前記マッピング設定情報は、前記物理アドレ
ス空間の分割領域数に対応するビット数で、前記被選択
領域の位置に対応するビット値を１とした２値情報であ
ることを特徴とする。

【０００８】請求項３記載のメモリマップアドレス変換
回路は、請求項１または２記載のメモリマップアドレス
変換回路において、変換アドレス出力手段は、前記ＣＰ
Ｕから入力される物理アドレスの前記一連のビットに相
当する部分を、前記群指定値が小さい順に、０から昇順
となる数値に変換することを特徴とする。

【０００９】

【発明の実施の形態】上記の構成になる請求項１記載の
メモリマップアドレス変換回路においては、群指定値生
成手段は、物理アドレス空間における被選択領域の位置
を示すマッピング設定情報に基づいて、システムの起動
時またはマッピング設定情報の更新時に、被選択領域に
属する物理アドレスの最上位ビットから物理アドレス空
間の分割形態に応じて設定される順位のビットまでの一
連のビットが表す数値に対応する群指定値を、被選択領
域毎に生成する。

【００１０】例えば物理アドレス空間が１６メガバイト
で１メガバイトを１領域として１６分割されている分割
形態の場合、最上位ビットから４ビットを選択すれば、
この４ビットが表す数値（群指定値）によって各領域に
対応する物理アドレスを群として識別することができ
る。

【００１１】群指定値格納手段は、該生成された群指定
値を被選択領域毎に格納する。変換アドレス出力手段
は、ＣＰＵから入力される物理アドレスの前記一連のビ
ットが表す数値と群指定値格納手段に格納されている群
指定値とを対比して前記一連のビットが表す数値が群指
定値のいずれかと一致したときに、ＣＰＵから入力され
る物理アドレスの該一連のビットに相当する部分のみを
メモリの容量に応じたビット数の数値に変換することに
より、物理アドレスをメモリ用のアドレスに変換した変
換アドレスを出力する。

【００１２】前述の分割形態の場合であれば、物理アド
レスの上位４ビットのみを変換し、それ以下の各ビット
は変換処理されない。そして、例えばメモリの容量が４
メガバイトだとすれば、その内の１メガバイトの領域を
指定するには２ビットで足りるから、物理アドレスの上
位４ビットを２ビットにエンコードすればよいことにな
る。

【００１３】このようにして、物理アドレスがメモリ用
のアドレスに変換されるので、回路構成は複雑になら
ず、高速動作が可能である。しかも、物理アドレス空間
を複数の領域に分割した中から選択される選択される領
域が多くなっても、従来の組合せ回路を使用する場合と
比較すれば回路構成の複雑化は軽微であり、動作の高速
性が損なわれることはない。

【００１４】請求項２記載のメモリマップアドレス変換
回路においては、マッピング設定情報は、物理アドレス
空間の分割領域数に対応するビット数で、被選択領域の
位置に対応するビット値を１とした２値情報である。マ
ッピング設定情報の構造が単純であるので、設定や更新
操作は簡単であり、群指定値生成手段による処理も単純
化できる。

【００１５】また、例えば物理アドレス空間が２５６メ
ガバイトでこれを２５６分割するような、分割領域数が
多い場合でも、マッピング設定情報自体のデータ量はき
わめて少なくて済み、システムの記憶容量を圧迫するこ
ともない。請求項３記載のメモリマップアドレス変換回
路においては、変換アドレス出力手段は、ＣＰＵから入
力される物理アドレスの前記一連のビットに相当する部
分を、群指定値が小さい順に、０から昇順となる数値に
変換する。このため、物理アドレスが小さい順にメモリ
用のアドレスが与えられるので、このような処理を目的
とする特別な回路を設ける必要はない。

【００１６】

【具体例】次に、本発明の具体例を図面を参照して説明
する。この具体例は、図４に示されるように、ＣＰＵ
（図示略）が出力する００００００ｈからＦＦＦＦＦＦ
ｈまでの１６Ｍバイトのアドレス空間のうち、１Ｍバイ
トごとに分割された１６の領域１００〜１１５から任意
の４つの領域１０１、１０４、１０６、１１４を選択し
て、４Ｍバイトのメモリアドレス空間の１Ｍバイトの４
領域２００〜２０３にマッピングする例である。なお、
この例は、本発明の本質を失わない範囲で説明を簡単に
するために選定したものである。従って、本発明は、こ
の具体例に限定されるわけではない。

【００１７】まず本具体例のメモリマップアドレス変換
回路８のブロック図である図１を参照して、メモリマッ
プアドレス変換回路８の全体的な構成を説明する。図１
に示すように、メモリマップアドレス変換回路８は、ア
ドレスマップ発生回路１０、４ビットＤラッチ１２ａ、
１２ｂ、１２ｃ、１２ｄ、４ビットコンパレータ２０
ａ、２０ｂ、２０ｃ、２０ｄ、４入力ＯＲゲート３０お
よび２入力ＯＲゲート３２ａ、３２ｂにより構成されて
いる。アドレスマップ発生回路１０は本発明の群指定値
生成手段に相当し、４ビットＤラッチ１２ａ〜１２ｄは
本発明の群指定値格納手段に相当し、４ビットコンパレ
ータ２０ａ〜２０ｄ、４入力ＯＲゲート３０および２入
力ＯＲゲート３２ａ、３２ｂにより本発明の変換アドレ
ス出力手段に相当する機構が構成されている。

【００１８】このメモリマップアドレス変換回路８で
は、ＣＰＵが出力する２４ビットのアドレス信号のうち
上位の４ビットがＡＩ（２３：２０）として４ビットコ
ンパレータ２０ａ〜２０ｄに入力され、ＡＩ（１９：
０）として入力される下位の２０ビットは、そのままＡ
Ｏ（１９：０）として出力される構成である。そして、
このＡＯ（１９：０）の上位に、２入力ＯＲゲート３２
ａから出力されるＡＯ（２１）と２入力ＯＲゲート３２
ｂから出力されるＡＯ（２０）とが付加されて、２２ビ
ットのメモリアドレス信号とされる。この処理について
は後で詳述する。

【００１９】また、アドレスマップ発生回路１０には、
ＣＰＵからのマップ設定データがＳＥＬ（１５：０）に
入力され、ＣＰＵからのＳＴＡＲＴ信号がＳＴＡＲＴに
入力され、図示しないクロック回路からのクロック信号
がＣＬＫに入力される構成である。

【００２０】なお、この具体例では、ＳＥＬ（１５：
０）に入力されるマップ設定データは、０１０００００
００１０１００１０である。この１６ビットのマップ設
定データ中で上位から２番目、１０番目、１２番目およ
び１５番目のビット（１が立っている）は、物理アドレ
ス空間の１６の領域１００〜１１５から選択された領域
１１４（上位から２番目のビット）、領域１０６（上位
から１０番目のビット）、領域１０４（上位から１２番
目のビット）および領域１０１（上位から１５番目のビ
ット）に対応しており、１６の領域１００〜１１５から
選択された４領域１０１、１０４、１０６、１１４の位
置を示している。

【００２１】次に、図２を参照して、アドレスマップ発
生回路１０の詳しい構成を説明する。図２に示すよう
に、アドレスマップ発生回路１０は１６ビットシフトレ
ジスタ４０、１６個の２入力ＥＸＮＯＲゲート４２、１
６入力ＯＲゲート４３、２ビットアップカウンタ４４、
２ｔｏ４デコーダ４６、１６ｔｏ４プライオリティエン
コーダ４８および２入力ＡＮＤゲート５０ａ、５０ｂ、
５０ｃ、５０ｄから構成されている。

【００２２】このアドレスマップ発生回路１０では、Ｓ
ＥＬ（１５：０）に入力されるマップ設定データの各ビ
ットは、それぞれ２入力ＥＸＮＯＲゲート４２に入力さ
れ、ＳＴＡＲＴに入力されるＳＴＡＲＴ信号およびＣＬ
Ｋに入力されるクロック信号は１６ビットシフトレジス
タ４０に入力される。また、クロック信号は２ビットア
ップカウンタ４４にも入力される。

【００２３】１６ビットシフトレジスタ４０の出力（Ｑ
0〜Ｑ15 ）は、それぞれ対応する２入力ＥＸＮＯＲゲー
ト４２に入力されると共に、１６ｔｏ４プライオリティ
エンコーダ４８にも入力される。各２入力ＥＸＮＯＲゲ
ート４２の出力は１６入力ＯＲゲート４３に入力され、
１６入力ＯＲゲート４３の出力は、２ビットアップカウ
ンタ４４および２入力ＡＮＤゲート５０ａ〜５０ｄに入
力される。

【００２４】２ビットアップカウンタ４４のカウント値
ｒｃｎｔは、２ｔｏ４デコーダ４６の入力値となり、２
ｔｏ４デコーダ４６においてデコードされる。この２ｔ
ｏ４デコーダ４６のデコード値（Ｙ0〜Ｙ3）は、それぞ
れ２入力ＡＮＤゲート５０ａ〜５０ｄに入力される。

【００２５】次に、この具体例のメモリマップアドレス
変換回路８の動作に付いて、図３に示されるタイミング
チャートを主に参照し、図１、図２及び図４を適宜参照
して説明する。まず、ＣＰＵからのＳＴＡＲＴ信号とマ
ップ設定データの入力があると開始される、メモリマッ
プアドレス変換回路８の設定動作について説明する。

【００２６】アドレスマップ発生回路１０（図２参照）
に、図３に示されるような１クロック幅のＳＴＡＲＴ信
号が入力されると、これに対応する信号が、１６ビット
シフトレジスタ４０のＱ0 からＱ15の順に、遅延して出
力される。図２に示されるように、１６ビットシフトレ
ジスタ４０のＱ0 〜Ｑ15から出力された遅延信号は、２
入力ＥＸＮＯＲゲート４２によって、ＳＥＬ（１５：
０）の各ビット（マップ設定データの各ビット）と比較
され、一致すると１６入力ＯＲゲート４３が、２ビット
アップカウンタ４４のイネーブル制御入力ＥＮＢをアク
ティブにし、ｒｃｎｔをインクリメントする（図３参
照）。２ｔｏ４デコーダ４６は、ｒｃｎｔをデコードし
て、そのデコード値（Ｙ0〜Ｙ3）を２入力ＡＮＤゲート
５０ａ〜５０ｄに出力する。２入力ＡＮＤゲート５０ａ
〜５０ｄには、１６入力ＯＲゲート４３の出力信号が入
力されるので、図３に示されるようにイネーブル制御入
力ＥＮＢがアクティブになるタイミングで、ＬＰ０〜Ｌ
Ｐ３がアクティブになる。

【００２７】また、１６ビットシフトレジスタ４０のＱ
0 〜Ｑ15からの出力は、１６ｔｏ４プライオリティエン
コーダ４８に入力され、ここで４ビットのアドレス変換
対象アドレスＹ（３：０）として出力される。図１に示
すように、このアドレス変換対象アドレスＹ（３：０）
は、４ビットＤラッチ１２ａ〜１２ｄに入力され、書き
込み信号となるＬＰ０〜ＬＰ３がアクティブのときのア
ドレス変換対象アドレスＹ（３：０）が、４ビットＤラ
ッチ１２ａ〜１２ｄに保持される。

【００２８】図３に示すように、ＬＰ０がアクティブの
ときのアドレス変換対象アドレスＹ（３：０）は１、Ｌ
Ｐ１がアクティブのときのアドレス変換対象アドレスＹ
（３：０）は４、ＬＰ２がアクティブのときのアドレス
変換対象アドレスＹ（３：０）は６、ＬＰ３がアクティ
ブのときのアドレス変換対象アドレスＹ（３：０）は１
４になっているから、４ビットＤラッチ１２ａの保持値
Ｒ0 は１ｈ、４ビットＤラッチ１２ｂの保持値Ｒ1 は４
ｈ、４ビットＤラッチ１２ｃの保持値Ｒ2 は６ｈ、４ビ
ットＤラッチ１２ｄの保持値Ｒ3 はＥｈである。これら
の保持値Ｒ0 〜Ｒ3 は、マップ設定データの最下位ビッ
トを０ビットとしたときのビット位置（１，４，６，１
４）に対応しており、物理アドレスを分割した１６の領
域１００〜１１５から選択された４領域１０１、１０
４、１０６、１１４の位置を示してもいる。

【００２９】さて、こうしてメモリマップアドレス変換
回路８の設定動作が終了してから、ＣＰＵのアドレス信
号がメモリマップアドレス変換回路８に入力される。Ｃ
ＰＵからの２４ビットのアドレス信号のうち、上位４ビ
ットはＡＩ（２３：２０）として４ビットコンパレータ
２０ａ〜２０ｄに入力され、ＡＩ（１９：０）に入力さ
れる下位の２０ビットは、そのままＡＯ（１９：０）か
ら出力される。

【００３０】４ビットコンパレータ２０ａ〜２０ｄで
は、入力された上位の４ビット（２３：２０）と４ビッ
トＤラッチ１２ａ〜１２ｄの出力とを比較して、一致す
ればＥＱ信号をアクティブにする。つまり、４ビットＤ
ラッチ１２ａ〜１２ｄに保持されているアドレス変換対
象アドレスと入力アドレスとが一致したときに、ＥＱ信
号がアクティブになる。そして、いずれかのＥＱ信号が
アクティブになれば、４入力ＯＲゲート３０によりメモ
リ空間が選択されたことを示すＶＡＬＩＤ信号が出力さ
れる。

【００３１】各４ビットコンパレータ２０ａ〜２０ｄの
ＥＱ信号がアクティブになった場合について具体的に説
明する。まず、ＡＩ（２３：２０）が１ｈのときには、
４ビットコンパレータ２０ａのＥＱ信号がアクティブに
なるが、このＥＱ信号は２入力ＯＲゲート３２ａ、３２
ｂに入力されないので、ＡＯ（２０）、ＡＯ（２１）と
も０となる。従って、メモリマップアドレス変換回路８
から出力されるアドレス信号としては、上位２ビットが
ともに０で、下位２０ビットはＡＩ（１９：０）がその
まま出力されるＡＯ（１９：０）になる。このアドレス
信号のアドレスは０ｘｘｘｘｘｈ（ｘは０〜Ｆのいずれ
か）となり、メモリアドレス空間の００００００ｈから
始まる領域２００にマッピングされることになる。

【００３２】次に、ＡＩ（２３：２０）が４ｈのときに
は、４ビットコンパレータ２０ｂのＥＱ信号がアクティ
ブになる。このＥＱ信号は２入力ＯＲゲート３２ａには
入力されず、２入力ＯＲゲート３２ｂには入力されるの
で、ＡＯ（２０）は１、ＡＯ（２１）は０となる。従っ
て、メモリマップアドレス変換回路８から出力されるア
ドレス信号としては、最上位ビットＡＯ（２１）が０、
次のビットＡ０（２０）が１で、下位２０ビットはＡＩ
（１９：０）がそのまま出力されるＡＯ（１９：０）に
なる。このアドレス信号のアドレスは１ｘｘｘｘｘｈ
（ｘは０〜Ｆのいずれか）となり、メモリアドレス空間
の１０００００ｈから始まる領域２０１にマッピングさ
れることになる。

【００３３】同様に、ＡＩ（２３：２０）が６ｈのとき
には４ビットコンパレータ２０ｃのＥＱ信号がアクティ
ブになり、ＡＯ（２１）は１、ＡＯ（２０）は０になる
ので、メモリアドレス空間の２０００００ｈから始まる
領域２０２にマッピングされ、ＡＩ（２３：２０）がＥ
ｈのときには、４ビットコンパレータ２０ｄのＥＱ信号
がアクティブになるので、メモリアドレス空間の３００
０００ｈから始まる領域２０３にマッピングされること
になる。

【００３４】このように、アドレス変換の対象とされる
領域１０１、１０４、１０６、１１４に属する物理アド
レスがメモリマップアドレス変換回路８に入力される
と、２４ビットのアドレスＡＩ（２３：０）のうち上位
４ビットのＡＩ（２３：２０）の値（０〜Ｆ）が、マッ
プ後の２２ビットのアドレスＡＯ（２１：０）のうち上
位２ビットに相当するＡＯ（２１：２０）の値（０〜
３）に変換され、無変換の下位２０ビットのＡＯ（１
９：０）と合わせて出力されることにより、物理アドレ
スがメモリアドレスにマッピングされる。

【００３５】以上のように、本具体例のメモリマップア
ドレス変換回路８では、ＡＩ（２３：２０）の４ビット
の入力と４個の４ビットの固定値（Ｒ0 〜Ｒ3 ）を処理
してＡＯ（２１：２０）とＶＡＬＩＤの３出力を得る構
成であるため、従来の組み合わせ回路によってＳＥＬ
（１５：０）とＡＩ（２３：２０）の２０入力から前記
３出力を得る場合に比べて回路が簡単化され、高速動作
が可能となる。

【００３６】また、物理アドレスの分割数やそこから選
択される領域の数が増加したときには、Ｄラッチやコン
パレータの数が増加するとしても、従来の組み合わせ回
路にみられるような、回路の爆発的な複雑化を招くこと
はなく、動作の高速性が損なわれることはない。

【００３７】請求項２のマッピング設定情報としてのマ
ップ設定データは、上述したように２値情報であって、
構造が単純であるので、設定や更新操作は簡単であり、
アドレスマップ発生回路１０による処理も単純化でき
る。しかも、物理アドレス空間の分割領域数が多くなっ
ても、マップ設定データのデータ量はきわめて少なくて
済み、システムの記憶容量を圧迫することもない。

【００３８】４ビットコンパレータ２０ａ〜２０ｄ、４
入力ＯＲゲート３０および２入力ＯＲゲート３２ａ、３
２ｂにより構成されている変換アドレス出力手段は、物
理アドレスの上位４ビットを、その値が小さい順に、０
から昇順となる数値に変換し、物理アドレスが小さい順
にメモリアドレスが与えられるので、このような処理を
目的とする特別な回路を設ける必要はない。

【００３９】以上、具体例に従って本発明の実施の形態
について説明したが、本発明はこのような具体例に限定
されるものではなく、本発明の要旨を逸脱しない範囲で
さまざまに実施できることは言うまでもない。例えば、
具体例では物理アドレスを１６分割し、そこから４つの
領域を選択する例を説明しているが、分割数や選択され
る領域数は、これに限定されないことはいうまでもな
い。また、分割された１領域の容量も１Ｍバイトに限ら
ない。

【００４０】

【発明の効果】以上説明したように、請求項１記載のメ
モリマップアドレス変換回路によれば、回路構成は複雑
にならず、高速動作が可能である。しかも、物理アドレ
ス空間を複数の領域に分割した中から選択される選択さ
れる領域が多くなっても、従来の組合せ回路を使用する
場合と比較すれば回路構成の複雑化は軽微であり、動作
の高速性が損なわれることはない。

【００４１】請求項２記載のメモリマップアドレス変換
回路によれば、マッピング設定情報の構造が単純である
ので、設定や更新操作は簡単であり、群指定値生成手段
による処理も単純化できる。また、例えば物理アドレス
空間の分割領域数が多い場合でも、マッピング設定情報
自体のデータ量はきわめて少なくて済み、システムの記
憶容量を圧迫することもない。

【００４２】請求項３記載のメモリマップアドレス変換
回路によれば、変換対象の物理アドレスが小さい順にメ
モリ用のアドレスが与えられるので、このような処理を
目的とする特別な回路を設ける必要はない。

【図面の簡単な説明】

【図１】 具体例のメモリマップアドレス変換回路の構
成を説明するブロック図である。

【図２】 具体例のメモリマップアドレス変換回路に組
み込まれているアドレスマップ発生回路構成を説明する
ブロック図である。

【図３】 具体例のメモリマップアドレス変換回路の設
定動作を説明するタイミングチャートである。

【図４】 具体例のメモリマップアドレス変換回路によ
るアドレス変換の説明図である。

【符号の説明】

８・・・メモリマップアドレス変換回路、 １０・・・アドレスマップ発生回路（群指定値生成手
段）、 １２ａ、１２ｂ、１２ｃ、１２ｄ・・・４ビットＤラッ
チ（群指定値格納手段）、 ２０ａ、２０ｂ、２０ｃ、２０ｄ・・・４ビットコンパ
レータ（変換アドレス出力手段）、 ３０・・・４入力ＯＲゲート（変換アドレス出力手
段）、 ３２ａ、３２ｂ・・・２入力ＯＲゲート（変換アドレス
出力手段）、 ４０・・・１６ビットシフトレジスタ、 ４２・・・２入力ＥＸＮＯＲゲート、 ４３・・・１６入力ＯＲゲート、 ４４・・・２ビットアップカウンタ、 ４６・・・２ｔｏ４デコーダ、 ４８・・・１６ｔｏ４プライオリティエンコーダ、 ５０ａ、５０ｂ、５０ｃ、５０ｄ・・・２入力ＡＮＤゲ
ート、 １００、１０２、１０３、１０５、１０７、１０８、１
０９、１１０、１１１、１１２、１１３、１１５・・・
領域、 １０１、１０４、１０６、１１４・・・領域（被選択領
域）、 ２００、２０１、２０２、２０３・・・領域、 Ｒ0、Ｒ1、Ｒ2、Ｒ3・・・保持値（群指定値）。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵが出力する物理アドレス空間を複
   数の領域に分割した中から選択される複数の被選択領域
   をメモリ用のアドレス空間にマッピングするために、前
   記被選択領域に属する物理アドレスをメモリ用のアドレ
   スに変換するメモリマップアドレス変換回路において、 前記物理アドレス空間における前記被選択領域の位置を
   示すマッピング設定情報に基づいて、システムの起動時
   または前記マッピング設定情報の更新時に、前記被選択
   領域に属する物理アドレスの最上位ビットから前記物理
   アドレス空間の分割形態に応じて設定される順位のビッ
   トまでの一連のビットが表す数値に対応する群指定値
   を、前記被選択領域毎に生成する群指定値生成手段と、 該生成された群指定値を前記被選択領域毎に格納する群
   指定値格納手段と、 ＣＰＵから入力される物理アドレスの前記一連のビット
   が表す数値と前記群指定値格納手段に格納されている群
   指定値とを対比して前記一連のビットが表す数値が前記
   群指定値のいずれかと一致したときに、前記ＣＰＵから
   入力される物理アドレスの該一連のビットに相当する部
   分のみを変換することにより、前記物理アドレスを前記
   メモリ用のアドレスに変換した変換アドレスを出力する
   変換アドレス出力手段とを設けたことを特徴とするメモ
   リマップアドレス変換回路。
2. 【請求項２】 請求項１記載のメモリマップアドレス変
   換回路において、 前記マッピング設定情報は、前記物理アドレス空間の分
   割領域数に対応するビット数で、前記被選択領域の位置
   に対応するビット値を１とした２値情報であることを特
   徴とするメモリマップアドレス変換回路。
3. 【請求項３】 請求項１または２記載のメモリマップア
   ドレス変換回路において、 変換アドレス出力手段は、前記ＣＰＵから入力される物
   理アドレスの前記一連のビットに相当する部分を、前記
   群指定値が小さい順に、０から昇順となる数値に変換す
   ることを特徴とするメモリマップアドレス変換回路。