JPH073659B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH073659B2 JPH073659B2 JP59078467A JP7846784A JPH073659B2 JP H073659 B2 JPH073659 B2 JP H073659B2 JP 59078467 A JP59078467 A JP 59078467A JP 7846784 A JP7846784 A JP 7846784A JP H073659 B2 JPH073659 B2 JP H073659B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- microprocessor
- register
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、マイクロプロセッサに関するもので、例え
ば、マイクロコンピュータを構成する１チップマイクロ
プロセッサに利用して有効な技術に関するものである。
ば、マイクロコンピュータを構成する１チップマイクロ
プロセッサに利用して有効な技術に関するものである。
従来の８ビット構成のマイクロプロセッサにおいては、
16ビットのアドレス線（論理アドレス信号）を持つもの
である（例えば、1982年に（株）日立製作所より発行さ
れた『SEMICONDUCTOR DATA BOOK 8/16ビットマイク
ロコンピュータ』のP417〜P.450参照）。したがって、
その最大アドレス空間は約64Kまでとなる。しかし、こ
のようなアドレス空間では、膨大なプログラムステップ
数を要する高級言語による情報処理においてはメモリ容
量が不足してしまうので、拡張用のアドレス信号をデー
タ端子から送出して外部ラッチ回路に取込み、これをア
ドレス空間（物理アドレス信号）の拡張用に用いること
が行われている。このような物理アドレス空間の拡張方
式では、上記のように外部回路を必要とするものである
ことの他、次のような問題を有することが本願発明者の
研究によって明らかにされた。すなわち、上記拡張用の
ビットを変更すると、物理アドレス空間が飛び飛びにな
り、１つの閉じたプログラムの管理が難しくなる。例え
ば、第17ビット目の拡張用アドレス信号を変化させる
と、約64K分ものアドレス空間が変化するものとなって
しまう。これにより10数Ｋバイトからなる小容量の閉じ
たプログラム中で、上記のような飛び飛びのアドレス空
間を使用する場合、その管理が極めて面倒になってしま
う。したがって、上記のようなアドレス空間拡張方式で
は、１つのプログラム中での拡張用アドレス信号の変化
を禁止するようにプログラムエリアを指定することにな
るため、上記のような小容量のプログラムを多数個設け
る場合には、使用されない無駄なアドレス空間が増加し
てしまうという問題が生じるものとなる。
16ビットのアドレス線（論理アドレス信号）を持つもの
である（例えば、1982年に（株）日立製作所より発行さ
れた『SEMICONDUCTOR DATA BOOK 8/16ビットマイク
ロコンピュータ』のP417〜P.450参照）。したがって、
その最大アドレス空間は約64Kまでとなる。しかし、こ
のようなアドレス空間では、膨大なプログラムステップ
数を要する高級言語による情報処理においてはメモリ容
量が不足してしまうので、拡張用のアドレス信号をデー
タ端子から送出して外部ラッチ回路に取込み、これをア
ドレス空間（物理アドレス信号）の拡張用に用いること
が行われている。このような物理アドレス空間の拡張方
式では、上記のように外部回路を必要とするものである
ことの他、次のような問題を有することが本願発明者の
研究によって明らかにされた。すなわち、上記拡張用の
ビットを変更すると、物理アドレス空間が飛び飛びにな
り、１つの閉じたプログラムの管理が難しくなる。例え
ば、第17ビット目の拡張用アドレス信号を変化させる
と、約64K分ものアドレス空間が変化するものとなって
しまう。これにより10数Ｋバイトからなる小容量の閉じ
たプログラム中で、上記のような飛び飛びのアドレス空
間を使用する場合、その管理が極めて面倒になってしま
う。したがって、上記のようなアドレス空間拡張方式で
は、１つのプログラム中での拡張用アドレス信号の変化
を禁止するようにプログラムエリアを指定することにな
るため、上記のような小容量のプログラムを多数個設け
る場合には、使用されない無駄なアドレス空間が増加し
てしまうという問題が生じるものとなる。
この発明の目的は、使い勝手のよい論理アドレス空間に
対する物理アドレス空間の拡張方式を備えた中央処理装
置を提供することにある。
対する物理アドレス空間の拡張方式を備えた中央処理装
置を提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、制御部と演算部と該演算部に内部バスで接続
されたレジスタ部とを有するマイクロプロセッサであっ
て、 （１）複数のベースレジスタと、 （２）論理アドレスを扱い、インクリメンタ及びデクリ
メンタ機能とラッチ機能を有する第１のアドレス回路
と、 （３）上記第１のアドレス回路の上位ビットにより上記
複数のベースレジスタのうちの一つを選択する手段と、 （４）選択されたベースレジスタの内容と上記第１のア
ドレス回路の上記上位ビットとを加算する加算回路と、 （５）上記加算回路での加算結果を取り込みラッチする
機能を有する第２のアドレス出力回路と、 （６）上記第１のアドレス回路の上記上位ビットを除い
たビットを出力する第１のアドレス出力バッファと、 （７）上記第２のアドレス回路の内容を出力する第２の
アドレス出力バッファとを一つの半導体基板上に具備
し、 （８）上記演算部は上記加算回路を有し、 （９）上記レジスタ部は上記複数のレジスタと上記第１
のアドレス回路と上記第２のアドレス回路とを有し、 （10）上記第１のアドレス出力バッファの出力は物理ア
ドレスの下位アドレスに対応し、上記第２のアドレス出
力バッファの出力は物理アドレスの上位アドレスに対応
するようにされてなるマイクロプロセッサであります。
されたレジスタ部とを有するマイクロプロセッサであっ
て、 （１）複数のベースレジスタと、 （２）論理アドレスを扱い、インクリメンタ及びデクリ
メンタ機能とラッチ機能を有する第１のアドレス回路
と、 （３）上記第１のアドレス回路の上位ビットにより上記
複数のベースレジスタのうちの一つを選択する手段と、 （４）選択されたベースレジスタの内容と上記第１のア
ドレス回路の上記上位ビットとを加算する加算回路と、 （５）上記加算回路での加算結果を取り込みラッチする
機能を有する第２のアドレス出力回路と、 （６）上記第１のアドレス回路の上記上位ビットを除い
たビットを出力する第１のアドレス出力バッファと、 （７）上記第２のアドレス回路の内容を出力する第２の
アドレス出力バッファとを一つの半導体基板上に具備
し、 （８）上記演算部は上記加算回路を有し、 （９）上記レジスタ部は上記複数のレジスタと上記第１
のアドレス回路と上記第２のアドレス回路とを有し、 （10）上記第１のアドレス出力バッファの出力は物理ア
ドレスの下位アドレスに対応し、上記第２のアドレス出
力バッファの出力は物理アドレスの上位アドレスに対応
するようにされてなるマイクロプロセッサであります。
第１図には、この発明が適用される中央処理装置（以
下、マイクロプロセッサと称する）のブロック図が示さ
れいてる。
下、マイクロプロセッサと称する）のブロック図が示さ
れいてる。
特に制限されないが、同図のマイクロプロセッサは、公
知の半導体集積回路の製造技術によって１個のシリコン
のような半導体基板上において形成される。また、特に
制限されないが、この実施例では、16ビットの論理アド
レス信号を持つ８ビット構成のマイクロプロセッサを示
している。
知の半導体集積回路の製造技術によって１個のシリコン
のような半導体基板上において形成される。また、特に
制限されないが、この実施例では、16ビットの論理アド
レス信号を持つ８ビット構成のマイクロプロセッサを示
している。
この実施例のマイクロプロセッサは、その機能別に大き
く分けると演算部、制御部及びレジスタ部から構成され
ている。すなわち、演算部は、算術演算及び論理演算を
行うもので、算術論理演算ユニットALU,アキュムレータ
ACC,アキュムレータラッチFF,一時レジスタR1,フラグフ
リップフロップFLG,10進補正BCD等から成っている。
く分けると演算部、制御部及びレジスタ部から構成され
ている。すなわち、演算部は、算術演算及び論理演算を
行うもので、算術論理演算ユニットALU,アキュムレータ
ACC,アキュムレータラッチFF,一時レジスタR1,フラグフ
リップフロップFLG,10進補正BCD等から成っている。
制御部は、マイクロプロセッサの働きを制御するもので
あり、命令レジスタOPR,命令デコーダとマシンサイクル
エンコーダOP−DCR,タイミングと制御回路TC等から成っ
ている。
あり、命令レジスタOPR,命令デコーダとマシンサイクル
エンコーダOP−DCR,タイミングと制御回路TC等から成っ
ている。
レジスタ部は、マイクロプロセッサ内の内部メモリとい
った機能を持ち、汎用ワーキングレジスタ及び一時レジ
スタR2ないしR8,スタックポインタSP,プログラムカウン
タPC,インクリメンタ／デクリメンタとアドレスラッチA
D,レジスタ選択回路SL及びマルチプレクサMPX等から成
っている。この実施例では、特に制限されないが、物理
アドレス空間の拡張のために、ベースレジスタBRが新ら
たに設けられる。また、拡張された物理アドレス信号を
取り込むためのアドレスラッチAD′が設けられる。そし
て、上記アドレスラッチAD,AD′のアドレス信号A0〜A17
は、アドレスバッファADB及びADB′を介して出力され
る。
った機能を持ち、汎用ワーキングレジスタ及び一時レジ
スタR2ないしR8,スタックポインタSP,プログラムカウン
タPC,インクリメンタ／デクリメンタとアドレスラッチA
D,レジスタ選択回路SL及びマルチプレクサMPX等から成
っている。この実施例では、特に制限されないが、物理
アドレス空間の拡張のために、ベースレジスタBRが新ら
たに設けられる。また、拡張された物理アドレス信号を
取り込むためのアドレスラッチAD′が設けられる。そし
て、上記アドレスラッチAD,AD′のアドレス信号A0〜A17
は、アドレスバッファADB及びADB′を介して出力され
る。
特に制限されないが、上記ベースレジスタBRは、後述す
るように複数個に分割されて論理アドレス空間Ａ〜Ｄに
対応して４個のベースレジスタBRA〜BRD（同図では、４
個のベースレジスタBRA〜BRDを１つのベースレジスタBR
として示している）からなっている。
るように複数個に分割されて論理アドレス空間Ａ〜Ｄに
対応して４個のベースレジスタBRA〜BRD（同図では、４
個のベースレジスタBRA〜BRDを１つのベースレジスタBR
として示している）からなっている。
この実施例においては、この発明の理解を容易にするた
め、特に制限されないが、第２図の論理アドレスと物理
アドレスとの概念図に示すように、上記論理アドレス空
間は、16ビットのアドレス信号のうち、上位２ビットに
より４分割さている。したがって、分割された各論理ア
ドレス空間Ａ〜Ｄは、それぞれ約16Kの記憶容量を持つ
ように構成される。
め、特に制限されないが、第２図の論理アドレスと物理
アドレスとの概念図に示すように、上記論理アドレス空
間は、16ビットのアドレス信号のうち、上位２ビットに
より４分割さている。したがって、分割された各論理ア
ドレス空間Ａ〜Ｄは、それぞれ約16Kの記憶容量を持つ
ように構成される。
そして、上記上位２ビットのアドレス信号A14,A15の論
理状態を演算論理ユニットALUにより識別して、上記分
割された論理アドレス空間Ａ〜Ｄの識別を行う。また、
これにより上記ベースレジスタBRA〜BRDを選択して、そ
の内容に論理アドレス信号A14,A15を加算して、物理ア
ドレス空間を指定するアドレス信号A0〜A17を形成する
ものである。この実施例においては、上記のような加算
は、上記論理アドレス空間の識別信号に従ってベースレ
ジスタを選択して、その内容と論理アドレス信号A14,15
とを算術論理演算ユニットALUにより加算して、その結
果をアドレスラッチAD′に取り込むことによって行われ
る。したがって、上記ベースレジスタBRA〜BRDには、ア
ドレス信号A14〜A17に対応した４ビットのアドレス信号
が指定されるものである。例えば、BRAの内容を０とし
ておくと、Ａの論理空間はそのまま物理空間へ写像され
る。プログラム実行中にBRAの内容を変えないとすれ
ば、論理アドレスの0000H〜3FFFHは、常に同じ物理アド
レスを指すコモンエリアとして使用できる。特に制限さ
れないが、この共通エリアは、オペレーションシステム
（OS）の常駐場所として利用でき、又、各タスク間の共
通のワークエリアとして使用できる。更にこのコモンエ
リア内のプログラムのみがベースレジスタの内容を変更
できるようにしておけば、ベースレジスタの変更に伴う
問題を簡単に処理することができる。このように、論理
空間内において、物理アドレスが変化しない共通のエリ
アを容易に設定できるため、物理アドレス空間の管理が
集中的に行えることによって、その管理が極めて簡便と
なるものである。
理状態を演算論理ユニットALUにより識別して、上記分
割された論理アドレス空間Ａ〜Ｄの識別を行う。また、
これにより上記ベースレジスタBRA〜BRDを選択して、そ
の内容に論理アドレス信号A14,A15を加算して、物理ア
ドレス空間を指定するアドレス信号A0〜A17を形成する
ものである。この実施例においては、上記のような加算
は、上記論理アドレス空間の識別信号に従ってベースレ
ジスタを選択して、その内容と論理アドレス信号A14,15
とを算術論理演算ユニットALUにより加算して、その結
果をアドレスラッチAD′に取り込むことによって行われ
る。したがって、上記ベースレジスタBRA〜BRDには、ア
ドレス信号A14〜A17に対応した４ビットのアドレス信号
が指定されるものである。例えば、BRAの内容を０とし
ておくと、Ａの論理空間はそのまま物理空間へ写像され
る。プログラム実行中にBRAの内容を変えないとすれ
ば、論理アドレスの0000H〜3FFFHは、常に同じ物理アド
レスを指すコモンエリアとして使用できる。特に制限さ
れないが、この共通エリアは、オペレーションシステム
（OS）の常駐場所として利用でき、又、各タスク間の共
通のワークエリアとして使用できる。更にこのコモンエ
リア内のプログラムのみがベースレジスタの内容を変更
できるようにしておけば、ベースレジスタの変更に伴う
問題を簡単に処理することができる。このように、論理
空間内において、物理アドレスが変化しない共通のエリ
アを容易に設定できるため、物理アドレス空間の管理が
集中的に行えることによって、その管理が極めて簡便と
なるものである。
また、コモン領域以外の空間は、バンク領域として多数
のプログラムモジュールを格納することができる。
のプログラムモジュールを格納することができる。
（１）分割された論理アドレス空間に対してそれぞれ独
立したベースレジスタを設けて、その内容を対応する論
理アドレス信号に加算することにより拡張された物理ア
ドレス信号の設定がより簡便にできるという効果が得ら
れる。
立したベースレジスタを設けて、その内容を対応する論
理アドレス信号に加算することにより拡張された物理ア
ドレス信号の設定がより簡便にできるという効果が得ら
れる。
（２）上記（１）により、容易に共通の物理アドレス空
間の設定ができるため、プログラムの管理を極めて簡単
に行うことができるという効果が得られる。
間の設定ができるため、プログラムの管理を極めて簡単
に行うことができるという効果が得られる。
（３）複数のベースレジスタから選択された一つのベー
スレジスタの内容と該複数のベースレジスタの選択に使
用した論理アドレスの上位ビットを加算するという機能
は、例えば、CPUをアドレス変換機能を使用しないよう
にする場合、ベースレジスタの内容を全て「０」に設定
するだけで行うことができ、これは、例えば、アドレス
変換機能を行なわない場合をデフォルトする場合に非常
に簡単に実現できるという効果が得られる。
スレジスタの内容と該複数のベースレジスタの選択に使
用した論理アドレスの上位ビットを加算するという機能
は、例えば、CPUをアドレス変換機能を使用しないよう
にする場合、ベースレジスタの内容を全て「０」に設定
するだけで行うことができ、これは、例えば、アドレス
変換機能を行なわない場合をデフォルトする場合に非常
に簡単に実現できるという効果が得られる。
（４）マイクロプロセッサ内に物理アドレス空間を拡張
するレジスタと、拡張用のアドレスバッファとを備える
ことによって、特別な外部回路を設けることなく、拡張
された物理アドレス空間を持つマイクロコンピュータシ
ステムを構成することができるという効果が得られる。
するレジスタと、拡張用のアドレスバッファとを備える
ことによって、特別な外部回路を設けることなく、拡張
された物理アドレス空間を持つマイクロコンピュータシ
ステムを構成することができるという効果が得られる。
（５）内蔵のレジスタと算術論理演算ユニットとにより
拡張用の物理アドレス信号を形成するものであるので、
その設定がプログラマブルに行える。これによって、従
来の物理アドレス空間の拡張方式、言い換えるならば、
メモリマネジメント機能においては実質的に不可能とさ
れる上記共通アドレス空間の設定、プログラムとデータ
との分離のような新な機能を簡単に実現できるという効
果が得られる。
拡張用の物理アドレス信号を形成するものであるので、
その設定がプログラマブルに行える。これによって、従
来の物理アドレス空間の拡張方式、言い換えるならば、
メモリマネジメント機能においては実質的に不可能とさ
れる上記共通アドレス空間の設定、プログラムとデータ
との分離のような新な機能を簡単に実現できるという効
果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、中央処理装置
を構成する演算部、制御部及びレジスタ部の各回路構成
は、種々の実施形態を採ることができるものである。そ
して、ベースレジスタの内容と特定の論理アドレス信号
との加算を行う回路は、上記算術論理演算ユニットを用
いることの他、独立した加算回路を用いるものであって
もよい。さらに、論理アドレス空間の分割は、分割エリ
アを指定するレジスタにより設定し、このレジスタの内
容と論理アドレス信号の比較を行うことによってその識
別を行うようにするものであってもよい。この場合に
は、論理アドレス空間の分割を任意に行うことができる
ものとなる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、中央処理装置
を構成する演算部、制御部及びレジスタ部の各回路構成
は、種々の実施形態を採ることができるものである。そ
して、ベースレジスタの内容と特定の論理アドレス信号
との加算を行う回路は、上記算術論理演算ユニットを用
いることの他、独立した加算回路を用いるものであって
もよい。さらに、論理アドレス空間の分割は、分割エリ
アを指定するレジスタにより設定し、このレジスタの内
容と論理アドレス信号の比較を行うことによってその識
別を行うようにするものであってもよい。この場合に
は、論理アドレス空間の分割を任意に行うことができる
ものとなる。
以上の説明では主として本願発明者によってなされた発
明をその背景となった利用分野である16ビットの論理ア
ドレス信号を持ち、８ビット構成の１チップマイクロプ
ロセッサに適用した場合について説明したが、これに限
定されるものでなく、プログラムに従って情報処理を行
う中央処理装置（CPU）に広く利用できるものである。
明をその背景となった利用分野である16ビットの論理ア
ドレス信号を持ち、８ビット構成の１チップマイクロプ
ロセッサに適用した場合について説明したが、これに限
定されるものでなく、プログラムに従って情報処理を行
う中央処理装置（CPU）に広く利用できるものである。
第１図は、この発明の一実施例を示すマイクロプロセッ
サのブロック図、 第２図は、その拡張機能を説明するためのアドレス空間
の概念図である。 CPU……マイクロプロセッサ、ALU……算術論理演算ユニ
ット、ACC……アキュムレータ、FF……アキュムレータ
ラッチ、R1……一時レジスタ、FLG……フラグフリップ
フロップ、BCD……10進補正、OPR……命令レジスタ、OP
−DCR……命令デコーダとマシンサイクルエンコーダ、T
C……タイミングと制御回路、R2ないしR8……汎用ワー
キングレジスタ及び一時レジスタ、SP……スタックポイ
ンタ、PC……プログラムカウンタ、AD……インクリメン
タ／デクリメンタとアドレスチッチ、AD′……アドレス
ラッチ、SL……レジスタ選択回路、MPX……マルチプレ
クサ,BR……ベースレジスタ、ADB,ADB′……アドレスバ
ッファ
サのブロック図、 第２図は、その拡張機能を説明するためのアドレス空間
の概念図である。 CPU……マイクロプロセッサ、ALU……算術論理演算ユニ
ット、ACC……アキュムレータ、FF……アキュムレータ
ラッチ、R1……一時レジスタ、FLG……フラグフリップ
フロップ、BCD……10進補正、OPR……命令レジスタ、OP
−DCR……命令デコーダとマシンサイクルエンコーダ、T
C……タイミングと制御回路、R2ないしR8……汎用ワー
キングレジスタ及び一時レジスタ、SP……スタックポイ
ンタ、PC……プログラムカウンタ、AD……インクリメン
タ／デクリメンタとアドレスチッチ、AD′……アドレス
ラッチ、SL……レジスタ選択回路、MPX……マルチプレ
クサ,BR……ベースレジスタ、ADB,ADB′……アドレスバ
ッファ
フロントページの続き (72)発明者 中島 裕 東京都千代田区丸の内１丁目５番１号 株 式会社日立製作所内 (56)参考文献 特開 昭60−129854（ＪＰ，Ａ)
Claims (2)
- 【請求項１】制御部と演算部と該演算部に内部バスで接
続されたレジスタ部とを有するマイクロプロセッサであ
って、 複数のベースレジスタと、 論理アドレスを扱い、インクリメンタ及びデクリメンタ
機能とラッチ機能を有する第１のアドレス回路と、 上記第１のアドレス回路の上位ビットにより上記複数の
ベースレジスタのうちの一つを選択する手段と、 選択されたベースレジスタの内容と上記第１のアドレス
回路の上記上位ビットとを加算する加算回路と、 上記加算回路での加算結果を取り込みラッチする機能を
有する第２のアドレス出力回路と、 上記第１のアドレス回路の上記上位ビットを除いたビッ
トを出力する第１のアドレス出力バッファと、 上記第２のアドレス回路の内容を出力する第２のアドレ
ス出力バッファとを一つの半導体基板上に具備し、 上記演算部は上記加算回路を有し、 上記レジスタ部は上記複数のレジスタと上記第１のアド
レス回路と上記第２のアドレス回路とを有し、 上記第１のアドレス出力バッファの出力は物理アドレス
の下位アドレスに対応し、上記第２のアドレス出力バッ
ファの出力は物理アドレスの上位アドレスに対応するよ
うにされてなることを特徴とするマイクロプロセッサ。 - 【請求項２】上記マイクロプロセッサは、８ビット構成
のマイクロプロセッサであり、論理アドレスは16ビット
から成るものであることを特徴とする特許請求の範囲第
１項記載のマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078467A JPH073659B2 (ja) | 1984-04-20 | 1984-04-20 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59078467A JPH073659B2 (ja) | 1984-04-20 | 1984-04-20 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60222942A JPS60222942A (ja) | 1985-11-07 |
| JPH073659B2 true JPH073659B2 (ja) | 1995-01-18 |
Family
ID=13662821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59078467A Expired - Lifetime JPH073659B2 (ja) | 1984-04-20 | 1984-04-20 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073659B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473430A (en) * | 1987-09-14 | 1989-03-17 | Hudson Soft Co Ltd | Memory access control device |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844263B2 (ja) * | 1976-09-10 | 1983-10-01 | 株式会社東芝 | 記憶制御回路 |
| JPS5856279A (ja) * | 1981-09-30 | 1983-04-02 | Fujitsu Ltd | アドレス変換方式 |
| JPS60129854A (ja) * | 1983-12-19 | 1985-07-11 | Matsushita Electric Ind Co Ltd | アドレスバス制御装置 |
-
1984
- 1984-04-20 JP JP59078467A patent/JPH073659B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60222942A (ja) | 1985-11-07 |
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