KR100207335B1

KR100207335B1 - 마이크로컴퓨터와 어드레스 발생 방법

Info

Publication number: KR100207335B1
Application number: KR1019960028973A
Authority: KR
Inventors: 유스께 도끼에다
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1995-07-18
Filing date: 1996-07-18
Publication date: 1999-07-15
Also published as: EP0755000A3; KR970007643A; EP0755000A2; JPH0934866A

Abstract

CPU(1-1)는 상한 어드레스와 하한 어드레스가 연속하는 어드레스 공간을 구비한다. 제로 레지스터(1-11)내에 기억된 제로값 데이터는 베이스 어드레스로서 사용되고, 32비트 제로 데이터는 제로 레지스터(1-11)로부터 판독된다. 또한, 상대 어드레스를 지정하는 16비트 데이터(disp)는 코드 확장수단(1-12)에 의해 32비트로 코드 확장된다. 제로 레지스터(1-11)로부터 판독된 32비트 제로값 데이터와 32비트로 확장된 상대 어드레스를 지정하는 데이터(disp)는 32비트 가산기(1-7)에 의해 함께 가산되어 액세스 목적의 어드레스(1-8)를 발생시킨다.

Description

마이크로컴퓨터와 어드레스 발생 방법

본 발명은 마이크로컴퓨터에 관한 것이다. 상세하게는, 메모리, 주변 회로 등을 구성하는 단일칩 마이크로컴퓨터에 관한 것이다.

종래에는, 다양한 장치를 제어하기 위하여 이러한 형태의 마이크로컴퓨터를 사용하여 왔다. 특히, 단일칩 마이크로컴퓨터는 일반적으로 판독 전용 메모리(이하, ROM이라 한다), 랜덤 엑세스 메모리(이하, RAM이라 한다)와 같은 메모리, 타이머와 직렬 인터페이스와 같은 주변 회로 및 중앙 처리 장치(이하, CPU라 한다)로 구성되고, 다양한 소형 장치에 내장된다.

단일칩 마이크로컴퓨터의 CPU는 내장 ROM, 내장 RAM, 주변 회로를 액세스할 때 내장 ROM, 내장 RAM, 주변 회로에 할당된 특정 어드레스들을 액세스한다.

예를 들면, 제3도는 종래의 마이크로컴퓨터내의 메모리와 주변 회로 등의 어드레싱 구조를 나타낸다.

제3도에 나타낸 바와 같이, 종래의 마이크로컴퓨터는 상한 어드레스와 하한 어드레스가 연속하는 어드레스 공간을 가지는 CPU(3-1)와, CPU(3-1)에 의해 액세스되는 32KByte 내장 ROM(3-2), 2KByte 내장 RAM(3-3), 및 주변회로(3-4-1 내지 3-4-3)로 구성된다.

또한, CPU(3-1)은 32KByte 내장 ROM(3-2), 2KByte 내장 RAM(3-3) 및 주변회로(3-4-1 내지 3-4-3)를 어드레스 공간의 특정 어드레스로 액세스하기 위하여 할당하는 어드레싱 수단을 구비한다. 어드레싱 수단은 베이스 어드레스값(3-9)이 세트되는 32비트 범용 레지스터(r1 내지 rx), 상대 어드레스를 지정하는 16비트 데이터(disp)(3-6)를 코드 비트 신호를 이용하여 어드레스 공간에 대응하는 비트 폭으로 연장하는 코드 연장 수단(3-12) 및 코드 연장 수단(3-12)의 출력과 범용 레즈스터(r1 내지 rx)로부터의 하나의 출력을 입력하고 특정 어드레스(3-8)를 출력하는 32비트 가산기(3-7)을 구비한다.

32KByte 내장 ROM(3-2), 2KByte 내장 RAM(3-3), 주변회로(3-4-1 내지 3-4-3)이 액세스되면, CPU(3-1)의 프로그램 카운터(PC)(3-10)와 CPU(3-1)의 제로값 데이터를 위하여 판독 전용 레지스터로서 제공되는 제로 레지스터(3-11)는 어드레싱 수단의 구성 성분으로서 구성되지 않는다.

32KByte 내장 ROM(3-2), 2KByte 내장 RAM(3-3), 및 주변회로(3-4-1 내지 3-4-3)를 액세스할 때, CPU(3-1)는 다음과 같은 프로세싱을 수행하여 어드레스를 발생시킨다.

먼저 CPU(3-1)는 32비트 범용 레지스터(r1 내지 rx) 내의 1레지스터를 포인터로 사용하기 위하여 베이스 어드레스 값(3-9)을 'mov'와 같은 명령으로 세트한다.

내장 ROM(3-2), 내장 RAM(3-3), 및 주변회로(3-4-1 내지 3-4-3)의 액세스 명령을 실행하는데 있어서, 범용 레지스터(rx)(3-5)의 베이스 어드레스가 포인트로서 세트되는 레지스터가 선택되면, 액세스 명령을 지정하기 위한 상대 어드레스 16비트 데이터(disp)(3-6)는 32비트로 확장되고 코드 확장된 데이터 및 베이스 어드레스값(3-9)을 가산기(3-7)에서 가산하여 목적 어드레스(3-8)가 발생된다.

데이터 액세스는 32비트로 표현되는 4GByte 공간에서 실행될 수 있다. 32비트보다 큰 어드레스 산출은 무시하고 어드레스(00000000H)와 어드레스(FFFFFFFFH)는 연속되고 경계상에서 순환한다.

프로그램 공간은 프로그램 카운터(PC)(3-10)의 폭에 의해 결정된다. 32비트 프로그램 카운터(PC)(3-10)는 초기화하기 위하여 제로로 리세트되고 +1만큼 증가한다.

어드레스(00000000H)와 어드레스(FFFFFFFFH)는 연속되고 그 영역에서 순환한다.

제3도를 이용하여 설명한 바와 같이, 내장 ROM, 내장 RAM, 및 주변회로를 액세스할 때, 종래의 컴퓨터는 내장 ROM, 내장 RAM, 및 주변 회로에 할당되는 특정 어드레스를 액세스를 어드레싱하기 위하여 어드레스를 범용 레즈스터로 세트할 필요가 있다. 그리고 하나 이상의 범용 레지스터가 포인터(베이스 어드레스) 전용으로 사용되도록 할당되어야 한다. 포인터(베이스 어드레스) 전용 레지스터로서 범용 레지스터를 사용하면 범용 레지스터의 효율을 매우 감소시키게 된다.

더욱이, 범용 레지스터는 어드레스 데이터를 기억하고 데이터를 판독하고 데이터를 기입하는 데 사용하는 것외에 컴파일러로 사용되므로, 제한된 범용 레지스터를 효과적으로 사용해야 할 필요가 있다.

더욱이, 프로그램상의 범용 레지스터에 베이스 어드레스를 세트하기 위해 필요한 프로그램 용량은 프로그램을 위한 메모리의 제한된 기억 용량을 억압하기 위한 하나의 인자이다.

특히, RISC형 마이크로컴퓨터는 더 큰 프로그램 용량을 필요로 한다. 왜냐하면, 몇 개의 간단한 명령을 결합함으로써 프로그래밍을 수행하기 때문이다. 그러므로, 메모리의 제한된 용량내에 프로그램 용량을 삽입하는 것은 한계가 있다. 장치에 내장된 단일칩 마이크로컴퓨터는 내장 ROM과 같은 내부 메모리내에 필요한 프로그램을 기억해야 한다. 그러므로 프로그램의 필요한 용량을 감소시키는데 한계가 있다.

본 발명의 목적은 상술한 문제점을 해결하는 기술을 제공하는 것이다.

본 발명의 다른 목적은 프로그램을 위해 필요한 메모리 용량을 감소시켜 범용 레지스터의 사용 효율을 증가시키는 기술을 제공하는 것이다.

제1도는 본 실시예의 마이크로컴퓨터의 구조를 나타내는 블록도.

제2도는 본 실시예의 마이크로컴퓨터상의 메모리 맵을 나타내는 도면.

제3도는 종래의 마이크로컴퓨터의 구조를 나타내는 블록도.

* 도면의 주요부분에 대한 부호의 설명

1-1 : CPU 1-2 : 내장 ROM

1-3 : 내장 RAM 1-4-1 내지 1-4-3 : 주변 회로

1-6 : 16비트 데이터 1-7 : 32비트 가산기

1-10 : 프로그램 카운터 1-11 : 제로 레지스터

1-12 : 코드 확장 수단

본 발명의 목적을 달성하기 위하여, 마이크로컴퓨터는 상한 어드레스와 하한 어드레스가 순환하는 어드레스 공간을 갖는 중앙 처리 장치와, 어드레스 공간내에 어드레스되고 상기 중앙 처리 장치에 의해 액세스되는 기억 수단과 주변 회로를 구비하는 마이크로컴퓨터에 있어서, 중앙 처리 장치는 베이스 어드레스 데이터를 기억하는 판독 전용 레지스터; 코드 비트 신호에 기초하여 기억 수단과 주변 회로의 적어도 하나의 상대 어드레스 데이터를 어드레스 공간에 대응하는 비트 폭으로 확장하는 코드 확장 수단; 및 레지스터로부터 판독된 베이스 어드레스 데이터와 코드 확장 수단에 의해 확장된 데이터를 연산하고 기억 수단과 주변 회로의 적어도 하나의 어드레스를 발생하는 연산 수단을 구비한다.

본 발명은 베이스 어드레스용 레지스터로서 판독 전용 레지스터를 사용하여 포인터용 범용 레지스터를 유지하는 것을 필요로 하지 않는다.

본 발명의 목적, 특징 및 이점은 다음의 상세한 설명 및 도면으로부터 명백해질 것이다.

도면을 참조하여 본 발명의 실시예를 설명한다.

제1도는 본 실시예의 마이크로컴퓨터의 구조를 나타내는 블록도이다.

본 실시예의 마이크로컴퓨터는 상한 어드레스와 하한 어드레스가 연속되는 어드레스 공간을 포함하는 CPU(1-1)와, CPU(1-1)에 의해 액세스되는 32KByte 내장 ROM(1-2), 및 2KByte 내장 RAM(1-3) 및 주변회로(1-4-1 내지 1-4-3)를 구비한다. CPU(1-1), 내장 ROM(1-2), 내장 RAM(1-3), 및 주변회로(1-4-1 내지 1-4-3)는 단일칩으로 구성되어 있다.

CPU(1-1)는 32KByte 내장 ROM(1-2), 2KByte 내장 RAM(1-3), 및 주변회로(1-4-1 내지 1-4-3)를 각각 어드레스 공간내의 특정 어드레스에 할당하여 그들을 액세스하기 위한 어드레싱 수단을 구비한다. 이 어드레싱 수단은 CPU(1-1)내의 제로 값 데이터를 위한 판독 전용 레지스터인 제로 레지스터(1-11), 코드 비트 신호를 이용하여 16비트 데이터(disp)(1-6)를 어드레스 공간에 대응하는 비트 폭으로 확장하기 위한 코드 확장 수단(1-12), 및 코드 확장 수단(1-12)과 제로 레지스터(1-11)를 함께 가산함으로써 특정 어드레스(1-8)를 출력하는 32비트 가산기(1-7)를 구비한다.

32KByte 내장 ROM(1-2), 2KByte 내장 RAM(1-3), 및 주변회로(1-4-1 내지 1-4-3)가 액세스되면, 어드레싱 수단은 프로그램 카운터(PC)(1-10)와 CPU(1-1)의 32비트 범용 레지스터(r1 내지 rx)를 구비하지 않는다.

32KByte 내장 ROM(1-2), 2KByte 내장 RAM(1-3), 및 주변회로(1-4-1 내지 1-4-3)를 액세스할 때, CPU(1-1)는 다음과 같은 어드레스를 발생시킨다.

먼저, 제로 레지스터(1-11)내에 기억된 제로값 데이터는 베이스 어드레스로서 사용되어 제로 레지스터(1-11)로부터 32비트 제로값 데이터를 판독한다. 상대 어드레스를 지정하기 위한 16비트 데이터(disp)(1-6)는 코드 확장 수단(1-12)에 의해 32비트로 코드 확장된 후에, 판독된 32비트 제로값 데이터와 32비트로 확장된 상대 어드레스를 지정하기 위한 데이터(disp)는 32비트 가산기(1-7)에 의해 함께 가산되어 액세스 목적의 어드레스(1-8)를 발생한다.

발생된 어드레스(1-8)는 16비트 데이터(disp)(1-6)내, 즉, 어드레스 제로 부근에서 64KByte내에 표현되는 값중의 하나를 취할 수 있고, 32비트를 초과하는 어드레스 산출은 무시한다. 결과 어드레스(00000000H)와 어드레스(FFFFFFFFH)는 연속적이고 데이터 액세스는 경계상에서 순환한다.

내장 ROM(1-2), 내장 RAM(1-3), 및 주변회로(1-4-1 내지 1-4-3)과 같은 내장 하드웨어 자원을 어드레싱하기 위한 필수의 어드레스 영역은 본 실시예에서 설명한 바와 같이 64KByte 이하를 필요로 한다.

그러므로, 내장 ROM(1-2), 내장 RAM(1-3), 및 주변회로(1-4-1 내지 1-4-3)의 어드레스는 제로 어드레스 ± 32KByte 내의 어드레스 영역(2-1 내지 2-3)내에 매핑되어 어드레스된다. 제2도는 메모리 맵의 예를 나타내는 맵이다.

또한, 프로그램 공간은 프로그램 카운터(PC)(1-10)의 폭에 따라 결정된다. 본 실시예에 있어서, 상부 8비트는 하드웨어내의 'zero'상에 고정된다. 그러므로 프로그램 카운터(PC)(1-10)는 초기화하기 위하여 제로로 리세트되고 +1만큼 증가한다. 결과로서, 하부 24비트 영역, 즉, 16MByte 영역을 액세스할 수 있다. 이 경우, 올림수와 24비트로부터 23비트로의 빌림수는 무난하다. 결과로서, 어드레스(00000000H)와 어드레스(00FFFFFFH)는 연속적인 어드레스가 되고 데이터 액세스는 이 영역에서 순환할 수 있다.

상술한 본 실시예에 있어서, 베이스 어드레스로서 제로 레지스터(1-11)에 기억된 제로값 데이터, 즉, 하한 어드레스는 베이스 어드레스로서 사용되고, 베이스 어드레스로서 상한 어드레스를 기억하는 판독 전용 레지스터, 예를 들어, FFFFFFFFH의 데이터를 사용할 수 있어 상한 어드레스에 어드레스(FFFFFFFFH)를 할당한다.

이 경우, 어드레스(00000000H)와 어드레스(FFFFFFFFH)는 또한 연속적인 어드레스가 되고 데이터 어드레스는 경계상에서 순환한다. 결과로서, 내장 ROM(1-2), 내장 RAM(1-3), 및 주변회로(1-4-1 내지 1-4-3)와 같은 내장 하드웨어 자원의 어드레스는 어드레스(FFFFFFFFH±32KByte)내의 어드레스 영역에 할당될 수 있다.

본 발명에 있어서, 베이스 어드레스용 레지스터로서 CPU 내의 판독 전용 레지스터를 이용하고 제로값 데이터를 이용함으로써 포인터용 범용 레지스터를 유지할 필요가 없다. 더욱이, 모든 하드웨어 자원은 프로그램 어드레스 공간과 CPU의 데이터 어드레스 공간의 상한과 하한 순환을 이용하여 0 어드레스 근방에 메모리와 주변 회로와 같은 모든 하드웨어 자원을 매핑하는 구성으로 액세스될 수 있다.

상술한 바와 같이, 본 발명은 범용 레지스터의 사용 효율을 개선하고 프로그램에 필요한 메모리 용량을 감소시키고 마이크로컴퓨터의 다른 부분의 동작을 위한 메모리 용량의 감소를 제공한다.

Claims

상한 어드레스와 하한 어드레스가 순환하는 어드레스 공간을 갖는 중앙 처리 장치와, 상기 어드레스 공간내에 어드레스되고 상기 중앙 처리 장치에 의해 액세스되는 기억 수단과 주변 회로를 구비하는 마이크로컴퓨터에 있어서, 중앙 처리 장치는 베이스 어드레스 데이터를 기억하는 판독 전용 레지스터; 코드 비트 신호에 기초하여 상기 기억 수단과 주변 회로의 적어도 하나의 상대 어드레스 데이터를 상기 어드레스 공간에 대응하는 비트 폭으로 확장하는 코드 확장 수단; 및 상기 레지스터로부터 판독된 베이스 어드레스 데이터와 상기 코드 확장 수단에 의해 확장된 데이터를 연산하고 상기 기억 수단과 상기 주변 회로의 적어도 하나의 어드레스를 발생하는 연산 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 레지스터는 상기 베이스 어드레스로서 상기 상한 어드레스를 기억하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 레지스터는 상기 베이스 어드레스로서 상기 하한 어드레스를 기억하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 레지스터는 상기 베이스 어드레스로서 상기 제로값 데이터를 기억하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 기억 수단과 상기 주변 회로의 상기 어드레스들을 상기 레지스터에 기억된 상기 베이스 어드레스의 중심이 위치하는 어드레스 영역에 할당하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제1항에 있어서, 상기 중앙 처리 장치, 상기 기억 수단 및 상기 주변 회로는 단일칩으로 구성된 것을 특징으로 하는 마이크로컴퓨터.
상한 어드레스와 하한 어드레스가 순환하고 상기 하한 어드레스값이 제로인 어드레스 공간을 갖는 중앙 처리 장치와, 상기 어드레스 공간내에 어드레스되고 상기 중앙 처리 장치에 의해 액세스되는 기억 수단과 주변 회로를 구비하는 마이크로컴퓨터에 있어서, 중앙 처리 장치는 베이스 어드레스 데이터로서 제로값을 기억하는 판독 전용 레지스터; 코드 비트 신호에 기초하여 상기 기억 수단과 주변 회로의 적어도 하나의 상대 어드레스 데이터를 상기 어드레스 공간에 대응하는 비트 폭으로 확장하는 코드 확장 수단; 및 상기 레지스터로부터 판독된 상기 제로값 데이터와 상기 코드 확장 수단에 의해 확장된 상기 상대 어드레스 데이터를 연산하고 상기 기억 수단과 상기 주변 회로의 적어도 하나의 어드레스를 발생하는 연산 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제7항에 있어서, 상기 기억 수단과 상기 주변 회로의 상기 어드레스들을 상기 레지스터에 기억된 상기 베이스 어드레스의 중심이 위치하는 어드레스 영역에 할당하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제7항에 있어서, 상기 중앙 처리 장치, 상기 기억 수단 및 상기 주변 회로는 단일칩으로 구성된 것을 특징으로 하는 마이크로컴퓨터.
상한 어드레스와 하한 어드레스가 순환하는 어드레스 공간을 갖는 중앙 처리 장치와, 상기 어드레스 공간내에 어드레스되고 상기 중앙 처리 장치에 의해 액세스되는 기억 수단과 주변 회로를 구비하는 마이크로컴퓨터에 있어서, 중앙 처리 장치는 베이스 어드레스 데이터로서 상기 상한 어드레스 데이터를 기억하는 판독 전용 레지스터; 코드 비트 신호에 기초하여 상기 기억 수단과 상기 주변 회로의 적어도 하나의 상대 어드레스 데이터를 상기 어드레스 공간에 대응하는 비트 폭으로 확장하는 코드 확장 수단; 및 상기 레지스터로부터 판독된 상기 상한 데이터와 상기 코드 확장 수단에 의해 확장된 상기 상대 어드레스 데이터를 연산하고 상기 기억 수단과 상기 주변 회로의 적어도 하나의 어드레스를 발생하는 연산 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제10항에 있어서, 상기 기억 수단과 상기 주변 회로의 상기 어드레스들을 상기 레지스터에 기억된 상기 베이스 어드레스의 중심이 위치하는 어드레스 영역에 할당하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
제10항에 있어서, 상기 중앙 처리 장치, 상기 기억 수단 및 상기 주변 회로는 단일칩으로 구성된 것을 특징으로 하는 마이크로컴퓨터.
중앙 처리 장치가 어드레스를 발생하여 기억 수단과 주변 회로를 액세스하는 어드레스 발생 방법에 있어서, 베이스 어드레스가 하한 어드레스이고, 상한 어드레스와 상기 하한 어드레스가 순환하는 어드레스 공간을 발생하는 단계와, 상기 베이스 어드레스 데이터를 판독하는 단계와, 상기 기억 수단과 상기 주변 회로의 상대 어드레스 데이터의 적어도 하나를 판독하는 단계와, 상기 상대 어드레스 데이터를 상기 어드레스 공간에 대응하는 비트 폭으로 확장하는 단계와, 상기 베이스 어드레스 데이터와 확장된 상기 상대 어드레스 데이터를 연산하고 상기 기억 수단과 상기 주변 회로의 적어도 하나의 어드레스를 발생하는 단계를 구비하는 것을 특징으로 하는 어드레스 발생 방법.
제13항에 있어서, 상기 기억 수단과 상기 주변 회로의 상기 어드레스들을 상기 베이스 어드레스의 중심이 위치하는 어드레스 영역에 할당하는 단계를 추가로 구비하는 것을 특징으로 하는 어드레스 발생 방법.
제13항에 있어서, 상기 베이스 어드레스로서 제로값을 할당하는 단계를 추가로 구비하는 것을 특징으로 하는 어드레스 발생 방법.
중앙 처리 장치가 어드레스를 발생하여 기억 수단과 주변 회로를 액세스하는 어드레스 발생 방법에 있어서, 베이스 어드레스가 상한 어드레스이고, 상한 어드레스와 상기 하한 어드레스가 순환하는 어드레스 공간을 발생하는 단계와, 상기 베이스 어드레스 데이터를 판독하는 단계와, 상기 기억 수단과 상기 주변 회로의 상대 어드레스 데이터의 적어도 하나를 판독하는 단계와, 상기 상대 어드레스 데이터를 상기 어드레스 공간에 대응하는 비트 폭으로 확장하는 단계와, 상기 베이스 어드레스 데이터와 확장된 상기 상대 어드레스 데이터를 연산하고 상기 기억 수단과 상기 주변 회로의 적어도 하나의 어드레스를 발생하는 단계를 구비하는 것을 특징으로 하는 어드레스 발생 방법.
제16항에 있어서, 상기 기억수단과 상기 주변 회로의 상기 어드레스들을 상기 베이스 어드레스의 중심이 위치하는 어드레스 영역에 할당하는 단계를 추가로 구비하는 것을 특징으로 하는 어드레스 발생 방법.