KR970007643A - 마이크로컴퓨터와 어드레스 발생 방법 - Google Patents
마이크로컴퓨터와 어드레스 발생 방법 Download PDFInfo
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Abstract
CPU(1-1)는 상한 어드레스와 하한 어드레스가 연속하는 어드레스 공간을 구비한다. 제로 레지스터(1-11)내에 기억된 제로값 데이터는 베이스 어드레스로서 사용되고, 32비트 제로 데이터는 제로 레지스터(1-11)로부터 판독된다. 또한, 상대 어드레스를 지정하는 16비트 데이터(disp)는 코드 확장수단(1-12)에 의해 32비트로 코드 확장된다. 제로 레지스터(1-11)로부터 판독된 32비트 제로값 데이터와 32비트로 확장된 상대 어드레스를 지정하는 데이터(disp)는 32비트 가산기(1-7)에의해 함께 가산되어 액세스 목적의 어드레스(1-8)를 발생시킨다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 실시예의 마이크로컴퓨터의 구조를 나타내는 블록도, 제2도는 본 실시예의 마이크로컴퓨터상의 메모리 맵을 나타내는 도면.
Claims (17)
- 상한 어드레스와 하한 어드레스가 순환하는 어드레스 공간을 갖는 중앙 처리 장치와, 상기 어드레스 공간내에 어드레스되고 상기 중앙 처리 장치에 의해 액세스되는 기억 수단과 주변 회로를 구비하는 마이크로컴퓨터에 있어서,중앙 처리 장치는 베이스 어드레스 데이터를 기억하는 판독 전용 레지스터; 코드 비트 신호에 기초하여 상기 기억 수단과 주변 회로의 적어도 하나의 상대 어드레스 데이터를 상기 어드레스 공간에 대응하는 비트 폭으로 확장하는 코드 확장 수단; 및 상기 레지스터로부터 판독된 베이스 어드레스 데이터와 상기 코드 확장 수단에 의해 확장된 데이터를 연산하고 상기 기억 수단과 상기 주변 회로의 적어도 하나의 어드레스를 발생하는 연산 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
- 제1항에 있어서, 상기 레지스터는 상기 베이스 어드레스로서 상기 상한 어드레스를 기억하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
- 제1항에 있어서, 상기 레지스터는 상기 베이스 어드레스로서 상기 하한 어드레스를 기억하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
- 제1항에 있어서, 상기 레지스터는 상기 베이스 어드레스로서 상기 제로값 데이터를 기억하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
- 제1항에 있어서, 상기 기억 수단과 상기 주변 회로의 상기 어드레스들을 상기 레지스터에 기억된 상기 베이스 어드레스의 중심이 위치하는 어드레스 영역에 할당하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
- 제1항에 있어서, 상기 중앙 처리 장치, 상기 기억 수단 및 상기 주변 회로는 단일칩으로 구성된 것을 특징으로 하는 마이크로컴퓨터.
- 상한 어드레스와 하한 어드레스가 순환하고 상기 하한 어드레스값이 제로인 어드레스 공간을 갖는 중앙 처리 장치와, 상기 어드레스 공간내에 어드레스되고 상기 중앙 처리 장치에 의해 액세스되는 기억 수단과 주변 회로를 구비하는 마이크로컴퓨터에 있어서, 중앙 처리 장치는 베이스 어드레스 데이터로서 제로값을 기억하는 판독 전용 레지스터; 코드 비트 신호에 기초하여 상기 기억 수단과 주변 회로의 적어도 하나의 상대 어드레스 데이터를 상기 어드레스 공간에대응하는 비트 폭으로 확장하는 코드 확장 수단; 및 상기 레지스터로부터 판독된 상기 제로값 데이터와 상기 코드 확장수단에 의해 확장된 상기 상대 어드레스 데이터를 연산하고 상기 기억 수단과 상기 주변 회로의 적어도 하나의 어드레스를 발생하는 연산 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
- 제7항에 있어서, 상기 기억 수단과 상기 주변 회로의 상기 어드레스들을 상기 레지스터에 기억된 상기 베이스 어드레스의 중심이 위치하는 어드레스 영역에 할당하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
- 제7항에 있어서, 상기 중앙 처리 장치, 상기 기억 수단 및 상기 주변 회로는 단일칩으로 구성된 것을 특징으로 하는 마이크로컴퓨터.
- 상한 어드레스와 하한 어드레스가 순환하는 어드레스 공간을 갖는 중앙 처리 장치와, 상기 어드레스 공간내에 어드레스되고 상기 중앙 처리 장치에 의해 액세스되는 기억 수단과 주변 회로를 구비하는 마이크로컴퓨터에 있어서,중앙 처리 장치는 베이스 어드레스 데이터로서 상기 상한 어드레스 데이터를 기억하는 판독 전용 레지스터; 코드 비트 신호에 기초하여 상기 기억 수단과 상기 주변 회로의 적어도 하나의 상대 어드레스 데이터를 상기 어드레스 공간에 대응하는 비트 폭으로 확장하는 코드 확장 수단; 및 상기 레지스터로부터 판독된 상기 상한 데이터와 상기 코드 확장 수단에 의해 확장된 상기 상대 어드레스 데이터를 연산하고 상기 기억 수단과 상기 주변 회로의 적어도 하나의 어드레스를 발생하는 연산 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
- 제10항에 있어서, 상기 기억 수단과 상기 주변 회로의 상기 어드레스들을 상기 레지스터에 기억된 상기베이스 어드레스의 중심이 위치하는 어드레스 영역에 할당하는 수단을 구비하는 것을 특징으로 하는 마이크로컴퓨터.
- 제10항에 있어서, 상기 중앙 처리 장치, 상기 기억 수단 및 상기 주변 회로는 단일칩으로 구성된 것을 특징으로 하는 마이크로컴퓨터.
- 중앙 처리 장치가 어드레스를 발생하여 기억 수단과 주변 회로를 액세스하는 어드레스 발생 방법에 있어서, 베이스 어드레스가 하한 어드레스이고, 상한 어드레스와 상기 하한 어드레스가 순환하는 어드레스 공간을 발생하는 단계와, 상기 베이스 어드레스 데이터를 판독하는 단계와, 상기 기억 수단과 상기 주변 회로의 상대 어드레스 데이터의 적어도 하나를 판독하는 단계와, 상기 상대 어드레스 데이터를 상기 어드레스 공간에 대응하는 비트 폭으로 확장하는 단계와, 상기 베이스 어드레스 데이터와 확장된 상기 상대 어드레스 데이터를 연산하고 상기 기억 수단과 상기 주변 회로의적어도 하나의 어드레스를 발생하는 단계를 구비하는 것을 특징으로 하는 어드레스 발생 방법.
- 제13항에 있어서, 상기 기억 수단과 상기 주변 회로의 상기 어드레스들을 상기 베이스 어드레스의 중심이 위치하는 어드레스 영역에 할당하는 단계를 추가로 구비하는 것을 특징으로 하는 어드레스 발생 방법.
- 제13항에 있어서, 상기 베이스 어드레스로서 제로값을 할당하는 단계를 추가로 구비하는 것을 특징으로 하는 어드레스 발생 방법.
- 중앙 처리 장치가 어드레스를 발생하여 기억 수단과 주변 회로를 액세스하는 어드레스 발생 방법에 있어서, 베이스 어드레스가 상한 어드레스이고, 상한 어드레스와 상기 하한 어드레스가 순환하는 어드레스 공간을 발생하는 단계와, 상기 베이스 어드레스 데이터를 판독하는 단계와, 상기 기억 수단과 상기 주변 회로의 상대 어드레스 데이터의 적어도 하나를 판독하는 단계와, 상기 상대 어드레스 데이터를 상기 어드레스 공간에 대응하는 비트 폭으로 확장하는 단계와, 상기 베이스 어드레스 데이터와 확장된 상기 상대 어드레스 데이터를 연산하고 상기 기억 수단과 상기 주변 회로의 적어도 하나의 어드레스를 발생하는 단계를 구비하는 것을 특징으로 하는 어드레스 발생 방법.
- 제16항에 있어서, 상기 기억수단과 상기 주변 회로의 상기 어드레스들을 상기 베이스 어드레스의 중심이 위치하는 어드레스 영역에 할당하는 단계를 추가로 구비하는 것을 특징으로 하는 어드레스 발생 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
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