JPH0298756A - 仮想記憶のアドレス変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ベージング機構によって仮想ページアドレス
を対応する実メモリの実ページアドレスに変換するアド
レス変換装置に関する。

〔従来の技術〕

従来、この種のアドレス変換装置には、第５図に示すよ
うに、実メモリ上にアドレス変換用のマツプテーブル１
０が割り当てられており、入力する仮想ページアドレス
をインデックスとして上記マツプテーブル１０を参照し
て対応する実ページアドレスとページ属性フラグとに変
換し、上記実ページアドレス１２とページ属性フラグ１
１とを図示しない命令処理部（ＣＰＵ）に出力すると共
に、上記実ページアドレス１２によって実メモリをアク
セスしていた。なお、上記マツプテーブル１０の各エン
トリは、ｎビット幅であり、ｍビットのページ属性フラ
グと、ｎ−ｍビットの実ページアドレスとからなるもの
とする。

〔発明が解決しようとする課題〕

ところが、上記装！ではワード長ｎピントがページ属性
フラグにも割り当てられるため、２°−１ページまでの
実ページアドレスによってしか実メモリをアクセスでき
ず、実ページアドレス長が短くなってしまうという欠点
があった。また、マンブチ−プルのビット幅を増やすと
、それに伴う装置内のハード及びシステムが増大し、コ
ストが高くなるという問題点があった。

本発明は、上記実状に鑑みなされたもので、マツプテー
ブルのビット幅を増やすことなく、実ページアドレス長
を大きくすることができるアドレス変換装置を提供する
ことを課題とする。

〔課題を解決するための手段物＋硼〕

主記憶手段（実メモリ）の実ページアドレスとページ属
性フラグとを仮想ページアドレスに対応させて記憶し、
変換要求時に所定の仮想ページアドレスを対応する前記
実ページアドレスとページ属性フラグとに変換する仮想
記憶のアドレス変換装置において、前記主記憶手段の常
駐領域以外の領域を示す実ページアドレスとページ属性
フラグとを記憶する第１のマツプテーブルと、前記主記
憶手段の常駐領域を示す実ページアドレスとアドレス拡
張部分とを記憶する第２のマツプテーブルと、所定のペ
ージ属性フラグとアドレス拡張部分とを記憶し、前記第
１のマツプテーブルの仮想ページアドレス指定に対して
は該所定のアドレス拡張部分を出力し、前記第２のマツ
プテーブルの仮想ページアドレス指定に対しては該所定
のページ属性フラグを出力するデータ出力制御手段とを
具える。

〔作用〕

第１のマツプテーブルを参照した場合には、仮想ページ
アドレスに対応して読み出した実ページアドレスとペー
ジ属性フラグとを命令処理部（ＣＰＵ）に出力すると共
に、上記実ページアドレスとデータ出力制御手段からの
所定のアドレス拡張部分とを実メモリに出力する。また
、第２のマツプテーブルを参照した場合には、読み出し
た実ページアドレスとアドレス拡張部分とを実メモリに
出力すると共に、上記実ページアドレスとデータ出力制
御手段からの所定のページ属性フラグとをＣＰＵに出力
する。従って、マツプテーブルのワード幅を増やすこと
なく、実ページアドレスのビット長を大きくすることが
できる。

〔実施例〕

本発明の実施例を第１図乃至第４図の図面に基づき詳細
に説明する。

第１図は、本発明の概略構成を示すブロック図である６
図において、本発明のアドレス変換装置は、第１のマツ
プテーブル２０と、第２のマツプテーブル２１と、デコ
ード回路２２と、フラグ／アドレス発生回路２３とから
なっている。

第１のマ・ｙブチ−プル２０は、第２図に示すように、
ｎビット幅の各エントリからなり、上記各エントリは実
メモリ２４のスワップアウトされる記憶領域をアクセス
するｎ−ｍビットの実ページアドレス２０ａとｍビット
のページ属性フラグ２０ｂとが記憶されている。上記ペ
ージ属性フラグ２０ｂには、ｒｅｆｅｒｅｎｃｅ、ｐｒ
ｅｓｅｎｔ、ｄｉｒｔｙ、ｗｒｌｔｅ　　ｐｒｏｔｅｃ
ｔ等の所定ビット数のフラグ、或いはそれらをエンコー
ドしたもの等がありうる。第２のマツプテーブル２１は
、第３図に示すように、ｎビット幅の各エントリからな
り、上記各エントリは実メモリ２４のスワップアウトさ
れない常駐記憶領域をアクセスするｎ−ｍビットの実ペ
ージアドレス２１ａと上記実ページアドレス２１ａのｍ
ビットのアドレス拡張部分２１ｂとが記憶されている。

上記マツプテーブル２０．２１は、ＣＰＵ２５から出力
される仮想ページアドレスに対応する実ページアドレス
とページ属性フラグ又は実ページアドレスとアドレス拡
張部分を読み出している。

デコード回路２２は、上記ＣＰＵ２５から出力される仮
想ページアドレスを入力し、上記アドレスが第１のマツ
プテーブル２０に対するものか、第２のマツプテーブル
２１に対するものが区別するマツプテーブル信号をフラ
グ／アドレス発生回路２３に出力している。　ｒ！ＡＩ
えば、第１のマツプテ−プル２Ｑに対する仮想ページア
ドレスが“００００”〜“Ｉ　ＦＦＦ“で、第２のマツ
プテーブル２１に対する仮想ページアドレスが“２００
０″′〜“２ＦＦＦ”の場合、デコード回路２２は、仮
想ページアドレスの最上位バイトが′２”以上の時には
、ローレベルのマツプテーブル信号を出力し、′２ｎ未
渦の時には、ハイレベルのマツプテーブル信号を出力す
る。

フラグ／アドレス発生回路２３は、第４図に示すように
、所定のフラグデータを格納するフラグデータレジスタ
２６と、所定の拡張アドレスを格納する拡張アドレスレ
ジスタ２７と、第１のマツプテーブル２０からのページ
属性フラグ２０ｂをＡ入力として取り込むと共に、上記
フラグデータレジスタ２６からのフラグデータをＢ入力
として取り込み、上記マツプテーブル信号に基づきＡ又
はＢを選択してフラグデータとして出力する第１のマル
チプレクサ２８と、上記拡張アドレスレジスタ２７から
の拡張アドレスをＡ入力として取り込むと共に、第２の
マツプテーブル２１からのアドレス拡張部分をＢ入力と
して取り込み、上記マツプテーブル信号に基づきＡ又は
Ｂを選択して実メモリ２４の拡張アドレスとして出力す
る第２のマルチプレクサ２９とからなる。

上記フラグ／アドレス発生回路２３がらのフラグデータ
は、第１のマツプテーブル２０からの実ページアドレス
と共にＣＰＵ２５に入力し、拡張アドレスは、第２のマ
ツプテーブル２１からの実ページアドレスと共に実メモ
リ２４に入力する。

なお、ＣＰＵ２５から実メモリ２４へは、オフセットア
ドレスが出力しており、上記実メモリ２４へ入力したア
ドレスをオフセットしている。

次に本発明に係るアドレス変換の動作について説明する
。

まず、ＣＰＵ２５から第１のマツプテーブル２０に対応
する仮想ページアドレスが出力されると、第１のマツプ
テーブル２０は、該当する実ページアドレス２０ａとペ
ージ属性フラグ２０ｂ（実施例では、３ビツト）とを読
み出し、ページ属性フラグ２０ｂをフラグ／アドレス発
生回路２３に出力する。また、仮想ページアドレスは、
デコード回路２２にも入力しており、デコード回路２２
は上記仮想ページアドレスに対応してハイレベルのマツ
プテーブル信号を出力する。フラグ／アドレス発生回路
２３の各マルチプレクサ２８．２９は、マツプテーブル
信号がハイレベルの場合には、Ａ入力である第１のマツ
プテーブル２０からのページ属性フラグ２０ｂ及び拡張
アドレスレジスタ２７からの拡張アドレス（実施例では
、“０００”）を取り込んで出力する。従って、ページ
属性フラグ２０ｂは、第１のマツプテーブル２０からの
実ページアドレス２０ａと共にＣＰＵ２５へ出力するこ
とができ、上記拡張アドレスは、実ページアドレス２０
ａと共に実メモリ２４へ出力することができる。すなわ
ち、上記第１のマツプテーブル２０でマツピングされる
部分は、従来と同様に参照することができる。

また第２のマツプテーブル２１に対応する仮想ページア
ドレスが出力されると、第２のマツプテーブル２１は、
該当する実ページアドレス２１ａとアドレス拡張部分２
１ｂを読み出し、アドレス拡張部分２１ｂをフラグ／ア
ドレス発生回路２３に出力する。また、デコード回１？
１２２は、上記仮想ページアドレスに対応してローレベ
ルのマンブチ−プル信号を出力する。フラグ／アドレス
発生口Ｆ＃１２３の各マルチプレクサ２８．２９は、マ
ツプテーブル信号がローレベルの場合には、Ｂ入力であ
る第２のマツプテーブル２１からのアドレス拡張部分２
１ｂ及びフラグデータレジスタ２６からのフラグデータ
（実施例では、“１０１”で、この値は、そのページに
対応するスワップアウトされない実メモリの常駐記憶領
域が存在することを示すものである。）を取り込んで出
力する。従って、アドレス拡張部分２１ｂは、上記実ペ
ージアドレス２１ａと共に実メモリ２４へ出力すること
ができ、上記フラグデータは、上記実ページアドレス２
１ａと共にＣＰＵ２５へ出力することができる。すなわ
ち、上記第２のマツプテーブル２１でマツピングされる
部分は、ページ属性フラグを得ることができないので、
この部分は上述したごとく、常駐記憶領域として使用す
る。

従って、本発明では、参照するマツプテーブルに応じて
所定のフラグデータ及び拡張アドレスを発生させて実ペ
ージアドレスと共に、ＣＰＵ及び実メモリへ出力するこ
とができるので、マツプテーブルのワード幅を増やすこ
となく、実ページアドレスのビット長を大きくすること
ができる。

なお、実施例では、第２のマツプテーブルは第１のマツ
プテーブルにおけるページ属性フラグを拡張アドレス部
分としたが、これに限らず、一部のフラグをそのまま残
しておくことも可能である。

この場合、アクセスできる実アドレスは、実施例よりも
小さくなるが、仮想ページアドレスに対応する実メモリ
が存在するかどうかを第２のマツプテーブルの実ページ
アドレスの特定値（フラグデータ）で示す必要がなくな
り、判定し易くなる。

また、各マツプテーブルのいずれか一方又は双方を２つ
以上のマツプテーブルに分割することも可能である。第
１のマツプテーブルを分割する場合には、それぞれに対
応する拡張アドレスレジスタの値を変えて、より大きな
実メモリをアクセスすることができる。第２のマツプテ
ーブルを分割する場合には、それぞれに対応するフラグ
データレジスタの値を変えて、例えば一方にライトプロ
テクトをかけ、もう一方にはかけない方法ができる。

双方を分割した場合には、上記した効果を合わせたもの
となる。

〔発明の効果〕

以上説明したように、本発明では、マツプテーブルのワ
ード幅を増やすことなく、実ページアドレスのビット長
を大きくすることができるので、ハード及びシステムの
増大を防ぎ、製作コストの低下を図ることができる。

【図面の簡単な説明】

第１図は本発明に係るアドレス変換装置の概略構成を示
すブロック図、第２図、第３図は本発明に係るマツプテ
ーブルの構成の一例を示す図、第４図は本発明に係るフ
ラグ／アドレス発生回路の構成を示すブロック図、第５
図は従来のアドレス変換を説明するための図である。 １０．２０．２１・・・マツプテーブル、１１．２ｏ　
ｂ　・・・ページ属性フラグ、１２．２０ａ、２１ａ・
・・実ページアドレス、２１ｂ・・・アドレス拡張部分
、２２・・・デコード回路、２３・・・フラグ／アドレ
ス発生回路、２４・・・実メモリ、２５・・・命令処理
部（ＣＰＵ）、２６．２７・・・レジスタ、２８．２９
・・・マルチプレクサ。 第１図 第２図 第３ｍ 第４図

Claims (1)

1. 【特許請求の範囲】 主記憶手段の実ページアドレスとページ属性フラグとを
   仮想ページアドレスに対応させて記憶し、変換要求時に
   所定の仮想ページアドレスを対応する前記実ページアド
   レスとページ属性フラグとに変換する仮想記憶のアドレ
   ス変換装置において、実ページアドレスとページ属性フ
   ラグとを記憶する第１のマップテーブルと、 実ページアドレスとアドレス拡張部分とを記憶する第２
   のマップテーブルと、 所定のページ属性フラグとアドレス拡張部分とを記憶し
   、前記第１のマップテーブルの仮想ページアドレス指定
   に対しては該所定のアドレス拡張部分を出力し、前記第
   ２のマップテーブルの仮想ページアドレス指定に対して
   は該所定のページ属性フラグを出力するデータ出力制御
   手段と を具えたことを特徴とする仮想記憶のアドレス変換装置
   。