KR900000774A - 가상 메모리의 페이지 테이블 - Google Patents
가상 메모리의 페이지 테이블 Download PDFInfo
- Publication number
- KR900000774A KR900000774A KR1019890007792A KR890007792A KR900000774A KR 900000774 A KR900000774 A KR 900000774A KR 1019890007792 A KR1019890007792 A KR 1019890007792A KR 890007792 A KR890007792 A KR 890007792A KR 900000774 A KR900000774 A KR 900000774A
- Authority
- KR
- South Korea
- Prior art keywords
- physical address
- address
- virtual
- virtual address
- page table
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
- G06F2212/684—TLB miss handling
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Debugging And Monitoring (AREA)
- Steroid Compounds (AREA)
Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래 기술의 컴퓨터 시스템의 블록도,
제2도는 본 발명에 따른 구조를 갖는 컴퓨터 시스템에 대한 블록도,
제3도는 가상 어드레스를 그래프로 도시한 도면,
Claims (12)
- 컴퓨터 시스템으로서, (a) 중앙처리장치; (b) 가상 어드레스로 참조되는 데이타를 포함하는 가상 어드레스 공간과, 물리 어드레스로 참조되는 데이타를 포함하는 물리 어드레스 공간을 구비한 메모리 시스템; (c) 가상 어드레스로 참조되는 소정 부분의 데이타를 포함하며서, 가상 어드레스로 참조되는 소정 부분의 데이타에 대한 가상 어드레스가 물리 어드레스를 구비하며 물리 어드레스로 참조되는 데이타; (d) 물리 어드레스 공간내에 있고, 가상 어드레스로 참조되는 소정부분의 데이타의 가상 어드레스중 소정의 하나에 대한 대응 물리 어드레스 정보를 포함하는 위치를 설정하는 물리 어드레스에 의해 참조되며 그 위치는 자체내에 있는 근접 페이지 테이블 메모리 공간; (e) 중앙 처리장치에 의해 발명된 가상 어드레스를 대응물리 어드레스로 번역하는 번역 메카니즘; 을 구비하는데, (f) 상기 번역메카니즘은 중앙처리 장치와 메모리 시스템 사이에 결합되어서, 중앙 처리 장치에서 발생된 가상 어드레스는 대응 물리 어드레스로 번역되고, 그 대응물리 어드레스는 물리어드레스로 참조되는 데이타를 인출하도록 메모리 시스템의 물리 어드레스 공간으로 전송되며; (g) 상기 번역 메카니즘은 그 번역 메카니즘에 대응 물리 어드레스 정보를 제공하도록 소정 부분의 상기 페이지 테이블 메모리 공간을 포함하는 번역 버퍼를 구비하며; (h) 상기 물리 어드레스 공간의 근접 페이지 테이블 메모리 공간을 참조하는데 사용되는 물리어드레스 대응 한세트의 근접 가상 어드레스에 대한 베이스 가상 어드레스를 구비한 베이스 가상 어드레스 레지스터; (i) 상기 물리어드레스 공간내에서 근접 페이지 테이블 메모리 공간의 베이스를 배치시키는 제1물리 어드레스와 상기 베이스 가상 어드레스 레지스터내에 포함된 베이스 가상 어드레스 사이의 고정 오프셋 정보를 포함하는 페이지 테이블 프로토타입 레지스터; 및 (j)페이지 테이블 메모리 공간의 소정 부분으로 번역 버퍼를 로드 시키는 로딩 수단; 을 구비하는데, (k) 상기 로딩수단은 중앙처리장치, 베이스 가상 어드레스 레지스터 및 페이지 테이블 포르토 타입 레지스터에 결합되어서, 그 수단은, (i) 제1가상 어드레스에 대한 대응 물리 어드레스 정보를 포함하는 페이지 테이블 메모리 공간내의 위치에 맞도록 제2가상 어드레스를 생성키위해 중앙처리 장치에서 발생된 제1가상 어드레스를 베이스 가상 어드레스 레지스터내에 있는 가상 어드레스에 부가시키고, (ii) 제 2가상 어드레스에 대응하는 물리 어드레스 정보를 생성키위해 상기 페이지 테이블 프로토타입 레지스터내에 있는 오프셋 정보에 상기 제2가상 어드레스 적어도 한 부분을 부가 시키며 (iii) 상기 번역버퍼를 제2가상 어드레스의 적어도 한부분과, 상기 제2가상 어드레스에 대응하는 물리어드레스 정보로 로드 시킬 수 있는 것을 특징으로 하는 컴퓨터 시스템.
- 제1항에 있어서, 상기 번역 메카니즘은 그 번역 메카니즘에 널 매핑 정보를 제공하도록 번역 버퍼내로 로드되는 널 매핑 정보를 발생하게끔 동작하는 것을 특징으로 하는 시스템.
- 제1항에 있어서, 상기 가상 어드레스 공간은 페이지로 분할되며, 그 페이지 각각은 가상 페이지 수로서 확인되고 소정수의 어드레스 가능 데이타 장치를 포함하고, (b)상기 물리 어드레스 공간은 페이지 프레임으로 분할되며,그 페이지 프레임 각각은 페이지 프레임수로서 확인되고, 상기 가상 어드레스 공간내에 있는 어드레스 가능 데이타 장치의 소정수와 동일한 수의 어드레스 가능 데이타 장치를 포함하여, (c) 상기 번역 버퍼는 가상 어드레스를 참조되는 소정 부분의 데이타의 가상 어드레스 중 소정의 하나에 대한 가상페이지 수와, 전술한 가상 페이지수 다음에 대응하는 페이지 프레임수를 포함하고, (d) 상기 번역 메카니즘은 가상 어드레스로 부터의 물리 어드레스와 상기 번역 버퍼에 포함된 대응 페이지 프레임수를 결정하는 것을 특징으로 하는 시스템.
- 제3항에 있어서, 상기 페이지 테이블 프로토타입 레지스터는 근접 페이지 테이블메모리 공간의 베이스를 배치시키는 제 1 물리 어드레스와 관련한 페이지 프레입수에서 베이스 가상 어드레스 레지스터에 있는 가상 어드레스와 관련한 가상 페이지 수를 차감한 것과 동일한 페이지 프레임 수를 포함하는 것을 특징으로 하는 시스템.
- 제1항에 있어서, 상기 번역 버퍼 로딩수단은 중앙처리장치를 구비하는 것을 특징으로 하는 시스템.
- 컴퓨터 시스템으로서, (a) 중앙처리장치 ; (b) 가상 어드레스로 참조되는 데이타를 포함하는 가상 어드레스 공간과, 물리 어들스로 참조되는 데이타를 포함하는 물리 어드레스 공간을 구비한 메모리 시스템 ; (c) 가상 어드레스로 참조되는 소정 부분의 데이타를 포함하여서,가상 어드레스로 참조되는 소정 부분의 데이타에 대한 가상 어드레스가 물리 어드레스를 구비하며 물리 어드레스로 참조되는 데이타 ; (d) 물리 어드레스 공간내에 있고, 가상 어드레스로 참조되는 소정 부분의 데이타의 가상 어드레스중 소정의 하나에 대한 대응물리 어드레스정보를 포함하는 위치를 설정하는 물리 어드레스에 의해 참조되며 그 위치는 자체내에 있는 페이지 테이블 메모리 공간 ; (e) 중앙처리장치에 의해 발생된 가상 어드레스를 대응물리 어드레스로 번역하는 번역 메카니즘 ; 을 구비하는데, (f) 사익 번역 메카니즘은 중앙처리장치와 메모리 시스템 사이에 결합되어서, 중앙처리장치에서 발생된 가상 어드레스는 대응 물리 어드레스로 번역되고, 그 대응 물리 어드레스는 물리어드레스로 참조되는 데이타를 인출하도록 메모리 시스템의 어드레스 공간으로 전송되며 ; (g) 상기 번역 메카니즘은 그 메카니즘에 대응 물리 어드레스 정보를 제공하도록 상기 페이지 테이블 메미로 공간의 소정부분과 동일한 정보를 포함하며 ; (h) 페이지 테이블 메모리 공간을 참조키 위한 물리 어드레스에 대응하는 한세트의 가상 어드레스에 대한 위치를 포함하는 페이지 테이블 메모리 공간 ; (i) 정보를 구비한 번역 메카 니즘을 제공하여서, 페이지 테이블 메모리 공간을 참조하면서 적어도 임의 하나의 가상 어드레스를 대응 물리 어드레스로 번역하도록 적어도 임의 하나의 가상 어드레스세트와 대응 물리어드레스를 포함하고 있는 번역 버퍼내의 페이지 테이블 메모리공간의 소정 부분과 동일한정보 ; 및(j) 페이지 테이블 메모리 공간을 참조하도록 가상 어드레스와 대응 물리 어드레스 세트사이의 공지의 역 참조 정보를 포함하는 페이지 테이블 엔트리 프로토타입 메타니즘을 구비한 페이지 테이블 메모리 공간의 소정수와 동일한 정보로 번역 버퍼를 로드시키는 로딩 수단; 을 구비하는데, 그 메카니즘은 가상 어드레스와 공지의 역참조정보 세트중 대응 하나로 부터 폐이지 테이블 메모리 공간을 참조하기 위하여 물리 어드레스 정보를 발생시키도록 동작하는 것을 특징으로 하는 컴퓨터 시스템.
- 컴퓨터 시스템으로서, (a) 중앙처리장치; (b) 가상 어드레스로 참조되는 데이타를 포함하는 가상 어드레스 공간과, 물리어드레스로 참조되는 데이타를 포함하는 물리어드레스 공간을 구비한 메모리 시스템; (c)대응 물리어드레스를 구비한 각각의 가상 어드레스중 임의의 하나; (d) 물리 어드레스 공간내에 있고, 가상 어드레스의 임의의 하나에 대한 대응 물리 어드레스 정보를 각각이 포함하고 있는 위치를 설정하는 물리 어드레스에 의해 참조되며 상기 위치는 자체내에 있는 페이지 테이블 메모리 공간; (e) 중앙처리장치에서 발생된 가상어드레스를 대응 물리 어드레스로 번역하는 번역 메카니즘; 을 구비하는데, (f) 상기 번역 메카니즘은 중앙처리장치와 메모리 시스템 사이에 결합되어서, 중상처리장치에서 발생된 가상 어드레스는 대응 물리 어드레스로 번역되고, 그 대응 물리 어드레스는 물리 어드레스로 참조되는 데이타를 인출하도록 메모리 시스템의 물리 어드레스 공간으로 전송되고; (g) 상기 번역 메카니즘은 그 번역 메카니즘에 대응 물리어드레스 정보를 제공하도록 소정 부분의 사익 페이지 테이블 메모리 공간을 포함하는 번역버퍼를 구비하며; (h) 상기 페이지 테이블 메모리 공간은 페이지 테이블 메모리 공간을 참조하도록 물리 어드레스에 대응하는 한세트이 가상 어드레스에 맞는 위치를 포함하고; (i) 페이지 테이블 메모리 공간을 참조하도록 가상 어드레스와 대응 물리 어드레스 세트사이의 공지의 역 참조 정보를 포함하는 페이지 테이블 프로토 타입 메카니즘; 을 구비하는데, (j) 상기 페이지 테이블 프로토타입 메카니즘은 가상 어드레스 세트중 대응하는 하나로부터 페이지 테이블 메모리 공간을 참조키위한 물리 어드레스 정보와 상기 페이지 테이블 프로토타입 메카니즘 포함된 공지의 역 참조정보를 결정하도록 동작하는 것을 특징으로 하는 컴퓨터 시스템.
- 제7항에 있어서, (a) 페이지 테이블 메모리 공간은 각각의 물리어드레스 공간과 가상 어드레스 공간에 접촉하며, (b) 상기 공지의 역 참조정보는 고정 오프셋 정보를 포함하는 것을 특징으로 하는 시스템.
- 가상 어드레스에 의해 참조되는 데이타를 갖는 가상 메모리 공간과 물리 어드레스에 의해 참조되는 데이타를 갖는 물리 어드레스 공간을 구비하고, 상기 가상 어드레스 중 임의의 하나는 대응 물리어드레스, 가상 어드레스 정보와 대응 물리 어드레스 정보로 로드되는 번역버퍼를 구비한 컴퓨터 시스템의 번역버퍼를 로딩시키는 방법에 있어서, (a) 물리 어드레스 공간내에 있고, 가상 어드레스 정보에 대응하는 물리 어드레스 정보를 포함하고 있는 위치를 설정하는 물리 어드레스에 의해 참조되는 접촉 페이지 테이블 메모리 공간을 제공하는 단계; (b) 물리 어드레스 공간의 접촉 페이지 테이블 메모리 공간을 참조하는데 사용되는 물리 어드레스 대응 접촉 가상 어드레스 세트 중 베이스 가상 어드레스를 포함한 베이스 가상 어드레스 레지스터를 제공하는 단계; (c) 물리 어드레스 공간내의 접촉 페이지 테이블 메모리 공간의 베이스를 배치시키는 제 1물리 어드레스와, 베이스 가상 어드레스 레지스터내에 포함된 베이스 가상 어드레스 사이의 고정 오프셋정보를 갖고 있는 페이지 테이블 엔트리 프로토타입 레지스터를 제공하는 단계; (d) 번역 버퍼를 로드시키도록 컴퓨터 시스템을 동작시키는 단계를 포함하는데, 그 단계는 (i) 소정의 하나의 가상 어드레스에 대한 대응 물리 어드레스 정보를 포함하는 페이지 테일블 메모리 공간위치에 맞는 제 2가상 어드레스를 산출토록 소정의 하나의 가상 어드레스중 한 부분을 베이스 가상 어드레스 레지스터내에 포함된 가상 어드레스에 부가하는 단계; (ii) 제 2가상 어드레스에 대응하는 물리어드레스 정보를 생성하여 어드레스를 제공하도록 상기 페이지 테이블 엔트리 프로토타입 레지스터내에 있는 오프셋 정보에 상기 제 2가상 어드레스의 적어도 한 부분을 부가한 단계; (iii) 상기 번역 버퍼를 제 2가상 어드레스의 적어도 한부분과 상기 제 2가상 어드레스에 대응하는 물리어드레스 정보로 로드 시키는 단계에 의해 번역 버퍼를 로드 시킬 수 있는 것을 특징으로 하는 번역 버퍼 로딩 방법.
- 가상 어드레스에 의해 참조되는 데이타를 갖는 메모리 공간과, 물리 어드레스에 의해 참조되는 데이타를 갖는 메모리 공간을 구비하고, 상기 가상 어드레스 중 임의의 하나는 대응 물리어드레스, 가상 어드레스 정보와 대응 물리 어드레스 정보로 로드되는 번역 버퍼를 구비한 컴퓨터 시스템의 번역 버퍼를 로딩시키는 방법에 있어서, (a) 물리 메모리 공간내에, 물리 어드레스 공간의 페이지 테이블 메모리 공간을 참조하는데 사용되는 물리 어드레스 대응 한세트의 가상 어드레스에 관한 가상 어드레스 정보의 한 부분인, 가상 어드레스 정보의 대응 물리 어드레스 정보를 포함하는 위치를 설정하는 물리 어드레스에 의해 참조되는 페이지 테이블 메모리 공간을 제공하는 단계; (b) 페이지 테이블 메모리 공간을 참조하는데 사용되는 물리 어드레스 대응 가상 어드레스 세트에 관한 가상 어드레스의 정보의 임의의 부분의 적어도 한 파트에 관한 정보를 포함한 번역 버퍼로 페이지 테이블 메모리 공간의 소정 부분과 동일한 정보를 로딩 시킴으로서 번역 버퍼를 로드시키도록 컴퓨터 시스템을 동작시키는 단계를 포함하는데, 상기 번역 버퍼를 로딩시키는 단계는 페이지 테이블 메모리 공간을 참조하는데 사용되는 물리 에드레스 대응 가상 어드레스 세트의 적어도 한 파트와 관련하여 물리 어드레스 정보를 동적으로 발생시키도록 가상 어드레스와 대응 물리 어드레스 세트 사이의 역 참조 정보를 사용함으로써 실행되는 것을 특징으로 하는 번역 버퍼 로딩 방법.
- 가상 어드레스에 의해 참조되는 데이타를 갖는 메모리 공간관 물리 어드레스에 의해 참조되는 데이타를 갖는 메모리 공간을 구비하고, 상기 가상 어드레스 중 임의의 하나는 대응 물리어드레스, 가상 어드레스 정보와, 대응 물리어드레스 정보로 로드되는 번역 버퍼를 구비한 컴퓨터 시스템의 번역 버퍼를 로딩시키는 방법에 있어서, (a) 물리 메모리 공간내에, 물리 어드레스 공간의 페이지 테이블 메모리 공간을 참조하는데 사용되는 물리 어드레스 대응 가상 어드레스 세트와 관련한 가상 어드레스 정보에 대응하는 물리 어드레스 정보를 포함하는 위치를 설정하는 물리 어드레스에 의해 참조되는 페이지 테이블 메모리 공간을 제공하는 단계; (b) 페이지 테이블 메모리 공간과 대응 물리 어드레스를 참조하는데 사용되는 물리 어드레스 대응 가상 어드레스 세트사이에 역 참조 정보를 제공하는 단계; (c) 페이지 테이블 메모리 공간을 참조키위해 대응 물리 어드레스에 대한 물리 어드레스 정보를 결정하도록 가상 어드레스 세트의 가상 어드레스로서 상기 역 참조정보를 사용하는 단계를 포함하는 것을 특징으로 하는 번역 버퍼 로딩방법.
- 제11항에 있어서, 상기 페이지 테이블 메모리 공간은 근접되며, 상기 역 참조정보는 고정 오프셋 정보인 것을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US20288688A | 1988-06-06 | 1988-06-06 | |
US202886 | 1988-06-06 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR900000774A true KR900000774A (ko) | 1990-01-31 |
KR930001885B1 KR930001885B1 (ko) | 1993-03-19 |
Family
ID=22751629
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019890007792A KR930001885B1 (ko) | 1988-06-06 | 1989-06-05 | 가상 메모리의 페이지 테이블 |
Country Status (7)
Country | Link |
---|---|
EP (1) | EP0345589B1 (ko) |
JP (1) | JP2537550B2 (ko) |
KR (1) | KR930001885B1 (ko) |
AT (1) | ATE129351T1 (ko) |
AU (1) | AU607615B2 (ko) |
CA (1) | CA1319448C (ko) |
DE (1) | DE68924557T2 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100737418B1 (ko) * | 2001-10-31 | 2007-07-09 | 주식회사 포스코 | 교반기의 교반날개 자동 위치조정장치 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1016743B (zh) * | 1988-12-03 | 1992-05-20 | 国际商业机器公司 | 虚拟存储器管理系统和方法 |
JP3261708B2 (ja) * | 1991-09-12 | 2002-03-04 | 富士ゼロックス株式会社 | 仮想計算機のアドレス変換方式 |
US9280473B2 (en) | 2004-12-02 | 2016-03-08 | Intel Corporation | Method and apparatus for accessing physical memory from a CPU or processing element in a high performance manner |
CN101645043B (zh) * | 2009-09-08 | 2012-01-04 | 成都市华为赛门铁克科技有限公司 | 写数据的方法、读数据的方法及存储设备 |
US10261916B2 (en) * | 2016-03-25 | 2019-04-16 | Advanced Micro Devices, Inc. | Adaptive extension of leases for entries in a translation lookaside buffer |
US10324838B2 (en) | 2017-10-12 | 2019-06-18 | International Business Machines Corporation | Virtually addressable hardware global kernel segment table |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1988002148A1 (en) * | 1986-09-15 | 1988-03-24 | Motorola, Inc. | A transparent translation method and apparatus for use in a memory management unit |
JPS63197255A (ja) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | アドレス変換装置 |
-
1989
- 1989-05-29 DE DE68924557T patent/DE68924557T2/de not_active Expired - Fee Related
- 1989-05-29 AT AT89109655T patent/ATE129351T1/de not_active IP Right Cessation
- 1989-05-29 EP EP89109655A patent/EP0345589B1/en not_active Expired - Lifetime
- 1989-06-01 AU AU35919/89A patent/AU607615B2/en not_active Ceased
- 1989-06-05 CA CA000601736A patent/CA1319448C/en not_active Expired - Fee Related
- 1989-06-05 KR KR1019890007792A patent/KR930001885B1/ko not_active IP Right Cessation
- 1989-06-06 JP JP1143963A patent/JP2537550B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100737418B1 (ko) * | 2001-10-31 | 2007-07-09 | 주식회사 포스코 | 교반기의 교반날개 자동 위치조정장치 |
Also Published As
Publication number | Publication date |
---|---|
JPH02236652A (ja) | 1990-09-19 |
EP0345589B1 (en) | 1995-10-18 |
DE68924557T2 (de) | 1996-06-27 |
JP2537550B2 (ja) | 1996-09-25 |
AU607615B2 (en) | 1991-03-07 |
AU3591989A (en) | 1989-12-07 |
EP0345589A2 (en) | 1989-12-13 |
EP0345589A3 (en) | 1991-08-07 |
KR930001885B1 (ko) | 1993-03-19 |
CA1319448C (en) | 1993-06-22 |
DE68924557D1 (de) | 1995-11-23 |
ATE129351T1 (de) | 1995-11-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR920013132A (ko) | 우선변환 참조 버퍼 | |
JP4562919B2 (ja) | ダイナミック・ディスプレイ・メモリを実装するための方法および装置 | |
DK59487A (da) | Lager for en databehandlingsenhed | |
KR920001333A (ko) | 고성능 프로세서의 번역 버퍼를 위한 그레뉼 어리티 힌트를 이용하는 프로세서 동작 방법 | |
KR960002005A (ko) | 메모리 어드레스 공간 관리 방법, 메모리 어드레스 공간 관리 장치 및 컴퓨터 시스템 | |
ES8103868A1 (es) | Un sistema para acceder a modulos de memoria | |
KR840006526A (ko) | 데이타 처리장치에 있어서 오퍼레이팅 시스템 슈퍼바이저 방법 및 장치 | |
KR960018907A (ko) | 가상 기억장치 변환을 효율적으로 공용하기 위한 장치 및 방법 | |
KR840007190A (ko) | 버퍼기억장치의 단일비트 에러처리 시스템 | |
CA2088779A1 (en) | Computer performance by simulated cache associativity | |
KR920013135A (ko) | 우선변환참조버퍼에서 적중수를 증가시키기 위한 장치 | |
KR910017286A (ko) | 캐쉬 및 프리페치 버퍼를 갖는 데이타 처리 시스템 및 방법 | |
KR900000774A (ko) | 가상 메모리의 페이지 테이블 | |
JP2007520014A (ja) | 状況切換え環境中におけるアドレス変換技術 | |
BR9501455A (pt) | Sistema de computador com dispositivo capaz de endereçar equipamentos DASD com capacidade superior a 528 megabytes e método correspondente | |
KR930022203A (ko) | 메모리 관리방법, 메모리 관리 원조 장치 및 메모리 관리 시스템을 갖춘 컴퓨터 시스템 | |
DE3280449D1 (de) | Digitales Datenverarbeitungssystem. | |
DE69323111D1 (de) | Auflösung der Mehrdeutigkeit für Kontrolle eines elastischen Speichers für Untersystemeinheit | |
JPS6015971B2 (ja) | 緩衝記憶装置 | |
CN115934581B (zh) | 一种跨进程内存的处理方法及系统 | |
KR900013395A (ko) | 어드레스 변환 장치 | |
GB1348171A (en) | Status marking of variables | |
KR890007165A (ko) | 가상적으로 어드레스된 통합 캐시의 다중모우드 제어 | |
KR960015254A (ko) | 기억데이타 억세스방법과 그 장치 | |
KR900010565A (ko) | 정보처리장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
G160 | Decision to publish patent application | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |