JPH0594376A - ポータブルコンピユータ - Google Patents
ポータブルコンピユータInfo
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- JPH0594376A JPH0594376A JP3255331A JP25533191A JPH0594376A JP H0594376 A JPH0594376 A JP H0594376A JP 3255331 A JP3255331 A JP 3255331A JP 25533191 A JP25533191 A JP 25533191A JP H0594376 A JPH0594376 A JP H0594376A
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- JP
- Japan
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- memory
- address
- cpu
- data processing
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵが実在しないメモリ空間をアクセスし
ても、データの破壊等不都合が発生しないコンピュータ
を提供することである。 【構成】 ＣＰＵ10の出力したアドレスデータは、互換
性維持のためにシステムの設計上定められたアドレスの
上限値及び実装されたメモリの最大アドレスと比較され
る。ＣＰＵ10の出力したアドレスデータが上記上限値及
び最大アドレスより大きいとき、ＣＰＵ10が存在しえな
いアドレス空間をアクセスしたと判断して、そのメモリ
サイクルは無効とされる。
ても、データの破壊等不都合が発生しないコンピュータ
を提供することである。 【構成】 ＣＰＵ10の出力したアドレスデータは、互換
性維持のためにシステムの設計上定められたアドレスの
上限値及び実装されたメモリの最大アドレスと比較され
る。ＣＰＵ10の出力したアドレスデータが上記上限値及
び最大アドレスより大きいとき、ＣＰＵ10が存在しえな
いアドレス空間をアクセスしたと判断して、そのメモリ
サイクルは無効とされる。
Description
【０００１】
【産業上の利用分野】本発明は実装可能なメモリのアド
レス空間がＣＰＵがアクセス可能なメモリ空間より小さ
いタイプのコンピュータに関する。
レス空間がＣＰＵがアクセス可能なメモリ空間より小さ
いタイプのコンピュータに関する。
【０００２】
【従来の技術】ＣＰＵがアクセス可能なアドレス空間の
大きさに比して実装されているメモリの記憶容量が小さ
いコンピュータが存在する。
大きさに比して実装されているメモリの記憶容量が小さ
いコンピュータが存在する。
【０００３】
【発明が解決しようとする課題】この種コンピュータで
は、なんらかの原因により、ＣＰＵが実在しない記憶エ
リアをアクセスすることが起こりうる。このような場合
に、ラップアラウンド現象により、指定されたアクセス
アドレス位置とは異なるアドレス位置がアクセスされる
ことになる。例えば、16Ｍバイトの総記憶容量を有する
コンピュータのＣＰＵが21Ｍバイト目のアドレスを指定
した場合、ラップアラウンド現象が生じると、５（21−
16＝５）Ｍバイト目のデータがアクセスされることにな
る。このような事態が発生すると、メモリの記憶データ
が破壊されたり、誤ったデータがＣＰＵに供給され、Ｃ
ＰＵが誤動作する等の問題が発生する可能性がある。
は、なんらかの原因により、ＣＰＵが実在しない記憶エ
リアをアクセスすることが起こりうる。このような場合
に、ラップアラウンド現象により、指定されたアクセス
アドレス位置とは異なるアドレス位置がアクセスされる
ことになる。例えば、16Ｍバイトの総記憶容量を有する
コンピュータのＣＰＵが21Ｍバイト目のアドレスを指定
した場合、ラップアラウンド現象が生じると、５（21−
16＝５）Ｍバイト目のデータがアクセスされることにな
る。このような事態が発生すると、メモリの記憶データ
が破壊されたり、誤ったデータがＣＰＵに供給され、Ｃ
ＰＵが誤動作する等の問題が発生する可能性がある。
【０００４】この発明は上記実情に鑑みてなされたもの
で、実装されていない記憶領域がアクセスされた場合で
も、不都合が発生しないコンピュータを提供することを
目的とする。この発明の発明の他の目的はラップアラウ
ンド現象が不必要に生することのないコンピュータを提
供することである。
で、実装されていない記憶領域がアクセスされた場合で
も、不都合が発生しないコンピュータを提供することを
目的とする。この発明の発明の他の目的はラップアラウ
ンド現象が不必要に生することのないコンピュータを提
供することである。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、この発明のコンピュータは、互換性維持のために予
め定められた最大記憶容量を保持する手段と、システム
に実装されたメモリの記憶容量を保持する手段と、前記
メモリをアクセスするデータ処理手段と、前記データ処
理手段に接続され、前記データ処理手段が上記最大記憶
容量及び前記実装されたメモリの憶容量を越えた領域へ
のアクセスを要求しているか否かを判別し、越えた領域
へのアクセスを要求している時、対応するメモリサイク
ルを無効化する手段を備え、実在しない記憶領域に対す
るアクセスを無効化することを特徴とするコンピュー
タ。
め、この発明のコンピュータは、互換性維持のために予
め定められた最大記憶容量を保持する手段と、システム
に実装されたメモリの記憶容量を保持する手段と、前記
メモリをアクセスするデータ処理手段と、前記データ処
理手段に接続され、前記データ処理手段が上記最大記憶
容量及び前記実装されたメモリの憶容量を越えた領域へ
のアクセスを要求しているか否かを判別し、越えた領域
へのアクセスを要求している時、対応するメモリサイク
ルを無効化する手段を備え、実在しない記憶領域に対す
るアクセスを無効化することを特徴とするコンピュー
タ。
【０００６】さらに、前記コンピュータは、前記データ
処理手段をリセットする手段と前記データ処理手段のリ
セット後、前記データ処理手段のファージャンプ命令の
フェッチが終了するまで、前記無効化手段によるメモリ
サイクルの無効化を禁止する手段を備え、データ処理手
段の立ち上げを可能としてもよい。
処理手段をリセットする手段と前記データ処理手段のリ
セット後、前記データ処理手段のファージャンプ命令の
フェッチが終了するまで、前記無効化手段によるメモリ
サイクルの無効化を禁止する手段を備え、データ処理手
段の立ち上げを可能としてもよい。
【０００７】
【作用】上記構成により、この発明にかかるコンピュー
タによれば、ＣＰＵ等のデータ処理手段が、互換性保持
のために予め定められた記憶領域及び実装されたメモリ
の記憶容量を越えた領域へのアクセスを要求したとき、
その事実が検出され、対応するメモリサイクルが無効と
される。従って、ラップアラウンド現象等による問題が
発生しない。しかも、互換性保持のために予め定められ
た記憶領域と実装されたメモリの記憶容量の両方に関し
てチェックを行っているので、信頼性が高い。また、Ｃ
ＰＵのなかには、ファージャンプ命令のフェッチのため
に、大きなアドレス値を出力するものがあるが、ファー
ジャンプ命令のフェッチのときに、前述の無効化手段に
よるアクセスの無効化を禁止このようなＣＰＵをデータ
処理手段として使用した場合でも、データ処理を滞りな
く実行できる。
タによれば、ＣＰＵ等のデータ処理手段が、互換性保持
のために予め定められた記憶領域及び実装されたメモリ
の記憶容量を越えた領域へのアクセスを要求したとき、
その事実が検出され、対応するメモリサイクルが無効と
される。従って、ラップアラウンド現象等による問題が
発生しない。しかも、互換性保持のために予め定められ
た記憶領域と実装されたメモリの記憶容量の両方に関し
てチェックを行っているので、信頼性が高い。また、Ｃ
ＰＵのなかには、ファージャンプ命令のフェッチのため
に、大きなアドレス値を出力するものがあるが、ファー
ジャンプ命令のフェッチのときに、前述の無効化手段に
よるアクセスの無効化を禁止このようなＣＰＵをデータ
処理手段として使用した場合でも、データ処理を滞りな
く実行できる。
【０００８】
【実施例】以下、図１を参照して本発明の一実施例にか
かるコンピュータの構成を説明する。本実施例のシステ
ムは、従来のパーソナルコンピュータとの互換性を維持
するため、ゲート回路18を境界として、ゲート回路の右
側は16ビット系のシステムを採用し、ゲート回路の左側
はＣＰＵ10の性能に合わせて32ビット系のシステムを採
用している。
かるコンピュータの構成を説明する。本実施例のシステ
ムは、従来のパーソナルコンピュータとの互換性を維持
するため、ゲート回路18を境界として、ゲート回路の右
側は16ビット系のシステムを採用し、ゲート回路の左側
はＣＰＵ10の性能に合わせて32ビット系のシステムを採
用している。
【０００９】第１図に於いて、10はシステム全体の制御
を司るＣＰＵであり、内部にキャッシュメモリを含む。
ＣＰＵ10は32ビットのデータＤ31 - 0と32ビットのアド
レスＡ31 - 2 （データバスのビット幅が４バイトのた
め、アドレスＡ0,Ａ 1は使用されない）を処理する能力
を有す。ＣＰＵ10としては、例えば、インテル社の製品
番号180486タイプのＣＰＵを使用可能である。
を司るＣＰＵであり、内部にキャッシュメモリを含む。
ＣＰＵ10は32ビットのデータＤ31 - 0と32ビットのアド
レスＡ31 - 2 （データバスのビット幅が４バイトのた
め、アドレスＡ0,Ａ 1は使用されない）を処理する能力
を有す。ＣＰＵ10としては、例えば、インテル社の製品
番号180486タイプのＣＰＵを使用可能である。
【００１０】10は内部制御バスである。12は32ビット幅
の内部データバスであり、データＤ31-0を伝送する。13
は27ビット幅の内部アドレスバスであり、アドレスＡ26
-2を伝送する。14はメモリ制御バスであり、後述するシ
ステムメモリにＲＡＳ／ＣＡＳ（ローアドレスストロー
ブ／コラムアドレスストローブ）等のメモリ制御信号を
伝送する。15はメモリアドレスバスであり、システムメ
モリをアクセスするためのアドレスデータ（ローアドレ
ス、コラムアドレス等）を伝送する。
の内部データバスであり、データＤ31-0を伝送する。13
は27ビット幅の内部アドレスバスであり、アドレスＡ26
-2を伝送する。14はメモリ制御バスであり、後述するシ
ステムメモリにＲＡＳ／ＣＡＳ（ローアドレスストロー
ブ／コラムアドレスストローブ）等のメモリ制御信号を
伝送する。15はメモリアドレスバスであり、システムメ
モリをアクセスするためのアドレスデータ（ローアドレ
ス、コラムアドレス等）を伝送する。
【００１１】17は16ビット幅のデータバス17D と、20ビ
ット幅の下位アドレスバス17L 及び７ビット幅の上位ア
ドレスバス17U から構成されるシステムバスである。デ
ータバス17D は16ビットのデータＤ15-0を伝送し、下位
アドレスバス17L はアドレスデータＡ19-0を伝送し、上
位アドレスバス17U はアドレスデータＡ23-17 を伝送す
る。
ット幅の下位アドレスバス17L 及び７ビット幅の上位ア
ドレスバス17U から構成されるシステムバスである。デ
ータバス17D は16ビットのデータＤ15-0を伝送し、下位
アドレスバス17L はアドレスデータＡ19-0を伝送し、上
位アドレスバス17U はアドレスデータＡ23-17 を伝送す
る。
【００１２】18はゲートアレーで構成されたゲート回路
である。このゲート回路18は内部バス12、13とシステム
バス17との間の接続インターフェイスを取るバスドライ
バ、システムバス17をコントロールするバスコントロー
ラ、アドレスバス13と17(U,L) 相互間でアドレスを転送
制御し、システムメモリをリード／ライト制御するメモ
リコントローラを含む。このメモリコントローラはＣＰ
Ｕ10が出力したアドレスが互換性維持のために予め定め
られたメモリ容量の上限値及び実装されたメモリの記憶
容量を越えた範囲を指定しているか否かを判別する回路
を備える。
である。このゲート回路18は内部バス12、13とシステム
バス17との間の接続インターフェイスを取るバスドライ
バ、システムバス17をコントロールするバスコントロー
ラ、アドレスバス13と17(U,L) 相互間でアドレスを転送
制御し、システムメモリをリード／ライト制御するメモ
リコントローラを含む。このメモリコントローラはＣＰ
Ｕ10が出力したアドレスが互換性維持のために予め定め
られたメモリ容量の上限値及び実装されたメモリの記憶
容量を越えた範囲を指定しているか否かを判別する回路
を備える。
【００１３】19はゲート回路18のアドレス制御の下にア
クセスされるメインメモリであり、本実施例では、４Ｍ
バイトの容量を有する。20、21は拡張メモリであり、拡
張メモリ接続用のメモリスロットに任意に装着される。
拡張メモリは、例えば、２Ｍバイト、４Ｍバイト等の記
憶容量を有する。メインメモリ19、拡張メモリ20、21を
システム側にあるメモリという意味で、まとめてシステ
ムメモリと呼ぶ。
クセスされるメインメモリであり、本実施例では、４Ｍ
バイトの容量を有する。20、21は拡張メモリであり、拡
張メモリ接続用のメモリスロットに任意に装着される。
拡張メモリは、例えば、２Ｍバイト、４Ｍバイト等の記
憶容量を有する。メインメモリ19、拡張メモリ20、21を
システム側にあるメモリという意味で、まとめてシステ
ムメモリと呼ぶ。
【００１４】本実施例においては、従来のパーソナルコ
ンピュータとの互換性を維持するため、システムメモリ
を含むシステム全体の記憶容量の上限値が予め定められ
ている。例えば、いわゆるＡＴパソコンとの互換性を維
持する必要がある場合には、システム全体のメモリの記
憶容量は16Ｍバイトに制限されている（互換性を意識し
ない場合には、ＣＰＵの性能の範囲内で、メモリを拡張
することは任意に可能である）。
ンピュータとの互換性を維持するため、システムメモリ
を含むシステム全体の記憶容量の上限値が予め定められ
ている。例えば、いわゆるＡＴパソコンとの互換性を維
持する必要がある場合には、システム全体のメモリの記
憶容量は16Ｍバイトに制限されている（互換性を意識し
ない場合には、ＣＰＵの性能の範囲内で、メモリを拡張
することは任意に可能である）。
【００１５】22は初期化ルーチン（IRT ）等のＢＩＯＳ
（基本入出力プログラム）を格納したＢＩＯＳ−ＲＯＭ
である。23は２セットのＤＭＡ（ダイレクトメモリアク
セス）コントローラ、２セットのプログラマブル割り込
みコントローラ（PIC ）、プログラマブル割り込みタイ
マ（PIT ）、シリアル入出力インターフェイス（SI
O）、フロッピィディスクドライブ（FDD ）、ＦＤＤ用
のクロックを生成する周波数発振器（VFO ）を収納した
スーパインテグレーションＩＣ（SI）である。
（基本入出力プログラム）を格納したＢＩＯＳ−ＲＯＭ
である。23は２セットのＤＭＡ（ダイレクトメモリアク
セス）コントローラ、２セットのプログラマブル割り込
みコントローラ（PIC ）、プログラマブル割り込みタイ
マ（PIT ）、シリアル入出力インターフェイス（SI
O）、フロッピィディスクドライブ（FDD ）、ＦＤＤ用
のクロックを生成する周波数発振器（VFO ）を収納した
スーパインテグレーションＩＣ（SI）である。
【００１６】24はハードディスクドライブインターフェ
イス（HDD-I/F ）、25は時計モジュール（RTC; Real-Ti
me Clock ）である。26はキーボード／デスプレーコン
トローラ（KBC, DISP-CONT）であり、キーボード、ディ
スプレイ装置を制御する。
イス（HDD-I/F ）、25は時計モジュール（RTC; Real-Ti
me Clock ）である。26はキーボード／デスプレーコン
トローラ（KBC, DISP-CONT）であり、キーボード、ディ
スプレイ装置を制御する。
【００１７】29は必要に応じてシステムバス17, ゲート
回路18、内部バス14,15 を介してシステムメモリ19 - 2
1 をアクセス可能なマスタカード33、拡張ユニット（拡
張ボード）等が接続される拡張用コネクタである。30
は、外部拡張メモリ34、モデム等が接続されるＩＳＡス
ロットである。次に、第２図のタイミングチャートを参
照して図１のコンピュータの動作を説明する。
回路18、内部バス14,15 を介してシステムメモリ19 - 2
1 をアクセス可能なマスタカード33、拡張ユニット（拡
張ボード）等が接続される拡張用コネクタである。30
は、外部拡張メモリ34、モデム等が接続されるＩＳＡス
ロットである。次に、第２図のタイミングチャートを参
照して図１のコンピュータの動作を説明する。
【００１８】通常状態において、ＣＰＵ10がシステムメ
モリ19 - 20 をアクセスする場合、ＣＰＵ10は、クロッ
ク信号ＣＬＫに同期してアドレスステータス信号（ＡＤ
Ｓ＃、＃は負論理を示す）を出力すると共に、アクセス
の対象がメモリであるか入出力ポートであるかを示す信
号Ｍ／ＩＯ＃、アクセルの対象がデータであるかコード
であるかを示す信号Ｄ／Ｃ＃等を制御バスを介してゲー
ト回路18に供給する。さらに、ＣＰＵ10は、クロック信
号ＣＬＫに同期してアドレスデータを出力する。ゲート
回路18はＣＰＵ10の出力アドレスをローアドレスとカラ
ムアドレスに変換し、バス14, 15を介してシステムメモ
リ19 - 21 にＲＡＳ／ＣＡＳと共にアドレスデータ等を
供給する。以上の動作が終了すると、ゲート回路18はメ
モリサイクルの終了を示すレディ信号ＲＤＹ＃信号をＣ
ＰＵ10に供給する。これにより、アクセスの種類に応じ
て、システムメモリ19 - 21 にデータが書き込まれ、ま
たは、システムメモリ19 - 21 からデータが読み出され
る。
モリ19 - 20 をアクセスする場合、ＣＰＵ10は、クロッ
ク信号ＣＬＫに同期してアドレスステータス信号（ＡＤ
Ｓ＃、＃は負論理を示す）を出力すると共に、アクセス
の対象がメモリであるか入出力ポートであるかを示す信
号Ｍ／ＩＯ＃、アクセルの対象がデータであるかコード
であるかを示す信号Ｄ／Ｃ＃等を制御バスを介してゲー
ト回路18に供給する。さらに、ＣＰＵ10は、クロック信
号ＣＬＫに同期してアドレスデータを出力する。ゲート
回路18はＣＰＵ10の出力アドレスをローアドレスとカラ
ムアドレスに変換し、バス14, 15を介してシステムメモ
リ19 - 21 にＲＡＳ／ＣＡＳと共にアドレスデータ等を
供給する。以上の動作が終了すると、ゲート回路18はメ
モリサイクルの終了を示すレディ信号ＲＤＹ＃信号をＣ
ＰＵ10に供給する。これにより、アクセスの種類に応じ
て、システムメモリ19 - 21 にデータが書き込まれ、ま
たは、システムメモリ19 - 21 からデータが読み出され
る。
【００１９】これに対し、例えば、ＣＰＵ10が、互換性
維持のためにシステム設定されたメモリ容量の上限値及
び実装されたメモリの記憶容量越えて、例えば、21Ｍバ
イト目の位置をアクセスしたと仮定する。この場合、ゲ
ート回路18はこの事実を検出し、ＣＰＵ10のアクセスを
無視し、ＲＡＳ、ＣＡＳ、ロー／コラムアドレス等を出
力することなく、メモリサイクルの終了を示すレディ信
号ＲＤＹ＃をＣＰＵ10に返却する。このため、ＣＰＵ10
によるメモリアクセスは実行されず、そのメモリサイク
ルは無効化されたことになる。
維持のためにシステム設定されたメモリ容量の上限値及
び実装されたメモリの記憶容量越えて、例えば、21Ｍバ
イト目の位置をアクセスしたと仮定する。この場合、ゲ
ート回路18はこの事実を検出し、ＣＰＵ10のアクセスを
無視し、ＲＡＳ、ＣＡＳ、ロー／コラムアドレス等を出
力することなく、メモリサイクルの終了を示すレディ信
号ＲＤＹ＃をＣＰＵ10に返却する。このため、ＣＰＵ10
によるメモリアクセスは実行されず、そのメモリサイク
ルは無効化されたことになる。
【００２０】このような構成とするすることにより、Ｃ
ＰＵ10が実在しないアドレス空間をアクセスした際に、
ラップアラウンド現象により、下位アドレスが同一の記
憶領域がアクセスされるという事態が防止できる。次
に、ＣＰＵ10が実在しない記憶空間をアクセスしたか否
かを判別する構成（ゲート回路18の一部）を図３を参照
して説明する。
ＰＵ10が実在しないアドレス空間をアクセスした際に、
ラップアラウンド現象により、下位アドレスが同一の記
憶領域がアクセスされるという事態が防止できる。次
に、ＣＰＵ10が実在しない記憶空間をアクセスしたか否
かを判別する構成（ゲート回路18の一部）を図３を参照
して説明する。
【００２１】従来のパーソナルコンピュータとの互換性
を維持する上で拡張可能な最大記憶容量はシステムのデ
ザイン段階で決定されるこの互換性維持のための最大記
憶容量をアクセスするために必要とされるアドレスデー
タの最大値（アドレス上限値）がレジスタ51に記憶され
ている。一方、このシステムにセットされた拡張メモリ
の容量（拡張メモリ20, 21, 拡張用コネクタ29, 30に接
続されたＲＯＭとＲＡＭの総容量）はディップスイッチ
等によりユーザーによって予め設定される。この拡張メ
モリの総容量とメイン（固定）メモリ19、ＢＩＯＳ−Ｒ
ＯＭ22の容量の合計、即ち、実装されたメモリの総記憶
容量をアクセスするため必要とされるアドレスデータの
上限値（実装上限値）がレジスタ52に記憶されている。
を維持する上で拡張可能な最大記憶容量はシステムのデ
ザイン段階で決定されるこの互換性維持のための最大記
憶容量をアクセスするために必要とされるアドレスデー
タの最大値（アドレス上限値）がレジスタ51に記憶され
ている。一方、このシステムにセットされた拡張メモリ
の容量（拡張メモリ20, 21, 拡張用コネクタ29, 30に接
続されたＲＯＭとＲＡＭの総容量）はディップスイッチ
等によりユーザーによって予め設定される。この拡張メ
モリの総容量とメイン（固定）メモリ19、ＢＩＯＳ−Ｒ
ＯＭ22の容量の合計、即ち、実装されたメモリの総記憶
容量をアクセスするため必要とされるアドレスデータの
上限値（実装上限値）がレジスタ52に記憶されている。
【００２２】ＣＰＵ10が出力したアドレスとレジスタ5
1, 52に保持されたアドレスは比較器53, 54で比較され
る。両比較器53,54はＣＰＵ10の出力アドレスの方が大
きければハイレベルの信号を出力する。コンパレータ5
3, 54の出力がアンドゲート55に供給され、アンドゲー
ト55の出力がメモリコントローラ56に供給される。この
構成では、ＣＰＵ10の出力アドレスが上記アドレス上限
値及び実装上限値より大きい時、即ち、ＣＰＵ10が互換
性保持用の最大記憶容量と実装記憶容量を越えた領域を
アドレッシングしたとき、メモリコントローラ56にアン
ドゲート55からハイレベルの無効化信号が供給される。
この無効化信号に応答して、メモリコントローラ56はＲ
ＡＳ、ＣＡＳ、ローアドレス、コラムアドレスなどを出
力することなく、ＣＰＵ10にレディ信号ＲＤＹ＃を出力
する。従って、そのメモリサイクルは無効化される。 第２実施例
1, 52に保持されたアドレスは比較器53, 54で比較され
る。両比較器53,54はＣＰＵ10の出力アドレスの方が大
きければハイレベルの信号を出力する。コンパレータ5
3, 54の出力がアンドゲート55に供給され、アンドゲー
ト55の出力がメモリコントローラ56に供給される。この
構成では、ＣＰＵ10の出力アドレスが上記アドレス上限
値及び実装上限値より大きい時、即ち、ＣＰＵ10が互換
性保持用の最大記憶容量と実装記憶容量を越えた領域を
アドレッシングしたとき、メモリコントローラ56にアン
ドゲート55からハイレベルの無効化信号が供給される。
この無効化信号に応答して、メモリコントローラ56はＲ
ＡＳ、ＣＡＳ、ローアドレス、コラムアドレスなどを出
力することなく、ＣＰＵ10にレディ信号ＲＤＹ＃を出力
する。従って、そのメモリサイクルは無効化される。 第２実施例
【００２３】リセット後、ファージャンプ命令実行のた
め大きなアドレスを出力するＣＰＵが市販されている。
この種のＣＰＵを第１図のＣＰＵ10として使用した場
合、リセット後、メモリサイクルが無効化され、以後の
処理が進まない事態が生ずる虞。がある。このため、こ
の種のＣＰＵをＣＰＵ10として採用した場合には、ゲー
ト回路18はＣＰＵ10のリセット後出力されるアドレスを
無効とせずに、受け付ける必要がある。以下、図４を参
照して、リセット後出力されるアドレスを有効とする構
成について説明する。
め大きなアドレスを出力するＣＰＵが市販されている。
この種のＣＰＵを第１図のＣＰＵ10として使用した場
合、リセット後、メモリサイクルが無効化され、以後の
処理が進まない事態が生ずる虞。がある。このため、こ
の種のＣＰＵをＣＰＵ10として採用した場合には、ゲー
ト回路18はＣＰＵ10のリセット後出力されるアドレスを
無効とせずに、受け付ける必要がある。以下、図４を参
照して、リセット後出力されるアドレスを有効とする構
成について説明する。
【００２４】図４の回路では、リセット後、論理“１”
となるアドレスの１つとしてアドレスＡ23が選択され、
このアドレスＡ23とリードコマンド＃がノアゲート61に
供給される。ノアゲート61の出力とスルーホールド型の
ラッチ62の正相出力Ｑはオアゲート63によりオアされ、
オアゲート63の出力はラッチ62のＤ入力端に供給され
る。ＣＰＵ10が出力するアドレスステータス信号ＡＤＳ
＃（ＣＰＵサイクルの最初に出力される）はラッチ62の
クロック端子に供給される。ＣＰＵ10をリセットするた
めのリセット信号がラッチ62のクリア端子に供給され
る。ラッチ62の逆相出力ＱＮが無効化制御信号としてメ
モリコントローラ56に供給される。次に、図４の回路の
動作を説明する。
となるアドレスの１つとしてアドレスＡ23が選択され、
このアドレスＡ23とリードコマンド＃がノアゲート61に
供給される。ノアゲート61の出力とスルーホールド型の
ラッチ62の正相出力Ｑはオアゲート63によりオアされ、
オアゲート63の出力はラッチ62のＤ入力端に供給され
る。ＣＰＵ10が出力するアドレスステータス信号ＡＤＳ
＃（ＣＰＵサイクルの最初に出力される）はラッチ62の
クロック端子に供給される。ＣＰＵ10をリセットするた
めのリセット信号がラッチ62のクリア端子に供給され
る。ラッチ62の逆相出力ＱＮが無効化制御信号としてメ
モリコントローラ56に供給される。次に、図４の回路の
動作を説明する。
【００２５】ＣＰＵ10がリセットされると、ラッチ62の
正相出力Ｑは論理“０”となる。ＣＰＵ10はファジャン
プ命令を実行するためのアドレス、例えば、“ＦＦＦＦ
ＦＦＦ０”と、ＣＰＵサイクルの開始を示すローアクテ
ブのアドレスステータス信号ＡＤＳ＃、ローアクテブの
リードコマンドを出力する。
正相出力Ｑは論理“０”となる。ＣＰＵ10はファジャン
プ命令を実行するためのアドレス、例えば、“ＦＦＦＦ
ＦＦＦ０”と、ＣＰＵサイクルの開始を示すローアクテ
ブのアドレスステータス信号ＡＤＳ＃、ローアクテブの
リードコマンドを出力する。
【００２６】アドレスステータス信号ＡＤＳ＃に応答し
て、ラッチ62はＤ端子に供給される信号をそのまま出力
するスルー状態となる。この時点では、アドレスＡ23に
より、ノアゲート61の出力がＬレベルとなり、オアゲー
ト63の出力はＬレベルとなる。このため、ラッチ62の正
相出力ＱはＬレベル、逆相出力ＱＮはＨレベルとなる。
アドレスステータス信号ＡＤＳ＃がＨレベルに立ち上が
ると、ラッチ62はＤ端子に供給される信号をホールドす
る。従って、ラッチ62の正相出力ＱはＬレベルを、逆相
出力ＱＮはＨレベルを維持する。
て、ラッチ62はＤ端子に供給される信号をそのまま出力
するスルー状態となる。この時点では、アドレスＡ23に
より、ノアゲート61の出力がＬレベルとなり、オアゲー
ト63の出力はＬレベルとなる。このため、ラッチ62の正
相出力ＱはＬレベル、逆相出力ＱＮはＨレベルとなる。
アドレスステータス信号ＡＤＳ＃がＨレベルに立ち上が
ると、ラッチ62はＤ端子に供給される信号をホールドす
る。従って、ラッチ62の正相出力ＱはＬレベルを、逆相
出力ＱＮはＨレベルを維持する。
【００２７】Ｈレベルの逆相出力ＱＮに応答して、メモ
リコントローラ56は図３に示される無効化回路の指示を
無視し、ＣＰＵ10の出力アドレスを受け付ける（有効と
する）。このアドレスは、ＣＰＵ10がファージャンプ命
令（Far Jump命令、ＣＰＵの動作の最初に、所定位置に
記憶されたベクタアドレスをよみ、ベクタアドレスまで
ジャンプし、以後、ジャンプ先に記憶されたインストラ
クションに従って初期化ルーチン等を実行するためのジ
ャンプ命令）を実行するために出力するアドレスであ
る。従って、ゲート回路18はこのアドレス“ＦＦＦＦＦ
ＦＦ０”をベクタアドレスが記憶されているＢＩＯＳ−
ＲＯＭ22の記憶エリアのアドレスに変換し、ＢＩＯＳ−
ＲＯＭ22をアクセスし、ジャンプ命令とベクタアドレス
（ジャンプ先アドレス）を読みだし、ＣＰＵ10に供給す
る。なお、システムデータバス17Dのデータ幅が16ビッ
トであるため、ＢＩＯＳ−ＲＯＭ22からのデータの読み
だしは２回に別けて行われることになる。
リコントローラ56は図３に示される無効化回路の指示を
無視し、ＣＰＵ10の出力アドレスを受け付ける（有効と
する）。このアドレスは、ＣＰＵ10がファージャンプ命
令（Far Jump命令、ＣＰＵの動作の最初に、所定位置に
記憶されたベクタアドレスをよみ、ベクタアドレスまで
ジャンプし、以後、ジャンプ先に記憶されたインストラ
クションに従って初期化ルーチン等を実行するためのジ
ャンプ命令）を実行するために出力するアドレスであ
る。従って、ゲート回路18はこのアドレス“ＦＦＦＦＦ
ＦＦ０”をベクタアドレスが記憶されているＢＩＯＳ−
ＲＯＭ22の記憶エリアのアドレスに変換し、ＢＩＯＳ−
ＲＯＭ22をアクセスし、ジャンプ命令とベクタアドレス
（ジャンプ先アドレス）を読みだし、ＣＰＵ10に供給す
る。なお、システムデータバス17Dのデータ幅が16ビッ
トであるため、ＢＩＯＳ−ＲＯＭ22からのデータの読み
だしは２回に別けて行われることになる。
【００２８】次に、ＣＰＵ10はベクタアドレス、リード
命令、アドレスストローブ信号ＡＤＳ＃等を出力する。
このベクタアドレスはＢＩＯＳ−ＲＯＭ22のアドレス上
限値以下のデータであるので、アドレスＡ23はＬレベル
となる。リードコマンドはローアクテブなので、ノア回
路61の出力はＨレベルとなり、オア回路63の出力もＨレ
ベルとなる。このため、アドレスストローブ信号ＡＤＳ
＃がＬレベルとなって、ラッチ63がスルー状態となる
と、ラッチ63の正相出力ＱはＨレベル、逆相出力ＱＮは
Ｌレベルとなる。アドレスストローブ信号ＡＤＳ＃がＨ
レベルとなって、ラッチ63がホールド状態となると、ラ
ッチ63の正相出力ＱはＨレベル、逆相出力ＱＮはＬレベ
ルを維持し、以後はこの状態を維持する。
命令、アドレスストローブ信号ＡＤＳ＃等を出力する。
このベクタアドレスはＢＩＯＳ−ＲＯＭ22のアドレス上
限値以下のデータであるので、アドレスＡ23はＬレベル
となる。リードコマンドはローアクテブなので、ノア回
路61の出力はＨレベルとなり、オア回路63の出力もＨレ
ベルとなる。このため、アドレスストローブ信号ＡＤＳ
＃がＬレベルとなって、ラッチ63がスルー状態となる
と、ラッチ63の正相出力ＱはＨレベル、逆相出力ＱＮは
Ｌレベルとなる。アドレスストローブ信号ＡＤＳ＃がＨ
レベルとなって、ラッチ63がホールド状態となると、ラ
ッチ63の正相出力ＱはＨレベル、逆相出力ＱＮはＬレベ
ルを維持し、以後はこの状態を維持する。
【００２９】このように、ファージャンプ命令の読みだ
し以後、ラッチ62の逆相出力ＱＮはＬレベルを維持し、
メモリコントローラ56は、図３に示されるオア回路55か
ら供給される無効化信号に応答して動作する。
し以後、ラッチ62の逆相出力ＱＮはＬレベルを維持し、
メモリコントローラ56は、図３に示されるオア回路55か
ら供給される無効化信号に応答して動作する。
【００３０】本願発明は上記実施例に限定されず、種々
の変形が可能である。例えば、上記実施例では、いわゆ
るＡＴパソコンとの互換性保持のため最大記憶容量を16
Ｍバイトとしたが、この値はシステムの構成に応じて任
意に設定できる。同様に、実施例中でしめしたアドレス
値等は、例示であり、これらの値に限定されるものでは
ない。また、例えば、図３、図４に示される回路構成は
これに限定されるものではなく、種々の変形が可能であ
る。
の変形が可能である。例えば、上記実施例では、いわゆ
るＡＴパソコンとの互換性保持のため最大記憶容量を16
Ｍバイトとしたが、この値はシステムの構成に応じて任
意に設定できる。同様に、実施例中でしめしたアドレス
値等は、例示であり、これらの値に限定されるものでは
ない。また、例えば、図３、図４に示される回路構成は
これに限定されるものではなく、種々の変形が可能であ
る。
【００３１】さらに、ＢＩＯＳ−ＲＯＭ 22 の内容を図
示せぬプログラムローダ等を用いてシステムメモリ19 -
21 にロードする構成の場合には、システムメモリ19 -
21のファージャンプ命令がロードされているアクセス
するようにしてもよい。
示せぬプログラムローダ等を用いてシステムメモリ19 -
21 にロードする構成の場合には、システムメモリ19 -
21のファージャンプ命令がロードされているアクセス
するようにしてもよい。
【００３２】上記実施例では、内部バスとシステムバス
を備える構成のコンピュータに本願発明を適用する例を
説明したが、例えば、図５に示されるように、単一のバ
スにＣＰＵ、メモリ等が接続されたシステムに本願発明
を応用することも可能である。
を備える構成のコンピュータに本願発明を適用する例を
説明したが、例えば、図５に示されるように、単一のバ
スにＣＰＵ、メモリ等が接続されたシステムに本願発明
を応用することも可能である。
【図１】この発明の一実施例にかかるコンピュータの回
路ブロック図。
路ブロック図。
【図２】図１に示される回路の動作を説明するためのタ
イミングチャート。
イミングチャート。
【図３】ＣＰＵにより指定された記憶エリアの位置を検
出する回路の回路図。
出する回路の回路図。
【図４】ファージャンプ命令のフェッチを可能とする回
路の構成を示す回路図。
路の構成を示す回路図。
10…ＣＰＵ、11…制御バス、12, 17D …データバス、13
…アドレスバス、14…メモリ制御バス、15…メモリアド
レスバス、17…システムバス、18…ゲート回路、19…シ
ステムメモリ、20, 21…拡張メモリ、22…ＢＩＯＳ−Ｒ
ＯＭ、23…ＩＣ、29, 30…拡張用スロット、33…マスタ
カード、34…外部拡張メモリ、51…互換性維持のために
予め定められたメモリ容量の上限値を記憶したレジス
タ、52…実装されたメモリの記憶容量を記憶したレジス
タ、51、52…比較器、62…スルーホールド型ラッチ。
…アドレスバス、14…メモリ制御バス、15…メモリアド
レスバス、17…システムバス、18…ゲート回路、19…シ
ステムメモリ、20, 21…拡張メモリ、22…ＢＩＯＳ−Ｒ
ＯＭ、23…ＩＣ、29, 30…拡張用スロット、33…マスタ
カード、34…外部拡張メモリ、51…互換性維持のために
予め定められたメモリ容量の上限値を記憶したレジス
タ、52…実装されたメモリの記憶容量を記憶したレジス
タ、51、52…比較器、62…スルーホールド型ラッチ。
Claims (2)
- 【請求項１】互換性維持のために予め定められた最大記
憶容量を保持する手段と、 システムに実装されたメモリの記憶容量を保持する手段
と、 前記メモリをアクセスするデータ処理手段と、 前記データ処理手段に接続され、前記データ処理手段が
上記最大記憶容量及び前記実装されたメモリの憶容量を
越えた領域へのアクセスを要求しているか否かを判別
し、越えた領域へのアクセスを要求している時、対応す
るメモリサイクルを無効化する手段、を備え、 実在しない記憶領域記憶領域のアドレス指定を無効化す
ることを特徴とするコンピュータ。 - 【請求項２】前記コンピュータは、前記データ処理手段
をリセットする手段と前記データ処理手段のリセット
後、前記データ処理手段のファージャンプ命令のフェッ
チが終了するまで、前記無効化手段によるメモリサイク
ルの無効化を禁止する手段を備え、データ処理手段の立
ち上げを可能とすることを特徴とする請求項１記載のコ
ンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255331A JPH0594376A (ja) | 1991-10-02 | 1991-10-02 | ポータブルコンピユータ |
| EP92116386A EP0535538A1 (en) | 1991-10-02 | 1992-09-24 | Computer system with controller to prevent access to non-existent addresses |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3255331A JPH0594376A (ja) | 1991-10-02 | 1991-10-02 | ポータブルコンピユータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594376A true JPH0594376A (ja) | 1993-04-16 |
Family
ID=17277306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3255331A Pending JPH0594376A (ja) | 1991-10-02 | 1991-10-02 | ポータブルコンピユータ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0535538A1 (ja) |
| JP (1) | JPH0594376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466722B1 (ko) * | 1996-01-24 | 2005-04-14 | 선 마이크로시스템즈 인코퍼레이티드 | 어레이경계검사방법및장치와,이를포함하는컴퓨터시스템 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5530840A (en) * | 1993-12-09 | 1996-06-25 | Pitney Bowes Inc. | Address decoder with memory allocation for a micro-controller system |
| CA2137494A1 (en) * | 1993-12-09 | 1995-06-10 | Young W. Lee | Address decoder with memory allocation and illegal address detection for a microcontroller system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4930578B1 (ja) * | 1970-09-30 | 1974-08-14 | ||
| US4787060A (en) * | 1983-03-31 | 1988-11-22 | Honeywell Bull, Inc. | Technique for determining maximum physical memory present in a system and for detecting attempts to access nonexistent memory |
| JPH01237843A (ja) * | 1988-03-18 | 1989-09-22 | Fujitsu Ltd | マイクロプロセッサ |
| DE69120306T2 (de) * | 1990-01-31 | 1996-10-24 | Hewlett Packard Co | Systemspeicherinitialisierung mit Anwesenheitserkennungskodierung |
-
1991
- 1991-10-02 JP JP3255331A patent/JPH0594376A/ja active Pending
-
1992
- 1992-09-24 EP EP92116386A patent/EP0535538A1/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466722B1 (ko) * | 1996-01-24 | 2005-04-14 | 선 마이크로시스템즈 인코퍼레이티드 | 어레이경계검사방법및장치와,이를포함하는컴퓨터시스템 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0535538A1 (en) | 1993-04-07 |
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