JPH01237843A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH01237843A JPH01237843A JP63066140A JP6614088A JPH01237843A JP H01237843 A JPH01237843 A JP H01237843A JP 63066140 A JP63066140 A JP 63066140A JP 6614088 A JP6614088 A JP 6614088A JP H01237843 A JPH01237843 A JP H01237843A
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- Japan
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- chip
- area
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- Pending
Links
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- 102100023696 Histone-lysine N-methyltransferase SETDB1 Human genes 0.000 description 1
- 101710168120 Histone-lysine N-methyltransferase SETDB1 Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
- G06F15/7814—Specially adapted for real time processing, e.g. comprising hardware timers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/362—Software debugging
- G06F11/3648—Software debugging using additional hardware
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
- G06F11/3664—Environments for testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Microcomputers (AREA)
- Memory System (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マイクロプロセッサに関し、
ＲＯＭバージョンが異なっても共通の評価用チップを使
用できるようにして開発コストを削減することを目的と
し、 メモリに対するアドレス領域割当てを示すアドレス領域
情報を、所定のタイミングで取込み、保持する保持手段
と、実行すべき命令アドレスを発生するアドレス発生手
段と、該アドレス発生手段で発生したアドレスが前記所
定のアドレス領域に含まれるとき、該所定のアドレス領
域に割当てられたメモリに対してアクセスを許可するア
クセス許可手段と、を備えて構成している。
用できるようにして開発コストを削減することを目的と
し、 メモリに対するアドレス領域割当てを示すアドレス領域
情報を、所定のタイミングで取込み、保持する保持手段
と、実行すべき命令アドレスを発生するアドレス発生手
段と、該アドレス発生手段で発生したアドレスが前記所
定のアドレス領域に含まれるとき、該所定のアドレス領
域に割当てられたメモリに対してアクセスを許可するア
クセス許可手段と、を備えて構成している。
本発明は、マイクロプロセッサに関し、特に、ピギーチ
ソプ、エバリュエーションチップを用いて開発が行われ
るマイクロプロセッサに関する。
ソプ、エバリュエーションチップを用いて開発が行われ
るマイクロプロセッサに関する。
−Ｃに、１チツプ構成のＬＳＩ、特にマイクロプロセッ
サなどでは、開発当初は、プログラムを記憶するマスク
ＲＯＭを形成していないエバリユエーションチップを用
いる。このため、パッケージ上に外付はメモリ（ピギー
チップ）を乗せることが可能ないわゆるピギーパッケー
ジが用いられる。この種のマイクロプロセッサでは外付
はメモリのプログラムを実行させてソフトウェアの開発
およびハードウェアのファンクションテストを行い、そ
の結果、仕様を満足する機能が得られた場合、ソフトウ
ェアをマスクＲＯＭに書込むため、マスクデータ工程に
入れられる。この段階では、既にＲＯＭを除（ハード部
分の設計は完了しているので、これら完成部分の論理設
計、回路設計、マスクパターン設計が省略され、ソフト
機能の異なる多品種のマイクロプロセッサを製造するこ
とができる。
サなどでは、開発当初は、プログラムを記憶するマスク
ＲＯＭを形成していないエバリユエーションチップを用
いる。このため、パッケージ上に外付はメモリ（ピギー
チップ）を乗せることが可能ないわゆるピギーパッケー
ジが用いられる。この種のマイクロプロセッサでは外付
はメモリのプログラムを実行させてソフトウェアの開発
およびハードウェアのファンクションテストを行い、そ
の結果、仕様を満足する機能が得られた場合、ソフトウ
ェアをマスクＲＯＭに書込むため、マスクデータ工程に
入れられる。この段階では、既にＲＯＭを除（ハード部
分の設計は完了しているので、これら完成部分の論理設
計、回路設計、マスクパターン設計が省略され、ソフト
機能の異なる多品種のマイクロプロセッサを製造するこ
とができる。
（発明が解決しようとする課題〕
しかしながら、このようなマイクロプロセッサにあって
は、ＲＯＭ、ＲＡＭ、Ｉｌｏなどに割当てられるアドレ
ス、いわゆるメモリマツプがハード上固定された構成で
あったため、例えば、ＲＯＭ容量だけが異なる量産用チ
ップを複数作成してアップファミリーの拡充を図る場合
、ＲＯＭバージョンの種類に対応する複数種の評価用チ
ップを揃えなければならず、開発コストの面で問題があ
った。例えば、ＲＯＭ容量が４にのマイクロプロセッサ
におけるメモリマツプは、第３図のように例示され、こ
の場合、評価時に外付けるＦＲＯＭ等に割当てられるア
ドレス領域は図中のＲＯＭ領域のみに対応している。し
たがって、ＲＯＭ容量を８にや１６にへと変えた別のバ
ージョンのものには、４に用の評価用チップは適応でき
ない。
は、ＲＯＭ、ＲＡＭ、Ｉｌｏなどに割当てられるアドレ
ス、いわゆるメモリマツプがハード上固定された構成で
あったため、例えば、ＲＯＭ容量だけが異なる量産用チ
ップを複数作成してアップファミリーの拡充を図る場合
、ＲＯＭバージョンの種類に対応する複数種の評価用チ
ップを揃えなければならず、開発コストの面で問題があ
った。例えば、ＲＯＭ容量が４にのマイクロプロセッサ
におけるメモリマツプは、第３図のように例示され、こ
の場合、評価時に外付けるＦＲＯＭ等に割当てられるア
ドレス領域は図中のＲＯＭ領域のみに対応している。し
たがって、ＲＯＭ容量を８にや１６にへと変えた別のバ
ージョンのものには、４に用の評価用チップは適応でき
ない。
本発明は、このような課題に鑑みてなされたもので、メ
モリマツプを可変にしてＲＯＭバージョンが異なっても
共通の評価用チップを仕様できるようにし、開発コスト
を削減することを目的としている。
モリマツプを可変にしてＲＯＭバージョンが異なっても
共通の評価用チップを仕様できるようにし、開発コスト
を削減することを目的としている。
本発明では、上記目的を達成するために、メモリに対す
るアドレス領域割当てを示すアドレス領域情報を、所定
のタイミングで取込み、保持する保持手段と、実行すべ
き命令アドレスを発生するアドレス発生手段と、該アド
レス発生手段で発生したアドレスが前記所定のアドレス
領域に含まれるとき、該所定のアドレス領域に割当てら
れたメモリに対してアクセスを許可するアクセス許可手
段と、を備えて構成している。
るアドレス領域割当てを示すアドレス領域情報を、所定
のタイミングで取込み、保持する保持手段と、実行すべ
き命令アドレスを発生するアドレス発生手段と、該アド
レス発生手段で発生したアドレスが前記所定のアドレス
領域に含まれるとき、該所定のアドレス領域に割当てら
れたメモリに対してアクセスを許可するアクセス許可手
段と、を備えて構成している。
本発明においては、チップ内のメモリ空間は、チップ上
のメモリあるいはチップ外部の拡張用メモリの情報に基
づいて、プログラマブルにマツピングされる。したがっ
て、ＲＯＭバリエーションに制限されることな（、評価
用チップを共通化することができる。
のメモリあるいはチップ外部の拡張用メモリの情報に基
づいて、プログラマブルにマツピングされる。したがっ
て、ＲＯＭバリエーションに制限されることな（、評価
用チップを共通化することができる。
以下、本発明を図面に基づいて説明する。
第１図は本発明に係るマイクロプロセッサの一実施例を
示す図であり、エバリユエーションチップの概略構成を
示す。
示す図であり、エバリユエーションチップの概略構成を
示す。
第１図において、１はマイクロプロセッサであり、マイ
クロプロセッサｌは、アドレス制御部２、記憶部６、Ｉ
１０ポート９および中央処理部１０を有している。
クロプロセッサｌは、アドレス制御部２、記憶部６、Ｉ
１０ポート９および中央処理部１０を有している。
アドレス制御部２は、リセット回路３、プログラムカウ
ンタ４、内部アドレスデコーダ５を備え、リセット回路
３はチップ外部からのリセット信号ＲＥ’ＳＥＴを受け
てチップ内部を初期設定するだめの制御信号Ｓｌを出力
する。プログラムカウンタ（アドレス発生手段）４は命
令実行の都度カウント値をアップし、次に実行すべき命
令のアドレスを示すアドレス信号Ｓ２を出力する。なお
、プログラムカウンタ４はリセット回路３からＳＩが出
力されたとき、Ｓ２を所定のアドレス値（例えばＦＦＦ
Ｄ）にセットして出力する。内部アドレスデコーダ５は
プログラムカウンタ４からのアドレス信号Ｓ２に従って
ＲＯＭイネーブル信号（ＲＯＥ） 、ＲＡＭイネーブル
信号（ＲＡＥ） 、Ｉ１０イネーブル信号（ＩＯＥ）の
何れかを出力し、少な（ともプログラムカウンタ４から
のＳ２が所定のアドレス値（例えばＦＦＦＤ）にセント
されているとき、ＲＯＭイネーブル、信号ＲＯＥを出力
する。ココテ、ＲＯＥ、ＲＡＥ、ＩＯＥは、所定の大き
さのメモリ空間を所定の領域に分割した領域毎に実行媒
体を指定するための指定子であり、例えばＲＯＥは実行
媒体としてＲＯＭ７を指定するとともに、このＲＯＥが
出力されている間ＲＯＭ７へのアクセスのみを許容する
。
ンタ４、内部アドレスデコーダ５を備え、リセット回路
３はチップ外部からのリセット信号ＲＥ’ＳＥＴを受け
てチップ内部を初期設定するだめの制御信号Ｓｌを出力
する。プログラムカウンタ（アドレス発生手段）４は命
令実行の都度カウント値をアップし、次に実行すべき命
令のアドレスを示すアドレス信号Ｓ２を出力する。なお
、プログラムカウンタ４はリセット回路３からＳＩが出
力されたとき、Ｓ２を所定のアドレス値（例えばＦＦＦ
Ｄ）にセットして出力する。内部アドレスデコーダ５は
プログラムカウンタ４からのアドレス信号Ｓ２に従って
ＲＯＭイネーブル信号（ＲＯＥ） 、ＲＡＭイネーブル
信号（ＲＡＥ） 、Ｉ１０イネーブル信号（ＩＯＥ）の
何れかを出力し、少な（ともプログラムカウンタ４から
のＳ２が所定のアドレス値（例えばＦＦＦＤ）にセント
されているとき、ＲＯＭイネーブル、信号ＲＯＥを出力
する。ココテ、ＲＯＥ、ＲＡＥ、ＩＯＥは、所定の大き
さのメモリ空間を所定の領域に分割した領域毎に実行媒
体を指定するための指定子であり、例えばＲＯＥは実行
媒体としてＲＯＭ７を指定するとともに、このＲＯＥが
出力されている間ＲＯＭ７へのアクセスのみを許容する
。
記憶部６は、ＲＯＭ７およびＲＡＭ８を有し、ＲＯＭ７
には命令や各種情報を含むプログラムが格納されている
。なお、ＲＯＭ ７は開発初期において、ピギーメモリ
チップ（例えばＦＲＯＭ）が置き替えられるようになっ
ており、パンケージ上面に抜差可能な状態で取り付けら
れている。また、ＲＡＭ８は、ＲＡＭイネーブル信号Ｒ
ＡＥが入力されている間アクセス可能に指定される。
には命令や各種情報を含むプログラムが格納されている
。なお、ＲＯＭ ７は開発初期において、ピギーメモリ
チップ（例えばＦＲＯＭ）が置き替えられるようになっ
ており、パンケージ上面に抜差可能な状態で取り付けら
れている。また、ＲＡＭ８は、ＲＡＭイネーブル信号Ｒ
ＡＥが入力されている間アクセス可能に指定される。
Ｉ１０ボート９は、少なくとも１つの入力ポートおよび
１つの出力ポートを有し、各ポートはチップ外部の各種
Ｉ１０と連接している。Ｉ１０ポート９はＩ１０イネー
ブル信号１０Ｅが入力されている間、例えば、入力ポー
トあるいは出力ポートを指定し、指定されたポートを介
して各種Ｉ１０との間で情報の送受を行う。
１つの出力ポートを有し、各ポートはチップ外部の各種
Ｉ１０と連接している。Ｉ１０ポート９はＩ１０イネー
ブル信号１０Ｅが入力されている間、例えば、入力ポー
トあるいは出力ポートを指定し、指定されたポートを介
して各種Ｉ１０との間で情報の送受を行う。
中央処理部１０は、ＲＯＭ７から取り込まれた命令に従
って、ＲＡＭａ内のデータに対する演算処理を行ったり
、Ｉ１０ポート９を介して演算結果を出力したりする。
って、ＲＡＭａ内のデータに対する演算処理を行ったり
、Ｉ１０ポート９を介して演算結果を出力したりする。
なお、本実施例のマイクロプロセッサ１では、上述の各
機能に加えて以下の機能を備えている。
機能に加えて以下の機能を備えている。
すなわち、内部アドレスデコーダ５はリセット回路３か
らＳ、が出力されたとき、所定アドレス値の３２に従っ
てＲＯＭ７の所定アドレス（例えばＦＦＦＤ）内から取
り出されたアドレス領域情報ＡＤ（の上位複数ピント）
を格納する保持手段としての機能を有している。また、
内部アドレスデコーダ５は格納されたアドレス領域情報
ＡＤとプログラムカウンタ４からの３２ （の上位複
数ビット）を比較し、一致している間、例えばＲＯＭイ
ネーブル信号ＲＯＥを出力して所定のアドレス領域に割
り当てられたＲＯＭ７に対し、アクセスを許可するアク
セス許可手段としての機能を有している。ここで、アド
レス領域情報ＡＤは、ＲＯＭ７、ＲＡＭ８、Ｉ１０ポー
ト９から形成されるメモリ空間に対し、この空間をアク
セスできる特定の範囲とその範囲の媒体を指定するもの
であり、例えば、アドレス領域情報ＡＤの上位２ビツト
が′“１０“であれば、第３図のＲＯＭ領域を指定する
こととなる。また、ＲＯＭが異なっている場合のＲＯＭ
領域の指定は、アドレス領域情報ＡＤの値を適宜変える
ことによって自在に行うことができる。
らＳ、が出力されたとき、所定アドレス値の３２に従っ
てＲＯＭ７の所定アドレス（例えばＦＦＦＤ）内から取
り出されたアドレス領域情報ＡＤ（の上位複数ピント）
を格納する保持手段としての機能を有している。また、
内部アドレスデコーダ５は格納されたアドレス領域情報
ＡＤとプログラムカウンタ４からの３２ （の上位複
数ビット）を比較し、一致している間、例えばＲＯＭイ
ネーブル信号ＲＯＥを出力して所定のアドレス領域に割
り当てられたＲＯＭ７に対し、アクセスを許可するアク
セス許可手段としての機能を有している。ここで、アド
レス領域情報ＡＤは、ＲＯＭ７、ＲＡＭ８、Ｉ１０ポー
ト９から形成されるメモリ空間に対し、この空間をアク
セスできる特定の範囲とその範囲の媒体を指定するもの
であり、例えば、アドレス領域情報ＡＤの上位２ビツト
が′“１０“であれば、第３図のＲＯＭ領域を指定する
こととなる。また、ＲＯＭが異なっている場合のＲＯＭ
領域の指定は、アドレス領域情報ＡＤの値を適宜変える
ことによって自在に行うことができる。
第２図は、上述の付加機能を実現するための一例を示す
図である。第２図において、リセット回路３内に設けら
れたクロック信号φ１で動作するゲート３ａおよびアン
ド３ｂからなる波形整形回路を通過したリセット信号Ｒ
ＥＳＥＴは、Ｓｌとなって内部アドレスデコーダ５内の
３つのＤフリップフロップ５ａ〜５ＣのＬＥ大入力加え
られる。
図である。第２図において、リセット回路３内に設けら
れたクロック信号φ１で動作するゲート３ａおよびアン
ド３ｂからなる波形整形回路を通過したリセット信号Ｒ
ＥＳＥＴは、Ｓｌとなって内部アドレスデコーダ５内の
３つのＤフリップフロップ５ａ〜５ＣのＬＥ大入力加え
られる。
Ｄフリップフロップ５ａ〜５ＣはＳ、のタイミングでア
ドレス領域情報ＡＤの３ビツト（Ｄ？、Ｄｂ 、Ｄｓ
）を取り込みＱ端子から出力するとともに、次回のＳ３
人力までこれを保持する。Ｑ端子から出力されたり１、
Ｄ６、Ｄ、は３つのＥＸオア５ｄ〜５ｆで、プログラム
カウンタ４からのＳ２の３ビツト（ＡＩ□、Ａ８、Ａｇ
ｏ）と比較され、Ｄ、〜Ｄ５・およびＡ、２〜Ａ、。の
各ビットが全て一致している間、ナンド５ｇからＲＯＭ
７にＲＯＭイネーブル信号ＲＯＥが出力される。
ドレス領域情報ＡＤの３ビツト（Ｄ？、Ｄｂ 、Ｄｓ
）を取り込みＱ端子から出力するとともに、次回のＳ３
人力までこれを保持する。Ｑ端子から出力されたり１、
Ｄ６、Ｄ、は３つのＥＸオア５ｄ〜５ｆで、プログラム
カウンタ４からのＳ２の３ビツト（ＡＩ□、Ａ８、Ａｇ
ｏ）と比較され、Ｄ、〜Ｄ５・およびＡ、２〜Ａ、。の
各ビットが全て一致している間、ナンド５ｇからＲＯＭ
７にＲＯＭイネーブル信号ＲＯＥが出力される。
このような構成によれば、メモリマツプ上の、例えばＲ
ＯＭ７の領域はＲＯＭ７の所定アドレス（例えばＦ Ｆ
Ｆ Ｄ）に書込まれたアドレス領域情ＩＡＤによって
決定される。すなわち、リセット信号ＲＥＳＥＴ入力時
、プログラムカウンタ４からのアドレス信号Ｓ２が所定
のアドレス値（例えばＦ Ｆ Ｆ Ｄ）を示し、このＳ
２に従ってＲＯＭ７がアクセスされ、ＲＯＭ ７からは
予め書込まれていたアドレス領域情報ＡＤが取り出され
る。そして、このアドレス領域情報ＡＤは内部アドレス
デコーダ５内のＤフリッププロップ５ａ〜５Ｃに格納さ
れるとともに、その後のプログラムカウンタ４からのア
ドレス信号Ｓ２と比較される。この比較においては、前
述したように、ＡＤおよびＳ２共に上位の複数ビットが
比較されているから、比較の結果が一致した場合は、メ
モリ空間の所定の領域（アドレス領域情報ＡＤによって
決まる）を示していることとなる。したがって、上記一
致している間、例えば、ＲＯＥを出力すると、所定の領
域の実行媒体はＲＯＭ７となる。さらに、アドレス領域
情報ＡＤの値を適宜変更することにより、実行媒体のメ
モリマツプ上の位置を変えることができ、例えば、ＲＯ
Ｍ７の容量が大きい場合などに自由に対応させることが
できる。
ＯＭ７の領域はＲＯＭ７の所定アドレス（例えばＦ Ｆ
Ｆ Ｄ）に書込まれたアドレス領域情ＩＡＤによって
決定される。すなわち、リセット信号ＲＥＳＥＴ入力時
、プログラムカウンタ４からのアドレス信号Ｓ２が所定
のアドレス値（例えばＦ Ｆ Ｆ Ｄ）を示し、このＳ
２に従ってＲＯＭ７がアクセスされ、ＲＯＭ ７からは
予め書込まれていたアドレス領域情報ＡＤが取り出され
る。そして、このアドレス領域情報ＡＤは内部アドレス
デコーダ５内のＤフリッププロップ５ａ〜５Ｃに格納さ
れるとともに、その後のプログラムカウンタ４からのア
ドレス信号Ｓ２と比較される。この比較においては、前
述したように、ＡＤおよびＳ２共に上位の複数ビットが
比較されているから、比較の結果が一致した場合は、メ
モリ空間の所定の領域（アドレス領域情報ＡＤによって
決まる）を示していることとなる。したがって、上記一
致している間、例えば、ＲＯＥを出力すると、所定の領
域の実行媒体はＲＯＭ７となる。さらに、アドレス領域
情報ＡＤの値を適宜変更することにより、実行媒体のメ
モリマツプ上の位置を変えることができ、例えば、ＲＯ
Ｍ７の容量が大きい場合などに自由に対応させることが
できる。
このように、本実施例では、ＲＯＭ７の所定アドレス内
に、メモリマツプ上の領域を示すアドレス領域情報ＡＤ
を書込み、リセット信号ＲＥＳＥＴの入力時、このアド
レス領域情ｊｌＡＤを内部アドレスデコーダ５内部に格
納し、その後、プログラムカウンタ４のアドレス信号Ｓ
２とＡＤとを比較した結果に従って、例えばメモリマツ
プ上におけるＲＯＭ７の位置を決定している。したが゛
って、ＲＯＭ７のアドレス領域情報ＡＤのみを適宜変更
することにより、プログラマブルなメモリマツピングを
行うことができ、例えば、ＲＯＭバージョンの異なった
マイクロプロセッサに対しても、それ専用の評価用チ・
ノブ（ＲＯＭ７として用いられる）を製作することがな
く、製造コストを削減することができる。
に、メモリマツプ上の領域を示すアドレス領域情報ＡＤ
を書込み、リセット信号ＲＥＳＥＴの入力時、このアド
レス領域情ｊｌＡＤを内部アドレスデコーダ５内部に格
納し、その後、プログラムカウンタ４のアドレス信号Ｓ
２とＡＤとを比較した結果に従って、例えばメモリマツ
プ上におけるＲＯＭ７の位置を決定している。したが゛
って、ＲＯＭ７のアドレス領域情報ＡＤのみを適宜変更
することにより、プログラマブルなメモリマツピングを
行うことができ、例えば、ＲＯＭバージョンの異なった
マイクロプロセッサに対しても、それ専用の評価用チ・
ノブ（ＲＯＭ７として用いられる）を製作することがな
く、製造コストを削減することができる。
なお、上記実施例では、アドレス領域情ｉ［ＡＤをＲＯ
Ｍ７に格納した例を示したが、これに限らず、例えば、
チップ外部に設けられた拡張用メモリに格納してもよい
。
Ｍ７に格納した例を示したが、これに限らず、例えば、
チップ外部に設けられた拡張用メモリに格納してもよい
。
〔発明の効果〕
本発明によれば、評価用チップ内に格納された領域信号
を示す情報を変更するだけで、プログラマブルなメモリ
マツピングを行うことができ、例えば、ＲＯＭバージョ
ンが異なっても一部の情報（領域信号を示す情報）を変
更するだけで、これに容易に対処することができ、評価
用チップを共通にして開発コストを削減することができ
る。
を示す情報を変更するだけで、プログラマブルなメモリ
マツピングを行うことができ、例えば、ＲＯＭバージョ
ンが異なっても一部の情報（領域信号を示す情報）を変
更するだけで、これに容易に対処することができ、評価
用チップを共通にして開発コストを削減することができ
る。
第１．２図は本発明に係るマイクロプロセッサの一実施
例を示す図であり、 第１図はその全体構成図、 第２図はその要部構成図である。 第３図は従来のメモリマツプを示す概念図である。 ４・・・・・・プログラムカウンタ（アドレス発生手段
）、 ５・・・・・・内部アドレスデコーダ（保持手段、アク
セス許可手段）、 ７・・・・・・ＲＯＭ （評価用メモリ）。 −実施例の会木造成図 第１図 トノへ訃−／−さ要
例を示す図であり、 第１図はその全体構成図、 第２図はその要部構成図である。 第３図は従来のメモリマツプを示す概念図である。 ４・・・・・・プログラムカウンタ（アドレス発生手段
）、 ５・・・・・・内部アドレスデコーダ（保持手段、アク
セス許可手段）、 ７・・・・・・ＲＯＭ （評価用メモリ）。 −実施例の会木造成図 第１図 トノへ訃−／−さ要
Claims (1)
- 【特許請求の範囲】 メモリに対するアドレス領域割当てを示すアドレス領域
情報を、所定のタイミングで取込み、保持する保持手段
と、 実行すべき命令アドレスを発生するアドレス発生手段と
、 該アドレス発生手段で発生したアドレスが前記所定のア
ドレス領域に含まれるとき、該所定のアドレス領域に割
当てられたメモリに対してアクセスを許可するアクセス
許可手段と、 を備えたことを特徴とするマイクロプロセッサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066140A JPH01237843A (ja) | 1988-03-18 | 1988-03-18 | マイクロプロセッサ |
| EP89302449A EP0334523B1 (en) | 1988-03-18 | 1989-03-13 | Microprocessor |
| KR1019890003142A KR920003183B1 (ko) | 1988-03-18 | 1989-03-14 | 마이크로 프로세서 |
| US07/799,720 US5222226A (en) | 1988-03-18 | 1991-11-26 | Single-chip microprocessor having variable memory address mapping |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066140A JPH01237843A (ja) | 1988-03-18 | 1988-03-18 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01237843A true JPH01237843A (ja) | 1989-09-22 |
Family
ID=13307257
Family Applications (1)
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|---|---|---|---|
| JP63066140A Pending JPH01237843A (ja) | 1988-03-18 | 1988-03-18 | マイクロプロセッサ |
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| JP (1) | JPH01237843A (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6336158B1 (en) * | 1998-10-30 | 2002-01-01 | Intel Corporation | Memory based I/O decode arrangement, and system and method using the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0594376A (ja) * | 1991-10-02 | 1993-04-16 | Toshiba Corp | ポータブルコンピユータ |
| US7134118B1 (en) | 2000-10-26 | 2006-11-07 | Siemens Energy & Automation, Inc. | Re-programmable flash memory micro controller as programmable logic controller |
| CN100388262C (zh) * | 1999-10-26 | 2008-05-14 | 西门子能量及自动化公司 | 作为可编程逻辑控制器的可重编程快速擦写存储器微控制器 |
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| JPS60144846A (ja) * | 1984-01-06 | 1985-07-31 | Nec Corp | アドレス変換回路 |
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Family Cites Families (2)
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| US4365294A (en) * | 1980-04-10 | 1982-12-21 | Nizdorf Computer Corporation | Modular terminal system using a common bus |
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1988
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1989
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- 1989-03-14 KR KR1019890003142A patent/KR920003183B1/ko not_active IP Right Cessation
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
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| KR920003183B1 (ko) | 1992-04-23 |
| EP0334523A3 (en) | 1991-04-10 |
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| EP0334523A2 (en) | 1989-09-27 |
| KR890015130A (ko) | 1989-10-28 |
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