JP2000076068A

JP2000076068A - 計算機システム

Info

Publication number: JP2000076068A
Application number: JP10242869A
Authority: JP
Inventors: Masahiro Kiyoi; 雅広清井; Hirofumi Nagasuga; 弘文長須賀; Hideki Masuda; 秀樹益田; Futoshi Ochi; 太越智
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-08-28
Filing date: 1998-08-28
Publication date: 2000-03-14

Abstract

(57)【要約】【課題】仮想アドレスで表現される範囲よりも実アドレ
スで表現される範囲が大きい実記憶装置を有する計算機
システムで、分岐命令自身が格納されているセクション
（仮想アドレス範囲と同じ大きさからなる実アドレスの
分割単位）とは異なるセクションへの分岐を可能とする
こと。【解決手段】分岐命令を処理するとき、ＣＰＵはセクシ
ョン識別子フィールドの値を、分岐先の仮想アドレスに
実アドレスを割り当てたときに記録しておいた実アドレ
スのセクション識別子の値で更新する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、仮想記憶管理方式
を採用し、一つの仮想記憶上で表現できるアドレスサイ
ズよりも大きな主記憶装置を実装した計算機システム上
で、分岐命令を実行する技術に関する。

【０００２】

【従来の技術】計算機システムで処理を実行するには、
プログラムやデータを仮想記憶装置、実記憶装置（また
は主記憶装置）に配置する。仮想記憶装置とは、複数個
のプログラムを容易に同時実行するため、各プログラム
や処理ごとに与える論理的、仮想的な記憶装置であり、
仮想記憶装置上の配置場所を仮想アドレスと呼ぶ。これ
に対し、物理的な記憶装置を実記憶装置、その上での配
置場所を実アドレスと呼ぶ。仮想アドレスから実アドレ
スへ変換する処理は動的アドレス変換（ＤＡＴ）と呼ば
れ、その詳細は例えば公報特公平８−３１０６０号公報
に示されている。動的アドレス変換過程を経ずに実アド
レスを求める状態はＤＡＴ−ＯＦＦ状態と呼ばれ、動的
アドレス変換が有効な状態であるＤＡＴ−ＯＮ状態と区
別する。

【０００３】従来、仮想アドレス、実アドレスは、３２
ビット以下のサイズ、例えば１６ビット、２４ビット、
３１ビットなどのサイズで表現されていた。最近では、
システムで扱うデータ量の増加に伴い、必要とされる記
憶領域も増加し、アドレスを表現するサイズを６４ビッ
トや６３ビットに拡張する計算機も増えてきた。このと
き、まず実記憶装置だけを拡張すると、実アドレスの範
囲を仮想アドレスの範囲よりも増やさなければならな
い。

【０００４】このように、仮想アドレスで表現できる範
囲が実アドレスで表現できる範囲より大きい計算機シス
テムにおいて、仮想アドレスで表現できる範囲（例えば
３１ビット長で表現できる範囲）を小アドレス、実アド
レスで表現できる範囲（例えば６３ビット長で表現でき
る範囲）を大アドレスと呼び、以下の説明を続ける。

【０００５】特公平８−３１０６０号公報では、小アド
レスで表現された仮想アドレスを、大アドレスで表現さ
れた実アドレスと１対１に対応付けする計算機システム
が示されている。同公報で示されたシステムでは、大ア
ドレスで表現される実アドレスは、それぞれが小アドレ
ス範囲と等しい複数のセクションに分割されている。そ
こでは、従来のアドレス変換で求めた小アドレスの実ア
ドレス上位に、アドレスエクステンダ（ＥＸＲ）と呼ば
れる３２ビットを連結することにより、大アドレスを表
現する。言い換えれば、ＥＸＲ値はアドレス変換後の実
アドレスが属するセクションを特定するために利用され
る。

【０００６】次に、計算機システムにおける分岐命令に
ついて説明する。「ＨＩＴＡＣＭシリーズ処理装置
（Ｍ／ＡＳＡモード）」（株式会社日立製作所刊、１９
９１年）などによれば、計算機システムが実行すべき命
令の仮想アドレスは、ＰＳＷ（プログラム状態語）内の
命令アドレスフィールドに保持されている。通常の命令
を読み出して実行を開始するときは、その命令の長さを
加えた値を、次の命令アドレスとして同命令アドレスフ
ィールドに格納する。

【０００７】これに対し、分岐命令を実行するときは、
計算機システムが次に実行すべき命令が格納されたアド
レスとして、同分岐命令のオペランドとして指定された
場所に記された分岐先アドレスをＰＳＷ内の命令アドレ
スフィールドに格納する。ＰＳＷのそれ以外のフィール
ドや制御レジスタ、ＡＳＴＥ（アドレススペーステーブ
ル項目）の内容は、分岐命令の前後で変化しない。

【０００８】

【発明が解決しようとする課題】大アドレス実記憶装置
を有する計算機システムで、分岐命令を実行したとき、
同分岐命令自身が格納されているセクションとは異なる
セクションにも分岐可能とすることが、本発明で解決し
ようとする課題である。上記特公平８−３１０６０号公
報では、ＤＡＴ−ＯＮ状態のとき、命令アドレスに対す
るＥＸＲは、制御レジスタまたはＰＳＷまたはプログラ
ムが呼び出したＡＳＴＥに格納されていると説明してい
る。

【０００９】しかし、従来の計算機システムは、分岐命
令に伴い制御レジスタ、ＰＳＷ、ＡＳＴＥなどに格納さ
れたＥＸＲを更新する手段を備えていないため、分岐命
令により分岐できるのは分岐命令自身が格納されている
のと同一セクション内に限られる。この場合、分岐命令
によって処理が引き継がれる可能性があるプログラム領
域群は、すべて同一セクション内に配置しなければなら
ず、記憶装置を効率良く利用できない。

【００１０】

【課題を解決するための手段】上記課題を解決するため
の代表的な手段は、次の通りである。

【００１１】本明細書記載の計算機システムは、仮想記
憶管理方式を採用し、一つの仮想記憶上で表現できるア
ドレスサイズよりも大きな主記憶装置を実装した計算機
システムにおいて、当該主記憶装置上で、任意のアドレ
スから任意のアドレスへ、仮想記憶のアドレス（仮想ア
ドレス）を指定して分岐する手段を有する。

【００１２】また、本明細書記載の計算機システムは、
命令が配置された仮想アドレスに対応する主記憶のアド
レス（実アドレス）を、上位命令実アドレスと、下位命
令実アドレスに分割して保持する手段を有する計算機シ
ステムにおいて、上記分岐命令の上記上位命令実アドレ
スの値を、ＰＳＷ（プログラム状態語）内に保持する手
段を有する。

【００１３】また、本明細書記載の計算機システムは、
命令が配置された仮想アドレスに対応する実アドレス
を、上位命令実アドレスと、下位命令実アドレスに分割
して保持する手段を有する計算機システムにおいて、上
記分岐命令の上記上位命令実アドレスの値を、制御レジ
スタ内に保持する手段を有する。

【００１４】また、本明細書記載の計算機システムは、
上記分岐命令により分岐する時に、保持されている上記
上位命令実アドレスの値を、当該分岐命令で指定された
分岐先の仮想アドレスに対応する実アドレスの上位部分
の値に置換する手段を有する。

【００１５】また、本明細書記載の計算機システムは、
保持されている上記上位命令実アドレスの値と、当該分
岐命令で指定された分岐先の仮想アドレスに対応する実
アドレスの上位部分の値とを比較する手段と、両者の値
が異なるときのみ、保持されている上記上位命令実アド
レスの値を、上記分岐命令で指定された分岐先の仮想ア
ドレスに対応する実アドレスの上位部分の値に置換する
手段を有する。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を、図
を用いて詳細に説明する。

【００１７】図１は、第１の実施の形態を示す原理図で
あり、分岐命令が実行されたときの動作を示している。
図１において、１０１はＰＳＷ（プログラム状態語）で
あり、ＣＰＵの動作を制御する基本的な制御情報を格納
する。１０２は汎用レジスタ０番である。汎用レジスタ
はＣＰＵ内に複数個（例えば１６個）存在し、命令やデ
ータの格納場所を示すアドレスを格納したり、演算のオ
ペランドの格納などに利用される。１０３は制御レジス
タ１番である。制御レジスタはＣＰＵ内に複数個（例え
ば１６個）存在し、計算機の機能、動作の指定や各種の
情報を提供する目的で利用される。そのうち制御レジス
タ１番１０３には、アドレス変換に利用するセグメント
テーブルの起点アドレスが格納されている。

【００１８】１０４はＳＧＴ（セグメントテーブル）で
あり、仮想記憶をセグメントと呼ばれる単位に分け、そ
のセグメントごとの管理情報を格納したテーブルであ
り、仮想アドレスから実アドレスを求めるアドレス変換
で利用される。１０５はＳＧＴエントリであり、ＳＧＴ
１０４のうち、各セグメントに対応したフィールドのか
たまりである。ＳＧＴエントリ１０５は、対応するセグ
メントが割り当てられた実記憶装置上のセクション識別
子を格納するＳＣＤフィールドを含む。１０６、１０７
は、それぞれ乗算器、加算器であり、ある仮想アドレス
が与えられたとき、その仮想アドレスに対するＳＧＴエ
ントリのアドレスを求めるために利用される。

【００１９】ＰＳＷ１０１内の命令アドレスフィールド
には、計算機システムで次に実行する命令の格納場所を
示す仮想アドレスが格納される。本実施の形態では、仮
想アドレス長は３１ビットであり、命令アドレスフィー
ルドの長さも３１ビットである。分岐命令以外の命令を
実行するときは、同命令の長さを元の値に加えた値を、
次の命令アドレスとしてＰＳＷ１０１内命令アドレスフ
ィールドに格納する。

【００２０】これに対し、分岐命令を実行するときは、
分岐命令のオペランドとして指定された場所に格納され
た値（分岐先アドレス）を、ＰＳＷ１０１内命令アドレ
スフィールドに格納する。図１では、分岐先アドレス格
納場所として、汎用レジスタ０番１０２が指定された場
合を示している。

【００２１】大アドレス実記憶装置を有する計算機で
は、与えられた命令アドレス（仮想アドレス）から実ア
ドレスを求める際、従来のアドレス変換過程を用いて求
めた３１ビットの上位に、３２ビットからなるセクショ
ン識別子（ＳＣＤ）を連結して、６３ビットアドレスを
表現する。ここでいうＳＣＤとは、特公平８−３１０６
０号公報でのＥＸＲに相当し、プログラムやデータを配
置する実アドレスのセクションを特定するために利用す
る。以下、従来のアドレス変換により求めた小アドレス
の上位にＳＣＤを連結して、大アドレス実アドレスを求
める処理を、従来のアドレス変換と区別する意味で拡張
アドレス変換と呼ぶ。

【００２２】本実施の形態では、ＰＳＷ１０１内に命令
アドレスの拡張アドレス変換に用いるＳＣＤを格納する
フィールドを設ける。ただし、ＳＣＤの格納場所は、制
御レジスタやＡＳＴＥであってもよい。

【００２３】本実施の形態では、分岐命令の実行時に
は、ＣＰＵはＰＳＷ１０１内の命令アドレスフィールド
が分岐先の仮想アドレスに更新されるほかに、ＰＳＷ１
０１内のＳＣＤフィールドも更新する。分岐命令の前後
でＳＣＤフィールドの値が切り替わるため、実記憶装置
上、異なるセクションに配置された場所へも分岐するこ
とが可能となる。分岐命令実行に伴いＰＳＷ内のＳＣＤ
フィールドに格納する値は、ＳＧＴエントリ１０５内に
設けられたＳＣＤフィールドの値を複写する。ここで、
汎用レジスタ０番１０２に格納された分岐先アドレスの
うち、セグメント番号に相当する先頭１１ビットの値
を、乗算器１０６を使って８倍（各エントリのバイト
長）し、その結果と、制御レジスタ１番１０３に格納さ
れたセグメントテーブル起点アドレスとを、加算器１０
７を使って加算することにより、ＳＣＤフィールド更新
に利用するＳＧＴエントリ１０５のアドレスを求める。
なおＳＧＴエントリ１０５を利用したアドレス変換につ
いては、のちほど図３を用いても詳しく説明する。

【００２４】図２は、分岐命令を実行するときの、分岐
命令自身と分岐先命令との仮想記憶装置２０１上での位
置関係を示している。ＣＰＵは次に実行する命令とし
て、ＰＳＷ１０１の命令アドレスフィールドの値が指し
示す仮想アドレスに格納されている命令を選択する。図
２では、このようにして選択された命令が、分岐命令で
あることを示している。各命令は、計算機の記憶装置内
ではコードとして格納されており、例えば分岐命令を表
わすコードは１６進数の「０７Ｆ０」であるとする。こ
のうち、先頭「０７」が分岐命令を表わすコードであ
り、中間「Ｆ」は分岐条件、終端「０」は分岐先アドレ
ス格納場所を示す。更に、分岐条件「Ｆ」は無条件分岐
を表わし、分岐先アドレス格納場所「０」は汎用レジス
タ０番を表わすものとする。

【００２５】すなわち本実施の形態では、汎用レジスタ
０番１０２に格納されている値が、分岐先アドレスを表
わしている。なお、命令アドレスフィールドや汎用レジ
スタ０番１０２で指定されているのは、いずれも仮想ア
ドレスであり、それらの実記憶装置上での位置関係まで
は特定していない。

【００２６】図３は、命令アドレスを示す仮想アドレス
から実アドレスを求める拡張アドレス変換過程の動作を
示している。記憶装置の管理は、セグメント、ページと
呼ばれる単位の二段階で行われる。それぞれの単位の管
理情報を格納しているのが、ＳＧＴ（セグメントテーブ
ル）、ＰＧＴ（ページテーブル）であり、それらテーブ
ル内から特定のエントリを選択することにより、仮想ア
ドレスに対する実アドレスを求めることができる。具体
的には、仮想アドレス３１ビットのうち、先頭１１ビッ
トはセグメント番号であり、ＳＧＴ内のエントリ番号を
示す。これにエントリ長を掛けて制御レジスタ１番１０
３で示されたセグメントテーブル起点アドレスと加算す
ることにより、所定のＳＧＴエントリ１０５のアドレス
を求めることができる。

【００２７】本実施の形態では、ＳＧＴエントリ長は８
バイトなので、入力信号を８倍して出力する乗算器３０
３と、加算器３０４を利用してＳＧＴエントリ１０５の
アドレスを求める。なお、場合によっては、制御レジス
タ１番ではなく制御レジスタ１３番の内容をセグメント
テーブル起点アドレスとして利用することもある。その
場合には、制御レジスタ１３番を用いて同様の処理を実
行する。

【００２８】各ＳＧＴエントリ１０５には、ページテー
ブル起点アドレスが含まれる。仮想アドレスの第１２ビ
ットから第１９ビットまでの８ビットはページ番号であ
り、ＰＧＴ内のエントリ番号を示す。これにエントリ長
を掛けて、先に求めたＳＧＴエントリ内のページテーブ
ル起点アドレスと加算することにより、所定のＰＧＴエ
ントリ３０１のアドレスを求めることができる。本実施
の形態では、ＰＧＴエントリ長は４バイトなので、４倍
乗算器３０５と加算器３０６とを利用して、所定のＰＧ
Ｔエントリ３０１のアドレスを求める。

【００２９】各ＰＧＴエントリ３０１には、ページフレ
ーム番号が含まれる。同ページフレーム番号は、本ペー
ジを配置した実記憶装置内での番地を示している。仮想
アドレスの下位１２ビットはバイト変位であり、ページ
先頭からの変位を示す。先に求めたページフレーム番号
とこのバイト変位とを連結することにより、実アドレス
の下位３１ビットを求めることができる。

【００３０】ここまでのアドレス変換は公知の技術であ
り、それにより求められる実アドレスは、小アドレスで
ある。拡張アドレス変換では更に、ＰＳＷ１０１内に用
意されたＳＣＤフィールドの値を利用して６３ビット大
アドレスを求める。具体的には、ＰＳＷ１０１内の命令
アドレスフィールドの値から、従来のアドレス変換によ
り実アドレス下位３１ビットを求め、その上位にＰＳＷ
１０１内ＳＣＤフィールドに格納された３２ビットを連
結することにより、実行すべき命令が配置されている実
アドレス３０２を求めることができる。

【００３１】上記の拡張アドレス変換を利用すると、Ｐ
ＳＷ１０１内ＳＣＤフィールドの値が切り替わらない限
り、同一セクションに含まれる命令列を実行し続けるこ
とになる。そのため本実施の形態においては、既に図１
を用いて説明した通り、指定された分岐先アドレスに対
応するＳＧＴエントリ１０５内ＳＣＤフィールドの値
で、ＰＳＷ１０１内ＳＣＤフィールドの値を更新するこ
とで、分岐命令自身とは別の実アドレスセクションへの
分岐を実現している。

【００３２】実際に計算機を利用する際は、こうしたセ
クション間の分岐命令が頻繁に発生することが予想され
る。そのことを、以下図４を用いて説明する。既に示し
た通り、仮想記憶装置２０１とは、例えば複数個のプロ
グラムを同時に実行する場合、各プログラムごとに割り
当てられた仮想的な記憶領域である。これらの仮想的な
記憶領域は、アドレス空間とも呼ばれる。仮想記憶装置
２０１は共通領域４０１と固有領域４０２とに分類さ
れ、このうち共通領域４０１は、すべてのアドレス空間
で共通の内容を持っており、ＯＳなどの制御プログラム
が格納される。また固有領域４０２には、各プログラム
やそれが扱う固有のデータが格納される。

【００３３】図４で示す通り、本実施の形態では、共通
領域４０１は第１セクション４０４に配置し、固有領域
４０２は第２セクション４０５以降の任意のセクション
（図４では第３セクション４０６）に配置している。個
有領域４０２に格納された各利用者のプログラムがデー
タ入出力などＯＳが提供する機能を利用するときは、同
プログラムから共通領域４０１内のＯＳプログラムへ分
岐しなければならない。すなわち、異なるセクションに
格納された領域への分岐命令を実行する必要がある。

【００３４】引き続き、第２の実施の形態について説明
する。第２の実施の形態を示す原理図を、図５に示す。

【００３５】第１の実施の形態では、分岐命令実行時、
ＰＳＷ１０１内のＳＣＤフィールドに格納する値は、Ｓ
ＧＴエントリ１０５内に設けたＳＣＤフィールドから求
めていた。このようにＳＧＴエントリ１０５ごとにＳＣ
Ｄフィールドを設けた構成は、仮想アドレスの各セグメ
ントは必ず同一の実記憶セクションに配置されることを
意味している。これに対し、第２の実施の形態では、セ
グメント単位ではなくページ単位で、仮想アドレスを割
り当てる実記憶装置のセクションを決定する。割り当て
た実記憶装置のセクション識別子はページごとに異なる
ため、各ページごとの実記憶装置割り当て情報を格納す
るＰＧＴエントリ３０１内にＳＣＤフィールドを設け
る。

【００３６】図５で示す通り、分岐命令実行の際は、上
記ＰＧＴエントリ３０１内ＳＣＤフィールドの値で、Ｐ
ＳＷ１０１内ＳＣＤフィールドを更新する。これによ
り、異なるページに属するアドレスへ分岐する場合で
も、元の命令アドレスと同じ実記憶装置セクションに配
置されているか、それとも別の実記憶装置セクションに
配置されているかを区別することなく、分岐命令を正常
に実行できる。

【００３７】なお、ＳＣＤフィールドをＳＧＴエントリ
１０３ではなくＰＧＴエントリ３０１に設けた結果、両
エントリの長さは第１の実施の形態とは異なる。従っ
て、ＳＧＴエントリ１０５のアドレスを求めるには、分
岐先アドレスのセグメント番号を４倍する乗算器５０１
と、その結果と制御レジスタ１番１０３に格納されたセ
グメントテーブル起点アドレスとを加える加算器５０２
を利用しなければならないし、またＰＧＴエントリ３０
１のアドレスを求めるには、分岐先アドレスのページ番
号を８倍する乗算器５０３と、その結果とＳＧＴエント
リ１０５内ページテーブル起点アドレスとを加える加算
器５０４とを利用しなければならない。

【００３８】引き続き、第３の実施の形態について説明
する。第３の実施の形態を示す原理図を、図６に示す。
本第３の実施の形態は、命令アドレスに対する拡張アド
レス変換において小アドレスの上位に連結するＳＣＤ
を、ＰＳＷ１０１ではなく、制御レジスタ内に設ける。
このとき、制御レジスタの具体的な構成としては、既に
別の目的で利用している既存の制御レジスタのいずれか
をそのままＳＣＤ格納目的にも利用する構成、あるい
は、既に別の目的で利用している既存の制御レジスタの
長さを拡張し、そこにＳＣＤフィールドを設ける構成、
あるいは、制御レジスタの数を増やし、新規制御レジス
タをＳＣＤ格納に利用する構成などが考えられる。この
うち図６では、既存の制御レジスタ１番１０３の長さを
３２ビット拡張し、拡張した部分をＳＣＤ格納フィール
ドとして利用する構成を示している。

【００３９】図６で示す通り、分岐命令実行の際は、Ｐ
ＳＷ１０１内命令アドレスフィールドの内容を更新する
とともに、上記制御レジスタ１番１０３のＳＣＤフィー
ルドの内容を更新する。なお、本実施の形態では、命令
アドレス用ＳＣＤの更新は、第１の実施の形態と同じく
ＳＧＴエントリ１０５に設けたＳＣＤフィールドに格納
されている値を利用する。

【００４０】これまで説明した実施の形態では、分岐命
令の実行に伴い、ＰＳＷもしくは制御レジスタに設けた
命令アドレス用ＳＣＤフィールドの内容を必ず更新して
いた。これに対し、以下に示す実施の形態では、特定の
条件を満たすときのみ命令アドレス用ＳＣＤフィールド
の内容を更新する。

【００４１】図７は、第４の実施の形態を示す原理図で
ある。第４の実施の形態では、分岐命令を実行する仮想
アドレスと分岐先の仮想アドレスが異なるセグメントに
属する場合に限り、命令アドレス用ＳＣＤフィールドの
値を更新する。なお図７では、命令アドレス用ＳＣＤフ
ィールドはＰＳＷ１０１内に設けるものとし、分岐先ア
ドレス格納場所としては汎用レジスタ０番１０２が指定
されているものとする。

【００４２】分岐命令を実行するとき、その命令アドレ
スと分岐先として指定されたアドレスのセグメント番号
に相当する部分、すなわち先頭１１ビット同士を比較す
る。ここで利用する比較器７０１は、両者が一致したと
き０を出力し、不一致のとき１を出力する。その出力結
果と、分岐先アドレスのセグメント番号とを、ＡＮＤ器
７０２に入力する。本ＡＮＤ器７０２は、比較結果が１
のときのみ、もう一方の入力情報である分岐先アドレス
セグメント番号を出力するよう動作する。

【００４３】以下の動作は、第１の実施の形態と同様で
あり、ＡＮＤ器７０２の出力情報である分岐先アドレス
セグメント番号を利用して求めたＳＧＴエントリ１０５
内ＳＣＤフィールドの値で、命令アドレス用ＳＣＤフィ
ールドの値を更新する。比較器７０１の出力結果が０、
すなわちセグメント番号が一致した場合は、ＡＮＤ器７
０２は何も出力せず、従って命令アドレス用ＳＣＤフィ
ールドは更新されない。

【００４４】このような比較器７０１、ＡＮＤ器７０２
を利用することにより、分岐命令と分岐先のアドレスの
セグメントが同一の場合に限り、命令アドレス用ＳＣＤ
フィールドの更新動作を伴う分岐命令を実現している。
なお、この動作は、同一セグメントに属する仮想アドレ
スは同一実記憶装置セクションに配置されることを前提
としている。

【００４５】引き続き、第５の実施の形態について説明
する。図８は、第５の実施の形態を示す原理図である。
ここでは、同一ページに属する仮想アドレスは同一実記
憶装置セクションに配置されることを前提とする。分岐
命令のアドレスと分岐先アドレスは、セグメント番号だ
けではなく、更にページ番号までを含めて比較される。
比較の結果、両者の値が一致しなかった場合に限り、別
のセクションへ分岐する可能性があるものと見なし、命
令アドレス用ＳＣＤフィールドの内容を更新する。セグ
メント番号およびページ番号の比較、また、その比較結
果をもとにＳＣＤフィールドを更新するか否かの信号出
力に利用する比較器８０１、ＡＮＤ器８０２は、それぞ
れ第４の実施の形態で利用した比較器７０１、ＡＮＤ器
７０２と同様に動作する。

【００４６】また、本実施の形態では、ページ単位でい
ずれかのセクションに割り当てられることを前提として
いるため、ＰＧＴエントリ３０１に設けたＳＣＤフィー
ルドの値を使って命令アドレス用ＳＣＤフィールドを更
新する。その部分の構成は、第２の実施の形態と同じで
ある。

【００４７】引き続き、第６の実施の形態について説明
する。図９は、第６の実施の形態を示す原理図である。
第６の実施の形態では、分岐命令実行時、以下の条件を
満たす場合のみ命令アドレス用ＳＣＤフィールドの値を
更新する。すなわち、分岐先アドレスに対応するＳＧＴ
エントリ１０５内ＳＣＤフィールドの値と、分岐命令実
行前のＰＳＷ１０１内ＳＣＤフィールドの値とを比較
し、その両者が一致しないことが、命令アドレス用ＳＣ
Ｄフィールド更新の条件である。言い換えれば、別のセ
クションへに配置されたアドレスへの分岐が指定された
場合のみ、命令アドレス用ＳＣＤフィールドの値を更新
する。

【００４８】この処理は、ＳＧＴエントリ１０５内ＳＣ
Ｄフィールドの値とＰＳＷ１０１内の命令アドレス用Ｓ
ＣＤフィールドの値を比較器９０１に入力し、その出力
結果とＳＧＴエントリ内ＳＣＤフィールドの値をＡＮＤ
器９０２への入力とし、その結果をＰＳＷ内ＳＣＤフィ
ールドへの出力とする構成により実現する。ここで、比
較器９０１、ＡＮＤ器９０２は、それぞれ第４の実施の
形態で利用した比較器７０１、ＡＮＤ器７０２と同様に
動作する。なお第１の実施の形態と同様、各仮想アドレ
スを割り当てたＳＣＤの値は、ＳＧＴエントリ内に設け
たＳＣＤフィールドに格納されているものとする。

【００４９】引き続き、第７の実施の形態について説明
する。図１０は、第７の実施の形態を示す原理図であ
る。図７において、１００１は、特定の仮想アドレス
と、それと関連付けられた特定のＳＣＤを記録したＳＣ
Ｄテーブルエントリである。本ＳＣＤテーブルエントリ
１００１は、分岐命令を実行するとき、分岐先アドレス
として指定されたアドレスが特定の範囲に含まれている
か否かを判定し、その範囲に含まれていた場合には、命
令アドレス用ＳＣＤフィールドを特定のＳＣＤ値で更新
する目的に利用する。

【００５０】既に図４を用いて説明したように、仮想記
憶装置２０１は共通領域４０１と固有領域４０２とに分
割されることがある。このとき、すべての空間から共通
してアクセスされる共通領域４０１は、あらかじめ特定
のアドレス範囲内に収まるよう設計されるとする。更に
共通領域４０１を割り当てる実記憶装置セクションも、
あらかじめ特定のセクションに決めておくことが可能で
あるとする。そうした設計のもとでは、特定アドレス範
囲への分岐が指定されたとき、命令アドレス用ＳＣＤフ
ィールドを更新する値を前もって指定しておくことがで
きる。そのような状況を考慮したのが、本第７の実施の
形態である。

【００５１】第７の実施の形態では、分岐命令の分岐先
アドレスとして指定されたアドレスと、ＳＣＤテーブル
エントリ１００１内で指定した特定アドレスとが同一の
セグメント番号を有する場合のみ、ＳＣＤテーブルエン
トリ１００１内の特定ＳＣＤフィールドの値を用いてＰ
ＳＷ１０１内の命令アドレス用ＳＣＤフィールドを更新
する。

【００５２】まず、分岐先として指定されたアドレスと
ＳＣＤテーブルエントリ内特定アドレスのセグメント番
号を比較する。このとき利用する比較器１００２は、二
つの入力が一致した場合には、０を出力する。そこで、
比較器からの出力結果をＩＮＶ器１００３すなわち入力
信号を反転して出力する装置を経由し、ＳＣＤテーブル
エントリ内特定ＳＣＤとともにＡＮＤ器１００４への入
力とする。これにより、同ＡＮＤ器１００４は、比較し
た二つのアドレスセグメント番号が一致する場合のみ、
特定ＳＣＤフィールドの値を出力することになる。

【００５３】一方、二つのセグメント番号が一致しない
場合も考慮する。この場合は、第１の実施の形態と同
様、ＳＧＴエントリ１０５内のＳＣＤフィールドの値
で、命令アドレス用ＳＣＤフィールドを更新する。ま
ず、分岐先として指定されたアドレスとＳＣＤテーブル
エントリ１００１内特定アドレスのセグメント番号とを
入力とする比較器１００２の出力結果と、分岐先アドレ
スのセグメント番号とを、ＡＮＤ器７０２へ入力する。
同ＡＮＤ器７０２は、図７で説明した通り、二つのセグ
メント番号が一致しない場合のみ、分岐先アドレスのセ
グメント番号を出力する。その出力結果を入力として、
以下ＳＧＴエントリ１０５を求める処理については、第
１の実施の形態で示した処理と同様であり、ここでは説
明を省略する。

【００５４】以上の処理により、二つのセグメント番号
が一致した場合と一致しなかった場合の、二つの出力結
果が得られる。この二つをＯＲ器１００５への入力と
し、その出力を用いてＰＳＷ１０１内ＳＣＤフィールド
を更新する。ただし、本実施の形態の構成においては、
ＯＲ器１００５には、ＳＣＤテーブルエントリ１００１
内特定ＳＣＤフィールドの値か、ＳＧＴエントリ１０５
内ＳＣＤフィールドの値か、いずれか一つの入力信号の
みが到達することになる。ここでＯＲ器１００５は、入
力された側の信号を出力する動作を行なう。

【００５５】以上の実施の形態は、いずれも分岐命令に
対する動作を示したものであるが、ロードＰＳＷ命令、
ＳＶＣ命令を実行する際にも、類似の装置を用いて命令
アドレス用ＳＣＤを更新する計算機システムが容易に類
推できる。

【００５６】

【発明の効果】本発明によれば、仮想アドレスで表現さ
れる範囲よりも実アドレスで表現される範囲が大きい実
記憶装置を有する計算機システムで、分岐命令自身が格
納されているセクション（仮想アドレス範囲と同じ大き
さからなる実アドレスの分割単位）とは異なるセクショ
ンへの分岐を可能とすることにより、プログラム領域を
任意の実アドレスに配置でき、記憶装置を有効に利用で
きる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である計算機システ
ムを示す原理図。

【図２】図１の分岐命令アドレスの指定例を示す図。

【図３】図１の拡張アドレス変換過程を示す図。

【図４】図１の仮想記憶装置と実記憶装置の対応図。

【図５】本発明の第２の実施の形態である計算機システ
ムを示す原理図。

【図６】本発明の第３の実施の形態である計算機システ
ムを示す原理図。

【図７】本発明の第４の実施の形態である計算機システ
ムを示す原理図。

【図８】本発明の第５の実施の形態である計算機システ
ムを示す原理図。

【図９】本発明の第６の実施の形態である計算機システ
ムを示す原理図。

【図１０】本発明の第７の実施の形態である計算機シス
テムを示す原理図。

【符号の説明】

１０１…ＰＳＷ（プログラム状態語）、１０
２…汎用レジスタ０番、１０３…制御レジスタ１番、
１０４…ＳＧＴ（セグメントテーブル）、１０５…ＳＧ
Ｔエントリ、１０６…乗算器、１０７…加算器。

フロントページの続き (72)発明者益田秀樹神奈川県横浜市戸塚区戸塚町5030番地株式会社日立製作所ソフトウェア開発本部内 (72)発明者越智太神奈川県横浜市戸塚区戸塚町5030番地株式会社日立製作所ソフトウェア開発本部内Ｆターム(参考） 5B033 CA03 DA04

Claims

【特許請求の範囲】

【請求項１】仮想記憶管理方式を採用し、一つの仮想記
憶上で表現できるアドレスサイズよりも大きな主記憶装
置を実装した計算機システムにおいて、当該主記憶装置
上で、任意のアドレスから任意のアドレスへ、仮想記憶
のアドレス（仮想アドレス）を指定して分岐する手段を
有することを特徴とする計算機システム。
【請求項２】請求項１記載の計算機システムであって、
命令が配置された仮想アドレスに対応する主記憶のアド
レス（実アドレス）を、上位命令実アドレスと、下位命
令実アドレスに分割して保持する手段を有する計算機シ
ステムにおいて、上記分岐命令の上記上位命令実アドレ
スの値を、ＰＳＷ（プログラム状態語）内に保持する手
段を有することを特徴とする計算機システム。
【請求項３】請求項１記載の計算機システムであって、
命令が配置された仮想アドレスに対応する実アドレス
を、上位命令実アドレスと、下位命令実アドレスに分割
して保持する手段を有する計算機システムにおいて、上
記分岐命令の上記上位命令実アドレスの値を、制御レジ
スタ内に保持する手段を有することを特徴とする計算機
システム。
【請求項４】請求項１から３のいずれか１項記載の計算
機システムにおいて、上記分岐命令により分岐する時
に、保持されている上記上位命令実アドレスの値を、当
該分岐命令で指定された分岐先の仮想アドレスに対応す
る実アドレスの上位部分の値に置換する手段を有するこ
とを特徴とする計算機システム。
【請求項５】請求項１から４のいずれか１項記載の計算
機システムにおいて、保持されている上記上位命令実ア
ドレスの値と、当該分岐命令で指定された分岐先の仮想
アドレスに対応する実アドレスの上位部分の値とを比較
する手段と、両者の値が異なるときのみ、保持されてい
る上記上位命令実アドレスの値を、上記分岐命令で指定
された分岐先の仮想アドレスに対応する実アドレスの上
位部分の値に置換する手段を有することを特徴とする計
算機システム。