JPH06195266A - コンピュータ・キャッシュ・システム用の加算器／ハッシュ回路 - Google Patents

Abstract

(57)【要約】 【目的】 クリティカル経路の遅延を増加させない、ハ
ッシュ・ハードウェア用のハッシュ・オン／オフ・セレ
クタを提供すること。 【構成】 選択可能加算器／ハッシュ回路は、プログラ
ム命令内のまたはプログラム命令から誘導したアドレス
・オペランドから、ハッシュ済み仮想アドレスを生成す
る。このハッシュ済み仮想アドレスは、変換索引バッフ
ァ（ＴＬＢ）をアドレスするのに使用される。ハッシュ
機能と加算機能はそれぞれ多数のステップを含んでい
る。ハッシュ機能の一切のステップは加算機能の一切の
ステップと並行に実行され、ハッシュ機能の他のステッ
プは加算機能の他のステップ内で実施される。したがっ
て、このハッシュ機能は、アドレス・オペランドに対し
て実行される加算機能からハッシュ解除された仮想アド
レスを生成するのに必要な以上の遅延を追加しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は全般的にコンピュータ・
システムに関し、具体的には、キャッシュ・システム内
の変換索引バッファをアドレスするためのアドレス加算
／ハッシュ・ハードウェアに関する。

【０００２】

【従来の技術】高性能のコンピュータ・システムでは、
中央演算処理装置（ＣＰＵ）によるデータのアクセスを
高速化するために、キャッシュ・システムを使用してい
る。既知のあるキャッシュ・システムは、主記憶装置か
ら読み取ったデータまたは主記憶装置を宛先とするデー
タのサブセットを記憶するためのキャッシュと、キャッ
シュ内のデータの主記憶装置における実アドレスを記憶
するためのディレクトリと、仮想アドレス及び対応する
実アドレスのリストを記憶するための変換索引バッファ
（ＴＬＢ）を含んでいる。ディレクトリ内の実アドレス
は、キャッシュ内の対応するデータ記憶位置にマップさ
れる。プログラム命令が、ｒｅａｄ ｆｒｏｍ ｔｈｅ
ａｄｄｒｅｓｓ（アドレス読取り）やｗｒｉｔｅ ｔ
ｏ ｔｈｅａｄｄｒｅｓｓ（アドレス書込み）などのコ
マンドと共にアドレス・オペランドを提供する。次い
で、コンピュータ・ハードウェアが命令を復号し、アド
レス・オペランドに基づいて仮想アドレスを生成する。
仮想アドレスがＴＬＢに記憶されている（「ＴＬＢヒッ
ト」）場合、ＴＬＢは対応する実アドレスへの瞬時の変
換を実現する。次に、その実アドレスをキャッシュ・デ
ィレクトリの内容と比較して、実アドレスからのデータ
がキャッシュ内にあるかどうか判定する。データがキャ
ッシュ内に常駐する（「キャッシュ・ヒット」）場合、
キャッシュからＣＰＵにデータが読み出される。しか
し、データがキャッシュ内に常駐しない（「キャッシュ
・ミス」）場合は、ＣＰＵがアクセスできるようにデー
タが主記憶域からキャッシュに読み出され、その実アド
レスがキャッシュ・ディレクトリのマップされた位置に
ロードされる。仮想アドレスがＴＬＢに常駐しない
（「ＴＬＢミス」）場合は、メモリからのテーブル・ル
ックアップと適当なデータ操作という長々しい処理を実
行してアドレス変換を行わなければならない。次いで、
ＴＬＢを新しい仮想アドレス及びそれに対応する実アド
レスで更新する。この新しい仮想アドレス及び対応する
実アドレスは、ＴＬＢ内に前に記憶された仮想アドレス
及び対応する実アドレスを重ね書きすることができる。
ＴＬＢミスのたびに長々しいアドレス変換とＴＬＢの更
新が必要となるので、ＴＬＢミスのたびにシステム性能
は遅くなる。

【０００３】ＴＬＢへの新しい追加によって、次にＣＰ
Ｕが必要とする可能性の高い以前のエントリが重ね書き
されると、ＴＬＢミスの比率が増加する。この現象を
「スラッシング」と呼んでいる。こうした場合、恐らく
前のエントリについて時間のかかるアドレス変換を繰り
返すことになり、システム性能に悪影響が及ぶ。したが
って、システム性能を最大にするには、ＴＬＢミス率を
最小限に抑え、スラッシングをできる限り避けるべきで
ある。

【０００４】キャッシュは、比較的小型で高速かつ高価
なメモリ要素を使って設計され、迅速なキャッシュ・ア
クセスが可能なようにできるだけＣＰＵに近い所に置か
れる。キャッシュが必要なデータを含んでいる（「キャ
ッシュ・ヒット」）ときは、キャッシュから直接にデー
タを獲得することができる。これは、「キャッシュ・ミ
ス」の後に主記憶域からデータを取り出すよりもずっと
高速である。主記憶域からのデータの取出しには、従来
多数のマシン・サイクルを要していた（このことをキャ
ッシュ・ミス・ペナルティと呼んでいる）。キャッシュ
の使用によって得られる性能は、プログラムの「局在
性」という性質によるものとされていた。この性能によ
れば、プログラムの次回のメモリ参照のアドレスまたは
「場所」は、最近にプログラムによって参照された場所
の近くである可能性が高い。したがって、プログラムが
最初にデータを要求するとき、そのデータと共に、隣接
する実記憶位置に記憶されている他のデータもしばしば
メモリから取り出されてキャッシュに記憶される。そう
すると、次回の要求がキャッシュによって満たされる可
能性が高くなる。システム性能は、やはりキャッシュ・
ミスのたびに遅くなる。

【０００５】以下に、４キロバイトのページ、６４バイ
トのキャッシュ行、及び１２８ビットのＴＬＢを有し、
キャッシュとディレクトリとＴＬＢを備える、従来技術
のコンピュータ・システムの具体例を示す。プログラム
は、６４ビットの基底アドレス・オペランド、６４ビッ
トの指標アドレス・オペランド及び１２ビットの変位ア
ドレス・オペランドを提供する。コンピュータ・ハード
ウェアは、基底アドレス・オペランドと指標アドレス・
オペランドに基づいてテーブルを参照し、対応する６４
ビットの基底アドレス・コンポーネントと６４ビットの
指標アドレス・コンポーネントを決定する。次いで、基
底アドレス・コンポーネントと指標アドレス・コンポー
ネント及び変位アドレス・オペランドが加算器に提供さ
れ、６４ビットの仮想アドレスをもたらす。この仮想ア
ドレスは、５２ビットのページ・インデックス（ＶＡ
（０：５１））またはページ識別子と、そのページ内の
１２ビットのオフセット（ＶＡ（５２：６３））とを指
定する。（ビット０が最上位ビットである。）ページ・
オフセットは、６ビットのキャッシュ・ブロック・イン
デックス（ＶＡ（５２：５７））と、そのキャッシュ・
ブロック中への６ビットのバイト・オフセット（ＶＡ
（５８：６３））からなる。１ページが４キロバイトで
あるため、仮想アドレスの下位１２ビット（ＬＳＢ）
（すなわち、キャッシュ・ブロック・インデックスとバ
イト・オフセット）は実アドレスの１２ＬＳＢと同じで
ある。その結果、アドレスの１２ＬＳＢは仮想アドレス
変換に関与せず、ＴＬＢに記憶された実アドレスではこ
の１２ＬＳＢを省略する。ＴＬＢがアドレス可能な１２
８セットのエントリを有すると仮定すると、ページ・イ
ンデックスの７ＬＳＢ（ＶＡ（４５：５１））が、所与
のＴＬＢエントリへのアクセスに使用される。すなわ
ち、この仮想アドレス及び対応する実アドレスを記憶ま
たは位置付けするためのＴＬＢ内の行またはセットを決
定するのに使用される。同じＶＡ（４５：５１）を有す
る仮想アドレスはすべてＴＬＢ内の同一ビットに記憶さ
れ、したがって同じビットＶＡ（４５：５１）を有する
別の仮想アドレスを重ね書きする可能性がある。あるセ
ットのすべての仮想アドレスは同一のビットＶＡ（４
５：５１）を有し、ＶＡ（５２：６３）は仮想アドレス
変換に関与しないことがわかっているので、ＴＬＢエン
トリの仮想アドレス部分にセーブする必要があるのはＶ
Ａ（０：４４）だけであり、それがＴＬＢへのアクセス
に使用される仮想アドレスと比較される。この比較は、
ＴＬＢにアクセスしている仮想アドレスがＴＬＢ内に保
持されていて、実アドレスの迅速な決定が可能となって
いるかどうかを判定するために使用される。先に指摘し
たように、実アドレスの１２ＬＳＢは、仮想アドレスの
１２ＬＳＢと同一なので、ＴＬＢにセーブする必要はな
い。したがって、４ギガバイト（４ＧＢ）の主記憶装置
では、実アドレスの２０ＭＳＢだけがＴＬＢの実アドレ
ス部分にセーブされる。

【０００６】仮想アドレスがＴＬＢ内に常駐するかどう
かを判定する際の最初のステップは、仮想アドレスの最
下位ページ・インデックス・ビット（ＶＡ（４５：５
１））で指定されるＴＬＢのアドレスにアクセスするこ
とである。次に、ＴＬＢにセーブされている仮想アドレ
ス・ビット（上例ではＶＡ（０：４４））を、上述のよ
うにプロセッサで計算した仮想アドレスのビット（０：
４４）と比較する。各ビットが等しい（ＴＬＢヒット）
場合、対応する実アドレスがＴＬＢから得られ、ディレ
クトリを探索して、その実アドレスが現在キャッシュ中
で表されているかどうかを判定する。（通常、キャッシ
ュ及びディレクトリへのアクセスは、仮想アドレスの変
換不変ビットを用いて、ＴＬＢのアクセスと並列に行わ
れ、続いてディレクトリから得た実アドレスをＴＬＢか
ら得た実アクセスと比較して、データがキャッシュ間に
あるかどうかを判定する。この手法を遅発選択とい
う。）そうである場合、キャッシュがアクセスされる。
そうでない場合は、主記憶域からキャッシュ及びプロセ
ッサにデータが読み込まれ、ディレクトリが更新され
る。しかし、現在ＴＬＢ内に仮想アドレスが記憶されて
いない場合は、時間のかかるアドレス変換を実行しなけ
ればならず、その結果がＴＬＢに記憶される。次いで、
キャッシュ・ディレクトリを探索して、データがキャッ
シュ内にあるか、それとも主記憶域から読み出さなけれ
ばならないかを判定する。

【０００７】この従来技術のシステムでは、異なる仮想
アドレスが同じ最下位ページ・ビットＶＡ（４５：５
１）を有し、これらの異なる仮想アドレスが交互に何回
もアクセスされるとき、問題が生じる。このような場
合、直接マップされるＴＬＢ（すなわち、各セットが単
一のエントリを含むＴＬＢ）であると仮定すると、同じ
ＶＡ（４５：５１）を有する新しい異なる仮想アドレス
がアクセスされるたびに、その新しい仮想アドレスがＴ
ＬＢ内に存在せず、アドレス変換を繰り返さなければな
らないことになる。その後、新しい仮想アドレス及び対
応する実アドレスが、ＴＬＢ内の前の仮想アドレス及び
対応する実アドレスを重ね書き（スラッシュ）すること
になる。この状況では、この処理が何度も繰り返される
ことがある。したがって、状況によっては、反復される
アドレス変換にかなりの時間が浪費される。

【０００８】この問題を解決するため、従来技術のシス
テムでは、「ハッシュ」技法を取り入れて、同じ最下位
ページ・ビットを有する異なる仮想アドレスを、その対
応する実アドレスと共にＴＬＢの異なる行またはセット
に記憶している。

【０００９】ハッシュ技法は、以下の状況で有利であ
る。２つのアレイのそれぞれからの要素ｉ−ｊを加え
て、要素ｉ−ｊを有する第３のアレイを作成するプログ
ラムを考えてみる。各アレイは（上記のシステムの場
合）５１２キロバイトまたはそれ以上の境界に割り振ら
れている。（話を簡単にするため、各アレイがその中で
割り振られるこの大きな境界をデータ空間と呼ぶことに
する。）この状況で、各アレイの各要素ｉ−ｊのページ
番号または当該のデータ空間へのオフセットは同一であ
る。この問題を例示する際にハッシュ操作は使用しな
い。話を簡単にするため、直接マップされたＴＬＢを使
用する。各アレイ要素のサイズは２バイトであり、連続
する２０４８個のデータ要素が１ページに収まるものと
仮定する。データ空間Ａから加えられるアレイをアレイ
Ａ、データ空間Ｂから加えられるアレイをアレイＢ、デ
ータが格納されるデータ空間Ｃ内のアレイをアレイＣと
する。まず、プログラムがアレイＡの要素ｉに対する取
出し命令を提供し、この命令は必要なアドレス・オペラ
ンドを含んでいる。次いで、コンピュータ・ハードウェ
アがそれらのアドレス・オペランドを仮想アドレスに変
換する。この仮想アドレスが現在ＴＬＢに常駐していな
いと仮定すると、テーブル・ルックアップを使用する仮
想アドレス変換機構を呼び出して、その仮想アドレスを
変換し、仮想アドレスと変換された実アドレスの対をＴ
ＬＢに記憶する。またこのキャッシュ・ブロックに関連
する実アドレス・ビットが（そのブロックがまだキャッ
シュ内に常駐していないものと仮定して）ディレクトリ
に記憶される。他のハードウェアもアレイＡの要素ｉを
含むキャッシュ・ブロックをメモリから取り出し、その
キャッシュ・ブロックをキャッシュに記憶する。次い
で、アレイＡの要素ｉがプロセッサのレジスタに書き込
まれる。（この例では述べないが、一部の従来技術のキ
ャッシュ・システムでは、２つまたはそれ以上のデータ
・ブロックを「合同クラス」にまとめて、キャッシュへ
のアクセスのための遅発選択手法を維持しながらより大
きな実アドレス・キャッシュが可能なようにし、かつ所
与のセット内のデータを保持するための代替エントリ位
置を提供している。）次に、プログラムはアレイＢの要
素ｉの取出し命令を提供し、ハードウェアがそのアドレ
ス・オペランドを仮想アドレスに変換する。この仮想ア
ドレスは、ＴＬＢには常駐しない。この仮想アドレスを
記憶するＴＬＢのセットが、アレイＡの要素ｉの仮想ア
ドレスと実アドレスの対を同時に記憶しているセットと
同じだからである（両者の最下位ページ・ビットが同
じ）。したがって、アドレス変換機構を呼び出して、ア
レイＢの要素ｉの仮想アドレスを変換し、仮想アドレス
と実アドレスの対をＴＬＢにロードする。アレイＢの要
素ｉの仮想アドレスと実アドレスの対は、アレイＡの要
素ｉの仮想アドレスと実アドレスの対を重ね書きする。
両者の最下位ページ・ビットが同じだからである。また
直接マップするキャッシュを含むこの例では、このブロ
ックに関連する実アドレス・ビットがキャッシュ・ディ
レクトリに記憶され、アレイＢの要素ｉの実アドレスを
重ね書きする。次いで、アレイＢの要素ｉを含むキャッ
シュ・ブロックがメモリから取り出され、キャッシュに
記憶されて、アレイＡの要素ｉを含むブロックを重ね書
きする。次いで、アレイＢの要素ｉが別のプロセッサ・
レジスタに書き込まれる。次に、プログラムは、２つの
レジスタの内容を加算し結果を要素ｉとしてアレイＣに
記憶するための命令を提供する。その結果、アレイＣの
要素ｉについてアドレス変換が実行され、仮想アドレス
と実アドレスの対がＴＬＢに記憶される。この仮想アド
レスと実アドレスの対もアレイＢの要素ｉの仮想アドレ
スと実アドレスの対を重ね書きする。アレイＣの要素ｉ
の仮想アドレスも最下位ページ・ビットが同じだからで
ある。またキャッシュ・ディレクトリ内のアレイＢの実
アドレス・ビットがアレイＣの実アドレス・ビットで置
き換えられる。次いで、アレイＣの要素ｉを含むブロッ
クが取り出され、２つのレジスタの合計で修正され、キ
ャッシュに記憶されて、アレイＢの要素ｉを含むブロッ
クを重ね書きする。したがって、３回のアドレス変換と
３回の取出しが必要であった。アレイＡ、Ｂ、Ｃの次の
要素ｉ＋１が前の要素ｉと同じ４キロバイト・ページに
（あるいは、キャッシュ内に常駐しない別の４キロバイ
ト・ページに）あると仮定すると、アレイＡ、Ｂ、Ｃの
要素ｉ＋１についてやはり３回のアドレス変換と３回の
主記憶域からの取出しを行わなければならず、アレイ
Ａ、Ｂ、Ｃの要素ｉ＋２についても同様であり、以下同
様である。さらに、各繰返

【００１０】上記の状況で、このようなスラッシングを
避けるには、各アレイの最下位ページ・ビットが他の２
つのアレイの最下位ページ・ビットと異なるように、各
データ空間Ａ、Ｂ、Ｃごとに仮想アドレスを改変または
「ハッシュ」するとよい。このようなハッシュ操作によ
り、アレイＡ、Ｂ、Ｃの１ページまたは複数ページの仮
想アドレス及び対応する実アドレスをすべて同時にＴＬ
Ｂに格納することができる。したがって、ハッシュ操作
を利用しない上記の状況で必要であったアドレス変換と
重ね書きの繰返しが避けられ、アレイＡ、ＢまたはＣか
らのページのうちのどのページにアクセスするにも、Ｔ
ＬＢへのアクセスに伴う待ち時間だけで済むようにな
る。

【００１１】仮想アドレスをハッシュするための従来技
術で普通の技法は、仮想アドレスの最上位ビットの一部
と仮想アドレスの最下位ページ・ビットの排他的論理和
をとるものである。この排他的論理和の結果を使って、
ＴＬＢアレイにアクセスする。すなわちＴＬＢ内のどの
セットまたは行に、未ハッシュの仮想アドレスと実アド
レスの対を位置付けまたは記憶すべきかを決定する。す
なわち、ハッシュ操作を使用すると、データ空間が適切
に割り振られているものとすれば、異なるデータ空間内
の同じページを指定する２つの仮想アドレスが、ＴＬＢ
の異なる記憶位置に格納されることになる。しかし、未
ハッシュの仮想アドレス及び対応する実アドレスは、実
際にはＴＬＢに記憶されている。ハッシュ済み仮想アド
レスが使用されるのは、未ハッシュの仮想アドレスを位
置付けまたは記憶するために使用するセットまたは行を
決定する際だけである。

【００１２】ハッシュ操作を実施するために必要なハー
ドウェア／セルの量とコストは最小である。しかし、従
来技術のハッシュ技法の大きな欠点は、ハッシュ機能
が、ＴＬＢをアドレスするための最下位ページ・ビット
を生成する経路中で実行されることである。この経路の
持続期間はシステム性能にとって決定的に重大であり、
これを最小にすべきである。

【００１３】ハッシュ技法の第２の欠点は、異なる状況
では、ハッシュ操作によってＴＬＢミス率が下がるどこ
ろか上がることがあることである。このため、選択可能
なハッシュ機能、すなわち、ハッシュ機能がエネーブル
もディスエーブルもできるものが望ましい。そうすれ
ば、導入システムが通常通りアプリケーション・プログ
ラムのロードを実行し、ハッシュ操作によってＴＬＢミ
ス率が改善されるかどうか判定し、改善される場合は、
その導入システムのハッシュ操作をエネーブルすること
ができる。従来技術では、ハッシュ・ハードウェアの
後、ＴＬＢ選択ハードウェアの前に２−１マルチプレク
サを挿入して、選択可能ハッシュを実施することになろ
う。しかし、このマルチプレクサによって、ＴＬＢにア
クセスする際の遅延段が増加し、したがってクリティカ
ル経路が増加する（このクリティカル経路には既にハッ
シュ・ハードウェアによる遅延がある）。

【００１４】

【発明が解決しようとする課題】本発明の目的は、コン
ピュータ・プロセッサの内部に、ＴＬＢにアクセスする
クリティカル経路の遅延を増加させないハッシュ・ハー
ドウェアを提供することである。

【００１５】本発明のもう一つの目的は、クリティカル
経路の遅延を増加させない、前記ハッシュ・ハードウェ
ア用のハッシュ・オン／オフ・セレクタを提供すること
にある。

【００１６】

【課題を解決するための手段】本発明は、プログラム命
令中のアドレス・オペランドから、またはアドレス・オ
ペランドから誘導されたアドレス・コンポーネントか
ら、あるいはその両方からハッシュ済み仮想アドレスを
生成する、キャッシュ・システムを対象とする。本発明
によれば、未ハッシュの仮想アドレスを生成するために
必要になると同時にハッシュ済み仮想アドレスが生成さ
れ、したがってハッシュ操作によってシステム性能が遅
くならない。このハッシュ済み仮想アドレスは、変換索
引バッファをアドレスするのに使用される。

【００１７】このキャッシュ・システムは、主記憶域か
らのデータまたは主記憶域向けのデータを記憶するキャ
ッシュと、キャッシュ内のデータの実アドレスまたはそ
の他のアドレスを記憶するディレクトリと、キャッシュ
内のデータの実アドレスまたはその他のアドレス及びそ
れに対応する仮想アドレスを記憶する変換索引バッファ
（ＴＬＢ）とを備える。このシステムはさらに、１つま
たは複数のアドレス・オペランド、あるいはアドレス・
オペランドに基づく１つまたは複数のアドレス・コンポ
ーネントを受け取り、ハッシュ済み仮想アドレスの生成
に関与する加算機能を実行するように結合された、多段
加算器を備えている。複数段のハッシュ回路が、加算器
の少くとも１つの中間出力を受け取るように結合され、
この中間出力を用いてハッシュ機能の１ステップを実行
し、これによってハッシュ済み仮想アドレスの生成に関
与する。ハッシュ回路の少くとも１段は、加算器の１段
と並列に実行される。したがって、このハッシュ回路
は、ＴＬＢのアドレス指定に使用されるアドレスの生成
を遅延させない。入出力要件を最小限に留めるため、ハ
ッシュ済み仮想アドレスは、そのハッシュ済み仮想アド
レスによってアドレスされるＴＬＢ記憶位置の内容と比
較するための他の回路でハッシュ解除される。

【００１８】

【実施例】ここで図面を詳細に参照するが、すべての図
で同じ参照番号は同じ要素を示す。図１は、従来技術に
よる選択可能ハッシュ式キャッシュ・システム３０を示
している。キャッシュ・システム３０は、主記憶域から
取り出されたデータまたはＣＰＵによって書き込まれた
データを記憶するキャッシュ３２と、キャッシュ内のデ
ータの実アドレスを記憶するキャッシュ・ディレクトリ
３４と、仮想アドレス及びそれに対応する実アドレスを
記憶する変換索引バッファ（ＴＬＢ）３６を含んでい
る。この従来技術の例では、各ページ・サイズは４０９
６バイト、キャッシュは６４キロバイト、４重セット連
想式であり、ＴＬＢは１２８セット２重連想式である。
４重「連想式」とは、キャッシュとディレクトリの各セ
ットがそれぞれ４つのブロックとディレクトリ・エント
リからなり、キャッシュ・アクセスの際に４個からなる
セットが同時に選択されることを意味する。セットの４
つの要素のどれを使用するかの選択は、ディレクトリか
らの実アドレスをＴＬＢからの実アドレスと比較するこ
とによって行われる。ディレクトリ内のその実アドレス
がＴＬＢからの実アドレスと同じである要素が、所望の
キャッシュ・ブロックを含んでいる。２重ＴＬＢ連想式
とは、各セットが２つの要素からなり、各要素が仮想ア
ドレスと実アドレスの対を含むことを意味する。セット
の２つの要素のどちらを使用するかの選択は、要素中の
仮想アドレスをアドレス加算器からの仮想アドレスと比
較することによって行われる。その仮想アドレスが加算
器からの仮想アドレスと等しい要素が、所望の実アドレ
スを含んでいる。

【００１９】プログラム命令３５は、その動作にメモリ
・アクセスが必要だとして、ｒｅａｄ（書込み）やｗｒ
ｉｔｅ（読取り）などの命令コードと、基底アドレス・
オペランドまたはポインタ（ＢＰ）と、指標アドレス・
オペランドまたはポインタ（ＸＰ）と、変位アドレス・
オペランド（Ｄ）を提供する。命令及びそのフォーマッ
トが、復号ハードウェア３７によって復号され、実行す
べき動作が決定される。基底アドレス・オペランド及び
指標アドレス・オペランドは、それぞれ基底アドレス・
コンポーネントと指標アドレス・コンポーネントを選択
するための、ルックアップ・レジスタ・アレイ３８内の
当該の位置を指す。この２つの成分が変位アドレス・オ
ペランドと一緒にアドレス・コンポーネント加算器５２
に入力される。変位アドレス・オペランドはルックアッ
プ・レジスタ３８を迂回し、命令からアドレス生成加算
器５２に直接供給される。加算器５２は８段を含んでい
る。それらの段については後で詳しく説明するが、要約
すると次のようにする。第１段は３−２キャリー・セー
ブ加算器（ＣＳＡ）を実施し、入力は基底アドレス・コ
ンポーネントと指標アドレス・コンポーネントと変位ア
ドレス・オペランドである。第２段から第８段までは、
２−１キャリー先読み加算器（ＣＬＡ）を実施する。Ｃ
ＳＡからのキャリーは、ＣＬＡのすぐ上位のビット位置
にワイア接続される。第８段で加算は終了し、未ハッシ
ュの仮想アドレス５３を生成する。

【００２０】未ハッシュ仮想アドレスの最下位２ページ
・ビットＶＡ（４６：４７）と、ハッシュ回路５４内で
未ハッシュ仮想アドレスの選択された最上位ビットＶＡ
（３０：３１）（データ空間のサイズによって決まる）
の排他的論理和をとると、ＴＬＢをアドレスするための
ハッシュ済みアドレス５６が生成される。このハッシュ
操作が第９段を構成するが、それによってＴＬＢをアド
レスするためのクリティカル経路の遅延が増大し、コス
トが高くつく。

【００２１】ＴＬＢ内のセットまたは行をアドレスする
ために、ハッシュ済みビットＶＡ（４６：４７）がＴＬ
Ｂのアレイ・アクセス・ハードウェア６７に印加され
る。アレイ・アクセス・ハードウェア６７は、ＴＬＢ内
のアドレスされたエントリを獲得するためにかなりの時
間を要する。ＴＬＢが大きく、アレイ・アクセス・ハー
ドウェアが多くの論理回路を含んでいるからである。こ
の論理回路には、周知の行復号器と列復号器、各ビット
位置の１と０の状況を検出するためのセンス論理回路、
検出された信号用の増幅器、及びエネーブルされた行の
各列がアドレスに対応する出力を生成するためのマルチ
プレクサが含まれる。アドレスされたセットから未ハッ
シュの仮想アドレス出力が得られると、ＴＬＢのアドレ
ス指定に使用されていないアドレス生成加算器からのす
べての仮想アドレス・ビットが、２個の比較機構６０で
選択されたセットの仮想アドレス・ビットと比較され
て、未ハッシュの仮想アドレス及び対応する実アドレス
が実際にＴＬＢに含まれているかどうかが判定される。
比較機構６０が２個必要なのは、各行またはセット中に
２つの仮想アドレス及び対応する実アドレスがあるから
である。加算器からの仮想アドレスに対応する、ＴＬＢ
の選択されたセットにおける２つのエントリの一方から
の実アドレスがＴＬＢ内に常駐する場合、マルチプレク
サ６３を使って、その実アドレスが選択される。

【００２２】次に、従来技術の加算器５２及びハッシュ
回路５４のより詳しい説明を行う。前述のように、３−
１加算器は、３−２ＣＳＡ加算器と２−１ＣＬＡ加算器
の連結によって設計できる。下記の論理方程式で、従来
技術の加算器及びハッシュ回路の論理が定義される。そ
れらの式中で、ＣＳＡＳiはビット位置ｉにおける和を
表し、ＣＳＡＣiは３−２ＣＳＡによるビット位置ｉか
らｉ−１へのキャリーを表す（ビット位置は最上位ビッ
トから最下位ビットへと昇順に番号をつけてある）。さ
らにＳｉは３−１加算器からの和であり、ＨＡＳＨはハ
ッシュ操作が実行されることを示し、ＨｉはＣＬＡでの
ｉにおける半和を表し、Ｐｉはビット位置ｉにおける生
成、Ｔｉは伝送を表し、ＣｉはＣＬＡでのビットｉから
ｉ−１へのキャリーを表す。記号の後のＮはその信号の
論理ｎｏｔを示し、記号の後のＢは信号のバッファリン
グを表す。最後にＥＡiはビットｉにおける実効アドレ
スであり、ＨＳiは加算器からのハッシュ済み出力であ
る。記号

【数２０】 は排他的論理和、＋は論理和を表し、論理積は何の記号
も使わず直接隣接させることによって示す。

【００２３】第１段

【数２１】 第２段

【数２２】 第３段

【数２３】 第４段

【数２４】 第５段

【数２５】 第６段

【数２６】 第７段

【数２７】 第８段

【数２８】

【００２４】次にアドレス・ビット３０と４６の間、及
び３１と４７の間のハッシュ操作は、第９段で次式によ
って実行できる。 第９段

【数２９】

【００２５】それに続いて第１０段で、ハッシュ済みア
ドレスと未ハッシュ・アドレスの間で選択を行って、次
式によってビット４６及び４７の実効アドレスを生成す
る。 第１０段

【数３０】

【００２６】この従来技術のクリティカル経路は、８段
の加算段とそれに続く２段のハッシュ回路５４用及び選
択機構用の段を含んでいる。ハッシュ回路５４用及び選
択機構用の２段は第８段の後に実施される。従来技術の
加算器５２の最初の８段で、ハッシュ機能に必要な最上
位アドレス・ビットが生成されるからである。ビット４
６及び４７における実効アドレスを生成するためのクリ
ティカル経路は次のようになる。

【数３１】

【００２７】したがって、クリティカル経路中のブック
は次の通りである。

【数３２】３ＷＸＯＲ ２ＷＮＯＲ ２×１ ＯＡＩ ２×１ ＡＯＩ ２×１ ＯＡＩ ２×１ ＡＯＩ ２×１ ＯＡＩ ２ＷＸＯＲ ２ＷＸＯＲ ２×１ ＡＯ

【００２８】図２は、本発明による選択可能ハッシュ式
キャッシュ・システム７０を示す。キャッシュ・システ
ム７０は、上記の命令復号ハードウェア３７、ルックア
ップ・レジスタ・アレイ３８、キャッシュ３２、ディレ
クトリ３４、アレイ・アクセス・ハードウェア６７、Ｔ
ＬＢ３６、比較機構６０及びマルチプレクサ６３を含ん
でいる。ただし、本発明では、基底コンポーネントと指
標コンポーネントと変位オペランドの加算をハッシュ操
作と組み合わせて、ハッシュ操作及びハッシュ機能の選
択によってクリティカル経路が増加しないようにする、
新規の加算器／ハッシュ回路７２が含まれる。ハッシュ
操作には複数の段が必要であり、それらの段はクリティ
カル経路の増加を避けるため、加算段と並列に実行さ
れ、あるいは加算段に組み込まれる。ハッシュ回路のこ
れら複数の段のいくつかは中間加算段からの出力を使用
する。下記の方程式で記述される実施例では、加算器／
ハッシュ回路７２は６４ビット（０〜６３）を処理す
る。ただしビット６３が最下位ビットである。未ハッシ
ュの仮想アドレスのデータ空間の最下位２ビット（ビッ
ト３１と３０）が、１２８セットＴＬＢをアドレスする
のに使用される未ハッシュの仮想アドレスの最下位７ペ
ージ・インデックス・ビットのうちの２ビット（それぞ
れビット４６と４７）と排他的論理和されて、ハッシュ
済み仮想アドレスを生成する。ただし、本発明の概念
は、アドレス・オペランドまたはアドレス・コンポーネ
ントの長さが異なり、ページ・ビット数またはデータ空
間ビット数が異なり、ハッシュ操作に使用されるビット
が異なる場合にも使用できることに留意されたい。加算
器／ハッシュ回路７２の特定の論理を定義する前に他の
設計判断基準について考える。

【００２９】カスタム設計及びセミカスタム設計では、
論理が規則的である、すなわち標準の論理モジュールま
たは論理ブックから構成されることが好まれる。クリテ
ィカル経路中に２×１ＡＯＩブックと２×１ＯＡＩブッ
クの交互の段からなる反転論理回路を使用して、高速で
規則的なＣＬＡが設計できる。この加算器は、結果を生
成するのに必要なブックの段数と設計の規則性のトレー
ドオフである。しかし、使用されるブックは小型で高速
である。これらの特徴が、ブックの効率的なセミカスタ
ム配置を可能にする規則性とあいまって、配線遅延の減
少と、高速２−１ＣＬＡの実現を可能にする。従来技術
の３−１アドレス生成加算器、ハッシュ回路及びハッシ
ュ済みアドレスと未ハッシュ・アドレスの間での選択に
関する前記の説明でも、動作を指定するブール方程式で
これらのブックを使用した。その説明では、選択可能ハ
ッシュ式仮想アドレスの計算に、１０段の論理段を要し
た。

【００３０】本発明の加算器／ハッシュ回路７２は８段
しか必要としない。第１段は、３−２キャリー・セーブ
加算器（ＣＳＡ）を実施し、それと並列に後で使用でき
るようにハッシュ・オン（論理１）信号を反転する。第
２段は、第１段で生成された、ＣＳＡの和出力及びキャ
リー出力を使用する、２−１キャリー先読み加算器（Ｃ
ＬＡ）の第１段を実施する。ＣＬＡの第１段と並列に、
加算器／ハッシュ回路７２内の他のハードウェアが第２
段で、ハッシュ・オン／オフ信号、ＣＳＡ出力和ビット
３１と３２、及びＣＳＡ出力キャリー・ビット３２と３
３を使用するハッシュ機能の最初の２ステップを実施す
る。この２つのハッシュ機能ステップで、ビット４６と
４７のハッシュに使用される位置３１と３０のアドレス
・ビットを計算するのに必要なキャリー・ビットがある
場合、それを生成する。ハッシュ操作が望まれるとき、
これらのキャリーが計算され、そうでない場合は０にさ
れる（プログラム命令中のビットまたはハードワイヤ接
続式スイッチのどちらかが、ハッシュすべきかどうかの
信号を提供することができる）。第３段で、ハッシュ機
能の最初の２段の結果が、ＣＬＡの第２段でＣＬＡの第
１段の生成出力及び伝送出力と論理的に組み合わされ
る。また第３段は、それに並列に、ＣＬＡの第１段から
の出力及び第２段の２つのハッシュ・ステップからの出
力に基づいて他のハッシュ・ステップをも実施する。第
４段ないし第７段は、前のハッシュ動作及びＣＬＡの前
の段からの出力を使用して、ＣＬＡ及び他の並列ハッシ
ュ・ステップを実施する。第８段で、ハッシュ済み仮想
アドレスの生成が完了する。この８つの段は、１対１で
対応する論理回路によって実施され、下記の１組の論理
方程式で直接表現される。ハッシュ操作及びハッシュ・
エネーブル機能の諸ステップが２−１ＣＬＡの計算と並
列に実施されるので、選択されたハッシュ済みアドレス
を生成するのに、従来技術では１０段必要なのに対し
て、８つの論理段しか要らない。

【００３１】これらの方程式では上記と同じ記号を使用
するが、その他にＨＰ_iはＨＡＳＨとＡＮＤされた生成
を表し、ＨＴ_iはＨＡＳＨとＡＮＤされた伝送を表し、
ＨＨ_iはＨＡＳＨとＡＮＤされた半和を表し、ＨＨＸＨ_i
はｉにおける半和と排他的論理和されたｉ−１５におけ
るＨＨを表し、Ｈ_CiはＨＡＳＨとＡＮＤされたキャリー
を表す。ビット６３は最下位ビットである。３−２加算
器を使用する各ステップは"３−２で示し、２−１加算
器を使用する各ステップは"２−１"で示し、並列回路を
使用する各ステップは"Ｐ"で示して、そのステップが同
じ段の加算ステップと並列に他のハードウェアで実施さ
れることを示す。

【００３２】第１段

【数３３】 第２段

【数３４】 第３段

【数３５】 第４段

【数３６】 第５段

【数３７】 第６段

【数３８】 第７段

【数３９】 第８段

【数４０】

【００３３】この加算器のクリティカル経路は次の通り
である。

【数４１】

【００３４】したがって、ハッシュ済み実効アドレスを
生成するためのクリティカル経路内のブックは次の通り
である。

【数４２】３ＷＸＯＲ ２ｘ２ＡＯＩ ２ｘ１ＯＡＩ ２ｘ１ＡＯＩ ２ｘ１ＯＡＩ ２ｘ１ＡＯＩ ２ｘ１ＯＡＩ ２ＷＸＯＲ

【００３５】先に指摘したように、従来技術のクリティ
カル経路、すなわち加算器５２、ハッシュ回路５４、及
びマルチプレクサ６１は、選択的にハッシュ済みのまた
は未ハッシュの仮想アドレスを生成するのに１０段の論
理ブックを必要とするが、本発明のクリティカル経路、
すなわち加算器／ハッシュ回路７２は、選択的にハッシ
ュ済みのまたは未ハッシュの仮想アドレスを生成するの
に８段の論理ブックしか要しない。さらに、本発明の８
段のクリティカル経路で横切るブックは、２Ｗ−ＮＯＲ
を２×２ＡＯＩで置き換えた点以外は従来技術のクリテ
ィカル経路の最初の８段のブックと同じである。したが
って、本発明の加算器／ハッシュ回路７２は、従来技術
が未ハッシュの仮想アドレスの生成に必要とするのと同
数の論理段で選択的にハッシュ済みアドレスを生成し、
したがって本発明に選択可能ハッシュ機能を組み込んだ
ことによる「ペナルティ」はない。また、本発明の加算
器／ハッシュ回路のクリティカル経路中の８つのブック
は、従来技術の加算器で未ハッシュの仮想アドレスを生
成するのに必要とするブックとほぼ同じなので、本発明
でハッシュ済みアドレスを生成するのに要する時間も、
従来技術の未ハッシュの仮想アドレスの生成に要する時
間とほぼ同じである（ＩＢＭ ＥＳＡ／３７０アーキテ
クチャでは、１２ビットの変位の使用により、第１段の
３Ｗ−ＸＯＲをビット位置３１と３２におけるより高速
の２Ｗ−ＸＯＲで置き換えることが可能となるので、第
２段における２×２ＡＯＩの全遅延は生じないことにな
る。したがって、本発明のハッシュ機能は、クリティカ
ル経路を増加させない。

【００３６】次に本発明の加算器／ハッシュ回路７２か
らの結果が従来技術の加算器５２とハッシュ回路５４か
らの結果と論理的に等価であることを示す。まず、本発
明の結果のＨｃＢ３_iについて考える。設計の以前の段
で計算した数をうまく代入することにより、ＨｃＢ３_i
は次のように書き換えることができる。

【数４３】

【００３７】次にＨＨＸＨＸｃ_iについて考える。Ｈｃ
Ｂ３_iと同様、これも装置の以前の段で生成された値を
うまく代入することによって書き換えることができる。
結果は次の通りである。

【数４４】

【００３８】この結果及びＨｃＢ３_iについての前の結
果をＥＡの式に代入すると、次式が得られる。

【数４５】

【００３９】下記の恒等式４３を用いると、Ａ、Ｂ、
Ｃ、がブール変数を表すものとして、ＥＡは数式４７の
ように表すことができる。

【数４６】

【数４７】

【００４０】この最後の結果を操作することにより、本
発明の加算器／ハッシュ回路７２の結果が従来技術の結
果と等価であることがわかる。必要な操作は以下の通り
である。

【数４８】 最後の方程式にｉ＝４６及びｉ＝４７を代入すると、次
式が得られる。

【数４９】

【００４１】したがって、本発明の加算器／ハッシュ回
路７２は、従来技術の加算器５２とハッシュ回路５４を
直列にしたものと同じ結果を生成するが、加算器／ハッ
シュ回路７２の方がクリティカル経路が短い。その結果
は、ＨＡＳＨが論理０（オフ）のときは仮想アドレス、
ＨＡＳＨが論理１（オン）のときは仮想アドレスの２ビ
ットの間の排他的論理和として作成されるハッシュ済み
アドレスである。

【００４２】本発明の代替実施例 図３は、図２の加算器／ハッシュ回路７２を加算器／ハ
ッシュ回路９２で置き換えた、本発明の代替実施例を示
す。加算器／ハッシュ回路９２は、３−２加算器と、３
−２加算器の後の２−１加算器と、ハッシュ機能に関与
する並列回路を備えている。この実施例では、（基底レ
ジスタから得られる）基底コンポーネントは６４ビット
であり、３２ビット・データ空間を識別し、３２ビット
でデータ空間内のページを識別する。指標コンポーネン
トは３２ビット（基底コンポーネントのページ・ビット
と同じ有効桁数）、変位オペランドは３２ビット（最下
位１２ページ・ビットと同じ有効桁数）である。したが
って、この加算器は３２ビット（ＬＳＢ）しか収容しな
くてよい。この実施例では、加算器のＭＳＢからのキャ
リーがあっても無視され、したがって基底コンポーネン
トの上位３２ビットは加算器を迂回し、２ビットの最下
位データ空間ビット（ビット３２と３１）が第１段のハ
ッシュ・ステップでただちに使用可能であり、第４段の
別のハッシュ・ステップで加算器／ハッシュ回路７２内
で生成される部分和を使用して使用可能である。このた
め、上述のようにクリティカル経路を１段減らすことが
できる。

【００４３】下記の方程式で、加算器／ハッシュ回路９
２が定義される。ただし、記号は上記と同じである。上
記と同様にビット６３が最下位ビットである。３−２加
算器を使用する各ステップを"３−２"で示し、２−１加
算器を使用する各ステップを"２−１"で示し、並列回路
を使用する各ステップを"Ｐ"で示す。これは、それらの
並列回路ステップが同じ段の追加のステップと並列に実
施されることを示す。 第１段

【数５０】 第２段

【数５１】 第３段

【数５２】 第４段

【数５３】 第５段

【数５４】 第６段

【数５５】 第７段

【数５６】 第８段

【数５７】

【００４４】この場合、ビット４６及び４７のハッシュ
済みアドレスは、メモリＴＬＢへのアクセスに使用され
るアドレス４５よりも１段少い論理段で生成される。ハ
ッシュ済みアドレスを生成する際のクリティカル経路は
次の通りである。

【数５８】

【００４５】したがって、クリティカル経路中のブック
は次の通りである。

【数５９】３ＷＸＯＲ ２ＷＮＯＲ ２×１ ＯＡＩ ２×１ ＡＯＩ ２×１ ＯＡＩ ２×１ ＡＯＩ ２ＷＸＯＲ

【００４６】ＴＬＢ比較のためのハッシュ解除済みアド
レスの生成 先に指摘したように、最下位ページ・ビットＶＡ（４
５：５１）は、ＴＬＢ中のセットまたは行をアドレス指
定または選択するのに使用される。セットが選択された
後、セット中の仮想アドレスをハッシュされていない仮
想アドレスと比較して、その仮想アドレスが実際にＴＬ
Ｂ中で表されているかどうか判定しなければならない。
そうである（ＴＬＢセット）場合、時間のかかるアドレ
ス変換を実行せずに、対応する実アドレスをＴＬＢから
読み取ることができる。すなわち、加算器／ハッシュ回
路７２または９２からのハッシュ済み出力は、アドレス
されたＴＬＢセット中の仮想アドレスとの比較に使用す
るためにハッシュ解除しなければならない。先に指摘し
たように、ハッシュ済みのＴＬＢアドレスが供給された
後にＴＬＢ中のセットを選択するには多数のステップが
必要である。この間にハッシュ済み仮想アドレスをハッ
シュ解除することができる。ＴＬＢは加算器／ハッシュ
回路とは別のチップ上にある可能性が高いので、ＴＬＢ
チップ上のハッシュ解除回路７６でハッシュ解除済みア
クセスを作成して入出力ピンの数を最小にすることがで
きる。ハッシュ解除済みの仮想アドレスを作成するに
は、排他的論理和関数の次の性質を使用する。

【数６０】 ハッシュ済みアドレスＥＡ_iはＳ_i-16とＳ_iの間の排他的
論理和によって作成されるので、ハッシュ済みアドレス
とＳ_i-16の排他的論理和をとると、次式が得られる。

【数６１】

【００４７】この結果から、次式によってハッシュ解除
済みアドレス（ＵＥＡ_i）を生成することができる。

【数６２】

【００４８】したがって、ＵＥＡ_iの作成は、２Ｗ−Ｘ
ＯＲとそれに続く２−１マルチプレクサ（２×２ＡＯ）
によって実施される。この機能はＴＬＢのアドレス指定
と並列に実行されるので、ハッシュ解除機能はクリティ
カル経路中にはなく、またクリティカル経路を増加させ
ない。したがって、この比較を実行することにより、対
応する仮想アドレスがＴＬＢアレイから読み取られるま
でに、ハッシュ解除済み仮想アドレスが使用可能にな
る。

【００４９】以上のことに基づいて、本発明を実施する
キャッシュ・システムを開示した。しかし、本発明の範
囲から逸脱することなく、多数の修正及び置換を行うこ
とができる。たとえば、これらのキャッシュ・システム
は、プログラム命令から加算器／ハッシュ回路中に１つ
または複数のアドレス・オペランドが直接に供給される
環境、あるいは３つではなく２つのアドレス・オペラン
ドまたはアドレス・コンポーネントが加算されてアドレ
スを形成する環境でも使用できる。また、加算器／ハッ
シュ回路に供給されるアドレスは、ページ・ビットとデ
ータ空間ビットの間で分割する必要がないが、すべて単
一の記憶域からのページ・ビットとすることもできる。
また、本発明による加算器／ハッシュ回路は、ここに開
示したものとアドレスの長さが異なり、データ空間アド
レス指定ビットが異なり、あるいはページ・アドレス指
定ビットが異なる場合にも使用できる。また希望するな
らば、ディレクトリとＴＬＢは実アドレス以外のあるタ
イプのアドレスを記憶することができ、ＴＬＢに記憶さ
れる「仮想」アドレスは、ＴＬＢがキャッシュ・ディレ
クトリ中に見られる対応するアドレス・タイプを提供す
る。対象である様々なタイプのうちのどれでもよい。さ
らに、加算器／ハッシュ回路から出力されるハッシュ済
みアドレスを使って、ＴＬＢだけでなくキャッシュ・デ
ィレクトリ及びキャッシュ・アレイにもアクセスするこ
とができる。したがって、本発明は限定ではなく例示と
して開示したものであり、本発明の範囲を決定するに
は、頭記の特許請求の範囲に拠るべきである。

【図面の簡単な説明】

【図１】従来技術による選択可能なハッシュ式キャッシ
ュ・システムの構成図である。

【図２】本発明による選択可能なハッシュ式キャッシュ
・システムの構成図である。

【図３】本発明の代替実施例による選択可能なハッシュ
式キャッシュ・システムの構成図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ・エドワード・フィリップス アメリカ合衆国13905、ニューヨーク州ビ ンガムトン、クレアリー・アベニュー 138

Claims (12)

【特許請求の範囲】
1. 【請求項１】１個または複数のアドレス・オペランドを
   指定することによってデータにアクセスするプログラム
   を実行するＣＰＵによる、データへのアクセスを容易に
   するためのキャッシュ・システムであって、 主記憶域からのデータまたは主記憶域向けのデータを記
   憶するためのキャッシュと、 前記キャッシュ内の前記データの実アドレスまたは他の
   アドレスを記憶するためのキャッシュ・ディレクトリ
   と、 前記キャッシュ内の前記データの実アドレスまたは他の
   アドレス及び対応する仮想アドレスまたは他のアドレス
   を記憶するための変換索引バッファ（ＴＬＢ）と、 １つまたは複数のアドレス・オペランドあるいは前記ア
   ドレス・オペランドに基づく１つまたは複数のアドレス
   ・コンポーネントを受け取るように結合され、複数の段
   中で前記１つまたは複数のアドレス・オペランドあるい
   は前記１つまたは複数のアドレス・コンポーネントを加
   算し、それによってハッシュ済み仮想アドレスの生成に
   関与するための多段加算器手段と、 前記加算器手段の第１段または中間段からの少くとも１
   つの出力を受け取るように結合され、前記出力を使用し
   て少くとも１つのハッシュ・ステップを実行し、それに
   よって前記ハッシュ済み仮想アドレスの生成に関与する
   ための複数段ハッシュ手段とを備え、 前記１つのハッシュ・ステップが前記加算器手段の前記
   段の１つと並列に実行され、前記ＴＬＢをアドレスする
   ために前記ハッシュ済み仮想アドレスが前記ＴＬＢに印
   加されることを特徴とする、キャッシュ・システム。
2. 【請求項２】前記加算器手段が、 前記１つまたは複数のアドレス・オペランドあるいは前
   記１つまたは複数のアドレス・コンポーネントを受け取
   るように結合された３−２加算器と、 前記３−２加算器の動作に追随する論理回路の連続する
   多数の段を含み、前記３−２加算器の出力を受け取るよ
   うに結合された２−１加算器とを備え、 前記ハッシュ手段が、前記２−１加算器の少くとも１段
   と並列に前記３−２加算器の和及びキャリーをハッシュ
   するための論理手段を備えることを特徴とする、 請求項１に記載のキャッシュ・システム。
3. 【請求項３】前記論理手段の出力が、前記２−１加算器
   内で、前記２−１加算器の前記１つの段の後に、前記２
   −１加算器の前記１つの段の出力と組み合わされること
   を特徴とする、請求項２に記載のキャッシュ・システ
   ム。
4. 【請求項４】前記加算器手段及び前記ハッシュ手段が下
   記の論理方程式を実施し、 第１段： 【数１】 第２段： 【数２】 第３段： 【数３】 第４段： 【数４】 第５段： 【数５】 第６段： 【数６】 第７段： 【数７】 第８段： 【数８】 上式において、ＣＳＡＳ_iはビット位置ｉにおける和を
   表し、ＣＳＡＣ_iは３−２ＣＳＡによって生成されたビ
   ット位置ｉからｉ−１（ビットには最上位ビット０から
   最下位ビットへと降順に番号をつける）へのキャリーを
   表し、Ｓ_iは３−１加算器からの和を表し、ＨＡＳＨ
   は、ハッシュ操作が実行されることを示し、Ｈ_iはＣＬ
   Ａのｉにおける半和を表し、Ｐ_iはビットｉにおける生
   成、Ｔ_iは伝送を表し、Ｃ_iはＣＬＡのビットｉからｉ−
   １へのキャリーを表し、記号の後のＮは信号の論理ｎｏ
   ｔを示し、記号の後のＢは信号のバッファリングを表
   し、ＥＡ_iはビットｉにおける実行アドレスを表し、Ｈ
   Ｓ_iは加算器からのハッシュ済み出力を表し、使用する
   記号については、 【数９】 は排他的論理和、＋は論理和を表し、論理積は何の記号
   も使わず直接隣接させることによって表し、ＨＰ_iはＨ
   ＡＳＨとＡＮＤされた生成を表し、ＨＴ_iはＨＡＳＨと
   ＡＮＤされた伝送を表し、ＨＨ_iはＨＡＳＨとＡＮＤさ
   れた半和を表し、ＨＨＸＨ_iはｉにおける半和とｉ−１
   ５におけるＨＨの排他的論理和を表し、Ｈｃ_iはＨＡＳ
   ＨとＡＮＤされたキャリーを表すことを特徴とする、 請求項２に記載のキャッシュ・システム。
5. 【請求項５】さらに、前記ハッシュ済み仮想アドレスを
   ハッシュ解除する手段と、 前記ハッシュ解除済み仮想アドレスを前記ＴＬＢのアド
   レスされた位置内の仮想アドレスと比較する手段とを備
   え、 ハッシュ解除手段が、論理方程式 【数１０】 を実施する手段を含むことを特徴とする、請求項４に記
   載のキャッシュ・システム。
6. 【請求項６】さらに、前記ハッシュ済み仮想アドレスを
   ハッシュ解除する手段と、 前記ハッシュ解除済み仮想アドレスを前記ＴＬＢのアド
   レスされた位置内の仮想アドレスと比較する手段とを備
   える、請求項１に記載のキャッシュ・システム。
7. 【請求項７】前記３−２加算器が３−２キャリー・セー
   ブ加算器であり、前記２−１加算器が２−１キャリー先
   読み加算器であることを特徴とする、請求項２に記載の
   キャッシュ・システム。
8. 【請求項８】前記加算器手段と前記ハッシュ手段が、下
   記の論理方程式を実施し、 第１段： 【数１１】 第２段： 【数１２】 第３段： 【数１３】 第４段： 【数１４】 第５段： 【数１５】 第６段： 【数１６】 第７段： 【数１７】 第８段： 【数１８】 上式において、ＣＳＡＳ_iはビット位置ｉにおける和を
   表し、ＣＳＡＣ_iは３−２ＣＳＡによって生成されたビ
   ット位置ｉからｉ−１（ビットには最上位ビット０から
   最下位ビットへと降順に番号をつける）へのキャリーを
   表し、Ｓ_iは３−１加算器からの和を表し、ＨＡＳＨ
   は、ハッシュ操作が実行されることを示し、Ｈ_iはＣＬ
   Ａのｉにおける半和を表し、Ｐ_iはビットｉにおける生
   成、Ｔ_iは伝送を表し、Ｃ_iはＣＬＡのビットｉからｉ−
   １へのキャリーを表し、記号の後のＮは信号の論理ｎｏ
   ｔを示し、記号の後のＢは信号のバッファリングを表
   し、ＥＡ_iはビットｉにおける実効アドレスを表し、Ｈ
   Ｓ_iは加算器からのハッシュ済み出力を表し、使用する
   記号は、 【数１９】 は排他的論理和、＋は論理和を表し、論理積は付の記号
   も使わずに直接隣接させることによって表し、ＨＰ_iは
   ＨＡＳＨとＡＮＤされた生成を表し、ＨＴ_iはＨＡＳＨ
   とＡＮＤされた伝送を表し、ＨＨ_iはＨＡＳＨとＡＮＤ
   された半和を表し、ＨＨＸＨ_iはｉにおける半和と１−
   １５におけるＨＨの排他的論理和を表し、Ｈｃ_iはＨＡ
   ＳＨとＡＮＤされたキャリーを表すことを特徴とする、 請求項２に記載のキャッシュ・システム。
9. 【請求項９】１個または複数のアドレス・オペランドを
   指定することによってデータにアクセスするプログラム
   を実行するＣＰＵによる、データへのアクセスを容易に
   するためのキャッシュ・システムであって、 主記憶域からのデータまたは主記憶域向けのデータを記
   憶するためのキャッシュと、 前記キャッシュ内の前記データの実アドレスまたは他の
   アドレスを記憶するためのキャッシュ・ディレクトリ
   と、 前記キャッシュ内の前記データの実アドレスまたは他の
   アドレス及び対応する仮想アドレスまたは他のアドレス
   を記憶するための変換索引バッファ（ＴＬＢ）と、 前記１つまたは複数のアドレス・オペランドあるいは前
   記１つまたは複数のアドレス・コンポーネントを受け取
   るように結合された３−２加算器と、 前記３−２加算器の動作に追随する論理回路の連続する
   多数の段を含み、前記３−２加算器の出力を受け取るよ
   うに結合された２−１加算器と、 前記２−１加算器の少くとも１段と並列に前記３−２加
   算器の和及びキャリーをハッシュするための論理手段と
   を備え、 前記２−１加算器がハッシュ済み仮想アドレスを生成
   し、前記ＴＬＢをアドレスするために前記ハッシュ済み
   仮想アドレスの一部分が前記ＴＬＢに印加されることを
   特徴とする、 キャッシュ・システム。
10. 【請求項１０】前記論理手段の出力が、前記２−１加算
    器内で、前記２−１加算器の前記１つの段の後に、前記
    ２−１加算器の前記１つの段の出力と組み合わされるこ
    とを特徴とする、請求項９に記載のキャッシュ・システ
    ム。
11. 【請求項１１】さらに、前記ハッシュ済み仮想アドレス
    をハッシュ解除する手段と、 前記ハッシュ解除済み仮想アドレスを前記ＴＬＢのアド
    レスされた位置内の仮想アドレスと比較する手段とを備
    える、請求項１０に記載のキャッシュ・システム。
12. 【請求項１２】１つまたは複数の上位ビットが１つまた
    は複数の下位ビットでハッシュされた、ハッシュ済み仮
    想アドレスを生成する方法であって、 前記上位アドレス・ビットのすぐ下位にあるビット位置
    で、前記上位ビットに対するキャリー・ビットを提供す
    る生成信号及び伝送信号を作成するステップと、 ハッシュ操作を実行するか否かを示す信号で前記生成信
    号及び伝送信号をゲートするステップと、 前記上位ビットのすぐ下位にあるビット位置でゲート済
    みグループ生成及び伝播を作成するステップと、 続いて、上記上位ビット位置へのゲート済みキャリーを
    生成するステップと、 前記ゲート済みキャリーの生成と並列に、前記上位ビッ
    ト位置で、ハッシュすべきか否かを示す前記信号でゲー
    トされたゲート済み半和を生成し、前記上位ビット位置
    における前記ゲート済み半和と、アドレスの前記下位ビ
    ット位置で生成された半和の排他的論理和がとられ、前
    記排他的論理和と前記上位アドレスビット位置への前記
    ゲート済みキャリーの排他的論理和がとられて、前記下
    位ビット位置において前記ハッシュ済みアドレス・ビッ
    トを生成するステップとを含む方法。