JP2763655B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2763655B2 JP2763655B2 JP2167195A JP16719590A JP2763655B2 JP 2763655 B2 JP2763655 B2 JP 2763655B2 JP 2167195 A JP2167195 A JP 2167195A JP 16719590 A JP16719590 A JP 16719590A JP 2763655 B2 JP2763655 B2 JP 2763655B2
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- Japan
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号処理用LSI、特にプロセッサ
タイプのものにおいて自動的なリングアドレッシングを
実現する半導体集積回路に関するものである。
タイプのものにおいて自動的なリングアドレッシングを
実現する半導体集積回路に関するものである。
従来の技術 第２図は、従来の半導体集積回路におけるアドレス発
生回路の一例を示したものである。図において、200は
命令デコーダ、201は出力選択信号、202は書込み選択信
号、203はデマルチプレクサ、204はマルチプレクサ、20
5と209はアドレス信号、206は出力ラッチ回路、207はア
ドレス出力、208は加算器、210は加算信号、211はレジ
スタ群である。
生回路の一例を示したものである。図において、200は
命令デコーダ、201は出力選択信号、202は書込み選択信
号、203はデマルチプレクサ、204はマルチプレクサ、20
5と209はアドレス信号、206は出力ラッチ回路、207はア
ドレス出力、208は加算器、210は加算信号、211はレジ
スタ群である。
以上のように構成されたアドレス発生回路の動作につ
て説明する。
て説明する。
まず、命令デコーダ200は、命令を解読してレジスタ
群211の中のどれを読み出すか決定する。一つ選択され
たアドレスがレジスタ群211からマルチプレクサ204によ
って読み出され、出力ラッチ回路206にラッチされる。
そして、出力ラッチ回路206の出力207がアドレス出力と
して有効になる。その後、加算器208によりインクリメ
ントされ、再び命令デコーダによりデマルチプレクサ20
3を経由してレジスタ群211への再書込みが行なわれる。
群211の中のどれを読み出すか決定する。一つ選択され
たアドレスがレジスタ群211からマルチプレクサ204によ
って読み出され、出力ラッチ回路206にラッチされる。
そして、出力ラッチ回路206の出力207がアドレス出力と
して有効になる。その後、加算器208によりインクリメ
ントされ、再び命令デコーダによりデマルチプレクサ20
3を経由してレジスタ群211への再書込みが行なわれる。
ところでディジタル信号処理でよく使用されるリング
アドレッシングを実現するための第１の方法として、前
記回路を使用してソフトウェアにより、リングエンドか
どうかを比較し、一致すればイニシャルをロードする方
法がある。また、第２の方法として、前記アドレス回路
に、比較器，マルチプレクサを追加することにより、リ
ングアドレスを実現する方法がある。
アドレッシングを実現するための第１の方法として、前
記回路を使用してソフトウェアにより、リングエンドか
どうかを比較し、一致すればイニシャルをロードする方
法がある。また、第２の方法として、前記アドレス回路
に、比較器，マルチプレクサを追加することにより、リ
ングアドレスを実現する方法がある。
発明が解決しようとする課題 しかしながら、ソフトウェアで実現する上記第１の方
法では、多くのサイクル数を必要とし、実時間処理が重
要視されるディジタル信号処理において処理時間がかか
るという問題がある。また、第２の方法においては、ほ
とんどハード化されているが、命令デコーダでデコード
する必要がある。つまりユーザが、どのレジスタを選択
するか、インクリメントするかどうかを指定する必要が
あり、自動に行なうことができない。特に、スピードが
問題となる外部拡張の場合、デコード時間がスピードの
ネックとなり、時間がかかるという問題がある。
法では、多くのサイクル数を必要とし、実時間処理が重
要視されるディジタル信号処理において処理時間がかか
るという問題がある。また、第２の方法においては、ほ
とんどハード化されているが、命令デコーダでデコード
する必要がある。つまりユーザが、どのレジスタを選択
するか、インクリメントするかどうかを指定する必要が
あり、自動に行なうことができない。特に、スピードが
問題となる外部拡張の場合、デコード時間がスピードの
ネックとなり、時間がかかるという問題がある。
本発明はこのような問題に対して、命令をデコードす
ることなくシーケンサ回路を動作させるための起動信号
を送るだけで自動的にリングアドレッシングできる半導
体集積回路を提供することを目的とする。
ることなくシーケンサ回路を動作させるための起動信号
を送るだけで自動的にリングアドレッシングできる半導
体集積回路を提供することを目的とする。
課題を解決するための手段 本発明は上記目的を達成するために、本発明に半導体
集積回路は、カレントポインタ、リミットポインタ、イ
ニシャルポインタのアドレスを示す複数のレジスタと、
前記カレントポインタから出力されるアドレス出力の値
に加算して前記リミットポインタの値までインクリメン
トするための加算器と、前記加算器でインクリメントし
た値と前記リミットポインタの値を比較するための第１
の比較器と、前記第１の比較器の比較結果が一致すれば
前記イニシャルポインタの値をRAMに書込むためのマル
チプレクサとを有するアドレス回路と、 リングアドレスの始まりとなる前記アドレス回路のカ
レント値、リミット値、イニシャル値の各設定値が書込
まれているRAMのアドレスを示すスタートポインタを書
込むためのレジスタと、リングアドレスの終了となる前
記アドレス回路の各設定値が書込まれているRAMのアド
レスを示すエンドポインタを書き込むためのレジスタ
と、前記アドレス回路での一連の処理終了毎に前記スタ
ートポインタの値から前記エンドポインタの値までイン
クリメントするためのポインタ選択カウンタと、前記ポ
インタ選択カウンタでインクリメントした値と前記エン
ドポインタの値を比較するための第２の比較器とを有す
るシーケンサ回路とを備え、 前記シーケンサ回路の前記ポインタ選択カウンタの出
力信号によって、前記RAMからカレント値、リミット
値、イニシャル値の各設定値が読み出され、前記アドレ
ス回路の前記カレントポインタ、リミットポインタ、イ
ニシャルポインタのアドレスを示す各レジスタに書込ま
れる構成となっている。
集積回路は、カレントポインタ、リミットポインタ、イ
ニシャルポインタのアドレスを示す複数のレジスタと、
前記カレントポインタから出力されるアドレス出力の値
に加算して前記リミットポインタの値までインクリメン
トするための加算器と、前記加算器でインクリメントし
た値と前記リミットポインタの値を比較するための第１
の比較器と、前記第１の比較器の比較結果が一致すれば
前記イニシャルポインタの値をRAMに書込むためのマル
チプレクサとを有するアドレス回路と、 リングアドレスの始まりとなる前記アドレス回路のカ
レント値、リミット値、イニシャル値の各設定値が書込
まれているRAMのアドレスを示すスタートポインタを書
込むためのレジスタと、リングアドレスの終了となる前
記アドレス回路の各設定値が書込まれているRAMのアド
レスを示すエンドポインタを書き込むためのレジスタ
と、前記アドレス回路での一連の処理終了毎に前記スタ
ートポインタの値から前記エンドポインタの値までイン
クリメントするためのポインタ選択カウンタと、前記ポ
インタ選択カウンタでインクリメントした値と前記エン
ドポインタの値を比較するための第２の比較器とを有す
るシーケンサ回路とを備え、 前記シーケンサ回路の前記ポインタ選択カウンタの出
力信号によって、前記RAMからカレント値、リミット
値、イニシャル値の各設定値が読み出され、前記アドレ
ス回路の前記カレントポインタ、リミットポインタ、イ
ニシャルポインタのアドレスを示す各レジスタに書込ま
れる構成となっている。
作用 本発明は前記構成によって、シーケンサ回路を動作さ
せるたの起動信号を送ると、まずスタートポインタによ
って指定されたポインタ値に基づいて、ポインタ選択カ
ウンタからの出力信号によりRAMからカレント値、リミ
ット値、イニシャル値が読み出され、アドレス回路のカ
レントポインタ、リミットポインタ、イニシャルポイン
タを示す各レジスタが書込まれる。その後、アドレス回
路において、カレントポインタから出力されるアドレス
出力の値に加算器で加算を行い、加算結果の値とリミッ
トポインタの値を第１の比較器で比較し、不一致であれ
ばさらに加算を続け、一致すればマルチプレクサを切り
換えてイニシャルポインタの値をRAMに書込む。その
後、シーケンサ回路のポインタ選択カウンタでスタート
ポインタの値をインクリメントして次のポインタ値を求
め、このインクリメントしたポインタ値とエンドポイン
タ値を第２の比較器で比較し、不一致であればインクリ
メントしたポインタ値に基づいて、RAMからカレント
値、リミット値、インクリメント値を読み出し、アドレ
ス回路における上記一連の処理を行うもので、これらの
一連の動作は、第２の比較器の比較結果が一致するまで
繰り返される。第２の比較結果が一致すれば、スタート
ポインタの値がポインタ選択カウンタに再ロードされる
動作となっている。したがって、シーケンサ回路を動作
させるための起動信号を送るだけで、自動的にリングア
ドレッシングすることができ、且つ、外部拡張の場合で
も高速なリングアドレス処理を実行することができる。
せるたの起動信号を送ると、まずスタートポインタによ
って指定されたポインタ値に基づいて、ポインタ選択カ
ウンタからの出力信号によりRAMからカレント値、リミ
ット値、イニシャル値が読み出され、アドレス回路のカ
レントポインタ、リミットポインタ、イニシャルポイン
タを示す各レジスタが書込まれる。その後、アドレス回
路において、カレントポインタから出力されるアドレス
出力の値に加算器で加算を行い、加算結果の値とリミッ
トポインタの値を第１の比較器で比較し、不一致であれ
ばさらに加算を続け、一致すればマルチプレクサを切り
換えてイニシャルポインタの値をRAMに書込む。その
後、シーケンサ回路のポインタ選択カウンタでスタート
ポインタの値をインクリメントして次のポインタ値を求
め、このインクリメントしたポインタ値とエンドポイン
タ値を第２の比較器で比較し、不一致であればインクリ
メントしたポインタ値に基づいて、RAMからカレント
値、リミット値、インクリメント値を読み出し、アドレ
ス回路における上記一連の処理を行うもので、これらの
一連の動作は、第２の比較器の比較結果が一致するまで
繰り返される。第２の比較結果が一致すれば、スタート
ポインタの値がポインタ選択カウンタに再ロードされる
動作となっている。したがって、シーケンサ回路を動作
させるための起動信号を送るだけで、自動的にリングア
ドレッシングすることができ、且つ、外部拡張の場合で
も高速なリングアドレス処理を実行することができる。
実施例 第１図は本発明の実施例における半導体集積回路のア
ドレス回路およびシーケンサ回路の構成を示すものであ
る。
ドレス回路およびシーケンサ回路の構成を示すものであ
る。
図に示すように、アドレス回路が、カレントポインタ
101、リミットポインタ102、イニシャルポインタ103の
アドレスを示す複数のレジスタと、カレントポインタ10
1から出力されるアドレス出力104に加算してリミットポ
インタ102の値までインクリメントするための加算器105
と、加算器105の加算結果の値とリミットポインタ102の
値を比較するための比較器106と、比較器106の比較結果
が一致すればイニシャルポインタ103の値をRAM113に書
込むためのマルチプレクサ107とで構成されている。
101、リミットポインタ102、イニシャルポインタ103の
アドレスを示す複数のレジスタと、カレントポインタ10
1から出力されるアドレス出力104に加算してリミットポ
インタ102の値までインクリメントするための加算器105
と、加算器105の加算結果の値とリミットポインタ102の
値を比較するための比較器106と、比較器106の比較結果
が一致すればイニシャルポインタ103の値をRAM113に書
込むためのマルチプレクサ107とで構成されている。
また、シーケンサ回路が、リングアドレスの始まりと
なる前記アドレス回路のカレント値、リミット値、イニ
シャル値の各設定値が書込まれているRAM113のアドレス
を示すスタートポインタ108を書込むためのレジスタ
と、リングアドレスの終了となる前記アドレス回路の各
設定値が書込まれているRAMのアドレスを示すエンドポ
インタ109を書込むためのレジスタと、前記アドレス回
路での一連の処理終了毎に前記スタートポインタ108の
値からエンドポインタ109の値までインクリメントする
ためのポインタ選択カウンタ110と、ポインタ選択カウ
ンタ110でインクリメントした値とエンドポインタ109の
値を比較するための比較器111とで構成されている。そ
して、上記アドレス回路と上記シーケンサ回路とRAM113
との間はバス100によって接続されている。
なる前記アドレス回路のカレント値、リミット値、イニ
シャル値の各設定値が書込まれているRAM113のアドレス
を示すスタートポインタ108を書込むためのレジスタ
と、リングアドレスの終了となる前記アドレス回路の各
設定値が書込まれているRAMのアドレスを示すエンドポ
インタ109を書込むためのレジスタと、前記アドレス回
路での一連の処理終了毎に前記スタートポインタ108の
値からエンドポインタ109の値までインクリメントする
ためのポインタ選択カウンタ110と、ポインタ選択カウ
ンタ110でインクリメントした値とエンドポインタ109の
値を比較するための比較器111とで構成されている。そ
して、上記アドレス回路と上記シーケンサ回路とRAM113
との間はバス100によって接続されている。
以上のように構成された本実施例の半導体集積回路の
動作について、次に説明する。
動作について、次に説明する。
まず、RAM113に各ポインタにおけるカレント値、リミ
ット値、イニシャル値の各設定値を書込む。次に、スタ
ートポインタ108にリングアドレスをどのポインタから
始めるかを書込み、エンドポインタ109にリングアドレ
スをどのポインタで終了するかを書込む。ポインタの選
択は、ポインタ選択カウンタ110により行なわれ、スタ
ートポインタ108の値からエンドポインタ109の値までア
ドレス回路での一連の処理終了毎にインクリメントして
いき、比較器111においてエンドポインタ109の値とポイ
ンタ選択カウンタ110の値が一致したら、スタートポイ
ンタ108をポインタ選択カウンタ110に再ロードする動作
となっている。
ット値、イニシャル値の各設定値を書込む。次に、スタ
ートポインタ108にリングアドレスをどのポインタから
始めるかを書込み、エンドポインタ109にリングアドレ
スをどのポインタで終了するかを書込む。ポインタの選
択は、ポインタ選択カウンタ110により行なわれ、スタ
ートポインタ108の値からエンドポインタ109の値までア
ドレス回路での一連の処理終了毎にインクリメントして
いき、比較器111においてエンドポインタ109の値とポイ
ンタ選択カウンタ110の値が一致したら、スタートポイ
ンタ108をポインタ選択カウンタ110に再ロードする動作
となっている。
上記の各ポインタの初期設定を行なった後、シーケン
サ回路を動作させるための起動信号を送る。この起動信
号によりシーケンサ回路が自動的に動作を始める。
サ回路を動作させるための起動信号を送る。この起動信
号によりシーケンサ回路が自動的に動作を始める。
まず、ポインタ選択カウンタ110からスタートポイン
タ108の値を示す出力信号112がRAM113に送出された後、
RAM113から出力信号112で指定されたポインタのカレン
ト値、リミット値、イニシャル値が読み出され、アドレ
ス回路のカレントポインタ101、リミットポインタ102、
イニシャルポインタ103のアドレスを示す各レジスタに
それぞれ書込まれる。そして、カレントポインタ101か
らの出力104がアドレス出力となる。
タ108の値を示す出力信号112がRAM113に送出された後、
RAM113から出力信号112で指定されたポインタのカレン
ト値、リミット値、イニシャル値が読み出され、アドレ
ス回路のカレントポインタ101、リミットポインタ102、
イニシャルポインタ103のアドレスを示す各レジスタに
それぞれ書込まれる。そして、カレントポインタ101か
らの出力104がアドレス出力となる。
その後、アドレス回路において、カレントポインタ10
1から出力されるアドレス出力104の値に加算器105で加
算を行い、加算結果の値のリミットポインタ102の値を
比較器106で比較し、不一致であればさらに加算を続
け、一致すればマルチプレクサ107を切り換えてイニシ
ャルポインタ103の値をRAM113に書込む。
1から出力されるアドレス出力104の値に加算器105で加
算を行い、加算結果の値のリミットポインタ102の値を
比較器106で比較し、不一致であればさらに加算を続
け、一致すればマルチプレクサ107を切り換えてイニシ
ャルポインタ103の値をRAM113に書込む。
上記アドレス回路における一連の処理が終了した後、
シーケンサ回路のポインタ選択カウンタ110でスタート
ポインタ108の値をインクリメントして次のポインタ値
を求め、インクリメントしたポインタ値に基づいて、RA
M113からカレント値、リミット値、イニシャル値を読み
出し、アドレス回路における上記一連の処理を行うもの
で、このインクリメントしたポインタ値とエンドポイン
タ109の値を比較器106で比較し、比較器111の比較結果
が一致するまで繰り返される。比較器111の比較結果が
一致すれば、スタートポインタ108の値がポインタ選択
カウンタに再ロードされる。
シーケンサ回路のポインタ選択カウンタ110でスタート
ポインタ108の値をインクリメントして次のポインタ値
を求め、インクリメントしたポインタ値に基づいて、RA
M113からカレント値、リミット値、イニシャル値を読み
出し、アドレス回路における上記一連の処理を行うもの
で、このインクリメントしたポインタ値とエンドポイン
タ109の値を比較器106で比較し、比較器111の比較結果
が一致するまで繰り返される。比較器111の比較結果が
一致すれば、スタートポインタ108の値がポインタ選択
カウンタに再ロードされる。
以下、この一連の動作を起動信号が来るたびに繰り返
すことにより、リングアドレスを実現することができ
る。
すことにより、リングアドレスを実現することができ
る。
発明の効果 以上説明しましたように、本発明によれば、起動信号
を送るだけでスタートポインタからエンドポインタまで
の各ポインタ値におけるカレント値からリミット値まで
自動的にリングアドレス処理することができるため、従
来のような命令をデコードする必要がなく、外部に拡張
した場合でもスピードの低下を招かないので、高速に動
作させることが可能である。
を送るだけでスタートポインタからエンドポインタまで
の各ポインタ値におけるカレント値からリミット値まで
自動的にリングアドレス処理することができるため、従
来のような命令をデコードする必要がなく、外部に拡張
した場合でもスピードの低下を招かないので、高速に動
作させることが可能である。
第１図は本発明にかかる一実施例の半導体集積回路の要
部ブロック図、第２図は従来の半導体集積回路の要部ブ
ロック図である。 100……バス 101……カレントポインタ 102……リミットポインタ 103……イニシャルポインタ 104……アドレス出力 105……加算器 106……比較器 107……マルチプレクサ 108……スタートポインタ 109……エンドポインタ 110……ポインタ選択カウンタ 111……比較器 112……ポインタ選択信号 113……RAM
部ブロック図、第２図は従来の半導体集積回路の要部ブ
ロック図である。 100……バス 101……カレントポインタ 102……リミットポインタ 103……イニシャルポインタ 104……アドレス出力 105……加算器 106……比較器 107……マルチプレクサ 108……スタートポインタ 109……エンドポインタ 110……ポインタ選択カウンタ 111……比較器 112……ポインタ選択信号 113……RAM
Claims (1)
- 【請求項１】カレントポインタ、リミットポインタ、イ
ニシャルポインタのアドレスを示す複数のレジスタと、
前記カレントポインタから出力されるアドレス出力の値
に加算して前記リミットポインタの値までインクリメン
トするための加算器と、前記加算器でインクリメントし
た値と前記リミットポインタの値を比較するための第１
の比較器と、前記第１の比較器の比較結果が一致すれば
前記イニシャルポインタの値をRAMに書込むためのマル
チプレクサとを有するアドレス回路と、 リングアドレスの始まりとなる前記アドレス回路のカレ
ント値、リミット値、イニシャル値の各設定値が書込ま
れているRAMのアドレスを示すスタートポインタを書込
むためのレジスタと、リングアドレスの終了となる前記
アドレス回路の各設定値が書込まれているRAMのアドレ
スを示すエンドポインタを書き込むためのレジスタと、
前記アドレス回路での一連の処理終了毎に前記スタート
ポインタの値から前記エンドポインタの値までインクリ
メントするためのポインタ選択カウンタと、前記ポイン
タ選択カウンタでインクリメントした値と前記エンドポ
インタの値を比較するための第２の比較器とを有するシ
ーケンサ回路とを備え、 前記シーケンサ回路の前記ポインタ選択カウンタの出力
信号によって、前記RAMからカレント値、リミット値、
イニシャル値の各設定値が読み出され、前記アドレス回
路の前記カレントポインタ、リミットポインタ、イニシ
ャルポインタのアドレスを示す各レジスタに書込まれる
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167195A JP2763655B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167195A JP2763655B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0455957A JPH0455957A (ja) | 1992-02-24 |
| JP2763655B2 true JP2763655B2 (ja) | 1998-06-11 |
Family
ID=15845191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167195A Expired - Fee Related JP2763655B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2763655B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105951A (ja) * | 1988-10-14 | 1990-04-18 | Sanyo Electric Co Ltd | アドレスデータ作成回路及びこれを内蔵するデジタル信号処理装置 |
-
1990
- 1990-06-25 JP JP2167195A patent/JP2763655B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0455957A (ja) | 1992-02-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |