KR100273768B1 - 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터 - Google Patents

엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터 Download PDF

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Abstract

본 발명은 할당된 클럭내에 5개 채널에 대해 파이프라인 타이밍으로 합성필터링을 수행하도록 된 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터를 제공하기 위한 것이다.
이를 위해 본 발명은, 외부로부터 입력되는 서브밴드 데이터를 저장함과 더불어 입력데이터를 읽어 매트릭스 연산을 수행하는 메모리 모듈과, 매트릭스 및 윈도우 연산시에 사용되는 계수값을 기저장하고 있는 롬 모듈과, 상기 메모리 모듈로부터의 결과치 및 상기 롬 모듈로부터의 계수값을 입력받아 곱셈과 덧셈 연산을 반복적으로 수행하여 결과를 저장하는 승산 및 누적 연산 모듈과, 상기 승산 및 누적 연산 모듈로부터 제공되는 매트릭스 연산의 결과치를 저장함과 더불어 윈도우 연산에 필요한 데이터를 읽어오는 메모리 제어 모듈 및, 상기 메모리 제어 모듈로부터 제공되는 데이터를 변환하여 외부로 출력하는 신호변환 제어 모듈을 구비함으로써, 27MHz의 시스템 클럭으로 5채널(오른쪽(R), 왼쪽(L), 중간(C), 오른쪽 서라운드(Rs), 왼쪽 서라운드(Ls))을 실시간 처리하게 된다.

Description

엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터
본 발명은 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터에 관한 것으로, 보다 상세하게는 파이프라인 타이밍으로 합성필터링을 수행하도록 된 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터에 관한 것이다.
종래, 엠펙(MPEG)-2 오디오 디코더의 합성필터는 주파수 영역으로 전환된 서브밴드 신호를 다시 시간 영역으로 역변환해 주는 역할을 한다.
엠펙-2 오디오 디코더는 합성필터의 정밀도에 따라 음질이 좌우되고, 이러한 필터는 각 채널별로 동일한 연산을 수행하게 되는데, 이러한 종래의 합성필터의 연산과정은 ISO/IEC 11172-3 MPEG-1 오디오에 명시되어 있고, 각 채널의 32샘플이 입력되어 최종적으로 32개의 서브밴드 오디오신호로 출력되어 나갈때까지 몇 단계의 연산으로 이루어진다.
상기 종래 합성필터의 연산과정을 각 연산 단계별로 설명하면 다음과 같다.
제 1연산 단계로서 32개의 새로운 오디오 샘플을 입력받는다. 이를 수학식으로 표현하면 다음의 수학식 1과 같이 된다.
Sk, k = 0, 1, ···, 31
제 2연산 단계로서 매트릭스 연산결과 64샘플을 쉬프트한다. 이를 수학식으로 표현하면 다음의 수학식 2와 같이 된다.
Vi= Vi-64, i = 1023 d o w n t o 64
제 3연산 단계로서 매트릭스 연산을 수행한다. 이를 수학식으로 표현하면 다음의 수학식 3과 같이 된다.
Nik= cos[π/64(2k + 1)(16 + i)], i = 0, 1, ···, 63, k = 0, 1, ···, 31
제 4연산 단계로서 새로운 512 벡터 Ui를 생성한다. 이를 수학식으로 표현하면 다음의 수학식 4와 같이 된다.
Ui×64+j= Vi×128+j,
Ui×64+32+j= Vi×128+96+j,
여기서, i = 0, 1, ···, 7 j = 0, 1, ···, 31
제 5연산 단계로서 새로 생성된 벡터에 윈도우(synthesis window) Di를 곱한다. 이를 수학식으로 표현하면 다음의 수학식 5와 같이 된다.
Wi= Ui×Di, 여기서, i = 0, 1, ···, 511
제 6연산 단계로서 32샘플을 계산한다. 이를 수학식으로 표현하면 다음의 수학식 6과 같이 된다.
상술한 합성필터링은 매트릭스 연산과 윈도우 연산으로 구성되고, 연산량의 대부분을 매트릭스 연산(즉, 수학식 3)이 차지하는 것을 알 수 있다. 27MHz의 시스템 클럭으로 동작하고 샘플링 주파수를 48MHz인 시스템이라고 가정하면, 32개의 서브밴드 샘플을 처리하는데 소요되는 시간(T32)은 다음의 수학식 7과 같이 된다.
T32= 32×Ts= 32×1/fs= 0.66m sec
여기서 fs는 샘플링 주파수를 나타낸다. 32개의 서브밴드 샘플을 처리하는데 사용할 수 있는 시스템 클럭수(systemcyc)는 다음의 수학식 8과 같이 된다.
systemcyc= 27×106×0.000666 = 17982 사이클
즉, 32샘플을 처리하는데 대략 18000사이클의 클럭이 할당되며, 이 클럭내에 5개 채널에 대한 합성필터링 연산을 수행하여야 한다.
따라서 본 발명은 상기한 종래 사정을 감안하여 이루어진 것으로, 할당된 클럭내에 5개 채널에 대해 파이프라인 타이밍으로 합성필터링을 수행하도록 된 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따르면, 외부로부터 입력되는 서브밴드 데이터를 저장함과 더불어 입력데이터를 읽어 매트릭스 연산을 수행하는 메모리 모듈과, 매트릭스 및 윈도우 연산시에 사용되는 계수값을 기저장하고 있는 롬 모듈과, 상기 메모리 모듈로부터의 결과치 및 롬 모듈로부터의 계수값을 입력받아 곱셈과 덧셈 연산을 반복적으로 수행하여 결과를 저장하는 승산 및 누적 연산 모듈과, 이 승산 및 누적 연산 모듈로부터 제공되는 매트릭스 연산의 결과치를 저장함과 더불어 윈도우 연산에 필요한 데이터를 읽어오는 메모리 제어 모듈 및, 이 메모리 제어 모듈로부터 제공되는 데이터를 변환하여 외부로 출력하는 신호변환 제어 모듈을 구비한 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터가 제공된다.
도 1은 본 발명의 실시예에 따른 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터의 블럭 구성도,
도 2는 본 발명의 실시예에 따른 합성필터의 파이프라인 타이밍도이다.
〈 도면의 주요부분에 대한 부호의 설명〉
10 : 메모리 모듈 20 : 롬 모듈
30 : 승산 및 누적 연산 모듈 40 : 메모리 제어 모듈
50 : 신호변환 제어 모듈
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터의 블럭 구성도로서, 메모리 모듈(10)은 외부로부터 입력되는 매트릭스 연산용 서브밴드 데이터(즉, 필터링을 위한 5채널(Ch L, Ch C, Ch R, Ch Ls, Ch Rs) 데이터)를 저장함과 더불어 입력데이터를 읽어 매트릭스 연산을 수행하는데, 두개의 SRAM(10a, 10b)을 사용하여 하나의 SRAM(예컨대, 10a)은 입력 데이터를 저장함과 더불어 나머지 하나(예컨대, 10b)는 메모리에서 데이터를 읽어 매트릭스 연산을 수행한다.
상기 SRAM(10a, 10b)에서의 이와 같은 동작은 후속 클럭32 사이클에서는 반대로 동작하게 된다. 즉, 읽기 동작을 하던 SRAM(10a)은 쓰기 동작을 하고, 쓰기 동작을 하던 SRAM(10b)은 읽기 동작을 하게 되는 것이다.
본 발명의 실시예의 경우, 상기한 SRAM(10a, 10b)의 제어를 위해서는 한쪽 SRAM의 라이트 인에이블신호(web)는 항상 "1"로 설정하고, 다른 한쪽의 라이트 인에이블신호(web)는 항상 "0"으로 설정해 두고, 다음 클럭 32(CLK 32) 사이클에서는 서로 반대로 값을 지정하여 둘중 하나만 출력하도록 하였다.
출력 인에이블신호(Oeb)의 경우는 상기 라이트 인에이블신호(web)와 반대로 동작하지만 정반대를 의미하지는 않는다. 즉, 두개의 SRAM(10a, 10b)중에서 하나는 클럭 32의 라이징 순간에 후술하는 신호변환 제어 모듈(50)에서 제공되는 LFE 데이터(Low Frequency Enhancement 데이터; 저역주파수 보강채널 PCM데이터)를 내보내야 하므로, 이 순간에서는 항상 출력 인에이블신호(Oeb)가 "0"값을 갖는다.
칩 인에이블신호(Ceb)의 경우에는 읽기 동작에서는 매트릭스 연산이 진행되는 동안에 계속 띄워 주어야 하고, 쓰기 동작에서는 다채널 처리수단(도시 생략)에서 칩 인에이블신호(Ceb)를 받아서 넘겨 주어야 한다. 여기서, 상기 칩 인에이블신호(Ceb)의 경우에는 게이티드되지 않게 하기 위하여 시스템 클럭을 래치를 통과시켜 사용하는데, 이때 래치의 인에이블신호를 플립플롭으로 제어한다.
롬 모듈(20)은 매트릭스 연산시에 필요한 계수값을 저장하고 있는 매트릭스 롬(20a)과 윈도우 연산시에 필요한 계수값을 저장하고 있는 윈도우 롬(20b)으로 구성된다.
여기서, 상기 각각의 롬(20a, 20b)은 2K 워드(word), 512 워드의 크기로 구성된다.
그리고, 승산 및 누적 연산 모듈(30)은 합성필터에서 필요한 연산을 수행하는 부분으로서, 곱셈과 덧셈 연산을 반복적으로 수행하여 결과를 저장한다.
즉, 상기 승산 및 누적 연산 모듈(30)은 상기 메모리 모듈(10)로부터의 신호 및 상기 매트릭스 롬(20a)으로부터의 계수값을 기초로 승산 및 누적 연산을 수행하는 제 1승산 및 누적 연산기(30a)와, 상기 매트릭스 롬(20a)으로부터의 계수값과 윈도우 롬(20b)으로부터의 계수값을 멀티플렉싱하는 멀티플렉서(25)로부터의 신호와 상기 메모리 모듈(10)로부터의 신호를 기초로 승산 및 누적 연산을 수행하는 제 2승산 및 누적 연산기(30b)로 구성되고, 이러한 구성에 의한 승산 및 누적 연산은 두 사이클동안 실행되는데, 첫번째 사이클에서는 곱셈 연산을 수행하고, 두번째 사이클에서는 덧셈연산을 수행하게 된다.
상기 매트릭스 연산 및 윈도우 연산은 18비트 부호있는(signed) 연산이므로, 상기 제 1 및 제 2승산 및 누적 연산기(30a, 30b)는 도시하지는 않았지만 18×18부호있는 곱셈기, 부호있는 덧셈기, 중간의 결과를 저장하는 레지스터로 구성된다.
곱셈기는 최대 64번 곱셈을 하고, 그 곱셈 결과를 누적했을 때 자릿수가 최대로 나오는 경우가 40비트이다. 덧셈기는 곱셈기 연산 결과인 36비트와 누적된 결과를 더해준다.
상기 제 1승산 및 누적 연산기(30a)는 매트릭스 연산만을 수행하는데, 다른 블럭의 어떠한 인터럽트도 받지 않는다. 상기 매트릭스 연산은 승산 및 누적 연산을 32번 수행한 결과이므로 64사이클에 한번씩 로드(load)신호를 발생시켜 준다. 또 상기 SRAM(10a, 10b)에 쓰기(write) 신호는 외부 SRAM에 두 사이클에 한번씩 동작시키므로 로드를 한번 더 지연시키고 그 지연된 로드와 오어(OR)시킴으로써 만든다.
상기 제 1승산 및 누적 연산기(30a)에서는 세 채널에 대한 승산 및 누적 연산을 수행함으로, 각 채널별로 상태(state)를 할당할 수 있다. 즉 L, C, Rs채널로 나누어 각 상태를 할당하고 각 상태별로 승산 및 누적 연산의 입력이나 출력을 묶어서 저장한다.
상기 제 2승산 및 누적 연산기(30b)에서는 클럭 32신호에 따라 매트릭스 연산과 윈도우 연산을 반복한다. 즉 클럭 32가 "1"인 구간에서는 R채널과 Ls채널의 매트릭스 연산을 수행하고, 클럭 32가 "0"인 구간에서는 각 채널에 대한 윈도우 연산을 수행한다.
이와 같이 매트릭스 연산에서는 제 1 및 제 2승산 및 누적 연산기(30a, 30b)를 같이 사용하므로 순차적으로 같이 사용한다. 즉, 첫번째 사이클에서는 제 1승산 및 누적 연산기(30a)를 사용하고, 두번째 사이클에서는 제 2승산 및 누적 연산기(30b)를 사용하며, 다음 사이클에서는 제 1승산 및 누적 연산기(30a)를 사용한다.
그리고, 메모리 제어 모듈(40; Memory Management Unit)은 SRAM을 제어하는 모듈로서, 합성 필터의 매트리싱 연산의 결과를 저장함과 더불어 윈도우 연산에 필요한 데이터를 읽어온다. 이때 SRAM의 접근이 동시에 요구되는 경우가 있으므로 이들의 순서를 제어한다. 각각의 경우에서 연산 순위는 매트릭스에서 제 1승산 및 누적 연산기(30a)가 쓰기를 할 경우는 1번이고, 제 2승산 및 누적 연산기(30b)가 쓰기를 할 경우가 2번이다. 윈도우 연산에서 제 2승산 및 누적 연산기(30b)가 읽기를 할 경우가 3번이다.
한편, 상기 메모리 제어 모듈(40)에서는 제 2승산 및 누적 연산기(30b)에 대해 인터럽트를 행하게 되는데, 다음 사이클에 윈도우 연산을 수행할 수 없음을 알려준다. 이때 제 2승산 및 누적 연산기(30b)는 인터럽트를 받아 윈도우 롬(20b)의 클럭을 발생시키지 않고 다음 사이클에 곱셈을 쉬게 되고 그 다음 사이클에서는 덧셈을 쉬게 된다.
합성필터의 경우에는 각 샘플별로 매트릭스 연산이 끝나는 시점에서 쓰기 신호를 내보내게 되는데, 이 신호를 받아 SRAM에 쓰기를 수행하게 된다. 윈도우 연산의 경우에는 읽기 신호를 받아 SRAM으로부터 데이터를 읽게 되는데 인터럽트가 걸린 경우에는 읽기 신호가 "0"으로 전이되어 SRAM으로부터 데이터를 읽는 작업을 중지한다. 읽기나 쓰기 신호는 두 사이클 이상 유지되어야 상기 메모리 제어 모듈(40)이 받아 들일 수 있다.
여기서, 상기 메모리 제어 모듈(40)은 상기 제 1승산 및 누적 연산기(30a)로부터의 결과치를 임시로 저장하는 제 1SRAM(45a) 및, 상기 제 2승산 및 누적 연산기(30b)로부터의 결과치를 임시로 저장하는 제 2SRAM(45b)으로 이루어진 캐시 SRAM부(45)와; 이 캐시 SRAM부(45)로부터의 결과치를 후술하는 신호변환 제어 모듈(50)로 전송하는 SRAM(47)으로 구성된다.
상기 캐시 SRAM부(45)는 윈도우 연산 결과를 바로 신호변환 제어 모듈(50)로 내보낼 수 없기 때문에 임시 저장하는 역할을 하는데, 상기 제 1SRAM(45a)와 제 22SRAM(45b)중 어느 하나는 읽기 동작을 담당하고, 다른 하나는 쓰기 동작을 담당한다. 다음 클럭 32 사이클에서는 반대의 동작을 담당한다.
그리고, 신호변환 제어 모듈(50)은 캐시 SRAM부(45)에서 데이터를 읽어 와서 디지탈 아날로그 변환기(DAC; Digital to Analog Converter)에 맞는 포멧으로 데이터를 변환하여 외부로 내보내는데, 이때 데이터는 시스템 클럭에 맞춰 읽어 오고 샘플링 클럭에 맞춰 내보내게 된다.
상기 신호변환 제어 모듈(50)에 의해 외부로 출력되는 데이터(즉, 5채널 오디오 및 저역주파수 보강채널 PCM데이터)는 시리얼 데이터와 패러럴 데이터로 나뉘어지게 되고, 시리얼 데이터의 경우에는 한 샘플 데이터의 시작과 끝을 나타내는 신호와 각 비트별 샘플 데이터를 구별할 수 있도록 시리얼 클럭을 내보내게 된다. 패러럴 데이터의 경우에는 샘플링 클럭의 256배 되는 클럭을 입력으로 받아들이므로 이것을 32분주하여 그 중 18사이클에 대하여 유효한 값이 나옴을 알리는 신호를 내보내고 나머지 14사이클에 대하여는 유효하지 않음을 알리는 신호를 내보내게 된다.
한편, 도 2는 본 발명의 실시예에 따른 합성필터의 파이프라인 타이밍도로서, 한번의 승산 및 누적 연산을 위해서는 27MHz의 두 클럭이 소요된다.
본 발명에서는 제 1 및 제 2승산 및 누적 연산기(30a, 30b)를 사용하여 동시에 매트릭스 연산을 수행하고, 4채널(Ch L, Ch C, Ch R, Ch Ls)에 대한 데이터를 매트릭스 연산한 후 5번째 채널(Ch Rs)에 대해서는 제 1승산 및 누적 연산기(30a)만 연산을 수행한다.
제 2승산 및 누적 연산기(30b)는 매트릭스 연산 결과를 이용하여 5채널(Ch L, Ch C, Ch R, Ch Ls, Ch Rs)에 대한 윈도우 연산을 수행한다. 여기서, 클럭 32(CLK 32) 클럭은 샘플링 주파수의 32배 클럭으로 5채널(Ch L, Ch C, Ch R, Ch Ls, Ch Rs)의 필터링이 클럭 32의 한 사이클안에 완료된다.
본 발명의 실시예에서는, 하나의 채널에 대한 제 1승산 및 누적 연산기(30a)의 연산에 소요되는 클럭이 2048이고, 5채널 매트릭스 결과를 제 2승산 및 누적 연산기(30b)에서 윈도우 연산하기 위해 필요한 클럭은 512×5 = 2560이므로, 필요한 연산 클럭은 제 1승산 및 누적 연산기(30a)에 필요한 클럭에 마지막 채널을 윈도우 연산하기 위해 필요한 512클럭을 더하여 전체 소요 클럭 수(Totalcyc)는 다음의 수학식 9와 같이 된다.
Totalcyc= (2048×3+512)×2 = 13312 사이클
여기서, 연산에 소요되는 클럭수는 시스템에 주어진 18000클럭내에 계산이 가능한다.
이상 설명한 바와 같은 본 발명에 의하면, 승산 및 누적 연산기를 두개 사용하여 27MHz의 시스템 클럭으로 5채널(오른쪽(R), 왼쪽(L), 중간(C), 오른쪽 서라운드(Rs), 왼쪽 서라운드(Ls))을 실시간 처리할 수 있으므로, 각 연산에 사용되는 승산 및 누적 연산기와 필터의 구조에 따라 높은 시스템 클럭을 사용하지 않고도 엠펙-2 오디오 디코더의 ASIC칩 구조에 적합한 필터를 구현할 수 있다.
또한 본 발명에 의하면, 각 채널마다 필터 뱅크를 구현하지 않고 파이프라인 구조와 타이밍 분할 기법을 이용함으로서, 하나의 필터 뱅크만을 사용하여 구현할 수 있다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims (7)

  1. 외부로부터 입력되는 서브밴드 데이터를 저장함과 더불어 입력데이터를 읽어 매트릭스 연산을 수행하는 메모리 모듈과,
    매트릭스 및 윈도우 연산시에 사용되는 계수값을 기저장하고 있는 롬 모듈과,
    상기 메모리 모듈로부터의 결과치 및 상기 롬 모듈로부터의 계수값을 입력받아 곱셈과 덧셈 연산을 반복적으로 수행하여 결과를 저장하는 승산 및 누적 연산 모듈과,
    상기 승산 및 누적 연산 모듈로부터 제공되는 매트릭스 연산의 결과치를 저장함과 더불어 윈도우 연산에 필요한 데이터를 읽어오는 메모리 제어 모듈 및,
    상기 메모리 제어 모듈로부터 제공되는 데이터를 변환하여 외부로 출력하는 신호변환 제어 모듈을 구비하는 것을 특징으로 하는 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터.
  2. 제 1항에 있어서, 상기 메모리 모듈은 2개의 SRAM으로 구성되고, 상기 2개의 SRAM은 읽기 동작 및 쓰기 동작을 상호 상반되게 수행하는 것을 특징으로 하는 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터.
  3. 제 1항에 있어서, 상기 롬 모듈은 매트릭스 롬과 윈도우 롬으로 구성된 것을 특징으로 하는 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터.
  4. 제 3항에 있어서, 상기 매트릭스 롬과 윈도우 롬은 각각 2K 워드, 512 워드의 크기로 구성된 것을 특징으로 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터.
  5. 제 1항에 있어서, 상기 승산 및 누적 연산 모듈은 제 1 및 제 2승산 및 누적 연산기로 구성된 것을 특징으로 하는 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터.
  6. 제 5항에 있어서, 상기 제 1승산 및 누적 연산기는 매트릭스 연산만을 수행하고, 상기 제 2승산 및 누적 연산기는 클럭신호에 따라 매트릭스 연산과 윈도우 연산을 반복수행하는 것을 특징으로 하는 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터.
  7. 제 6항에 있어서, 상기 메모리 제어 모듈은 상기 제 1승산 및 누적 연산기로부터의 결과치를 임시로 저장하는 제 1SRAM 및, 상기 제 2승산 및 누적 연산기로부터의 결과치를 임시로 저장하는 제 2SRAM으로 이루어진 캐시 SRAM부를 구비하는 것을 특징으로 하는 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터.
KR1019980007036A 1998-03-04 1998-03-04 엠펙 오디오 다채널 처리용 등간격 서브밴드 합성필터 KR100273768B1 (ko)

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