KR20010090176A - 엠펙 오디오 디코더의 합성필터 - Google Patents

엠펙 오디오 디코더의 합성필터 Download PDF

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KR20010090176A
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장순화
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권순홍
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이계철
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 엠펙 오디오 디코더의 합성필터에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 승산 및 누적 연산기(MAC : Multiplier & Accumulator)를 사용하여 할당된 클럭내에 7채널(2채널용 오른쪽(R0), 2채널용 왼쪽(L0), 오른쪽(R), 왼쪽(L), 중간(C), 오른쪽 서라운드(Rs), 왼쪽 서라운드(Ls))을 실시간으로 처리하기 위한 엠펙(MPEG : Moving Picture Expert Group) 오디오 디코더의 합성필터를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 외부로부터 입력되는 서브밴드 데이터를 저장함과 동시에 입력 데이터를 읽어 매트릭스 연산을 수행하는 제1 저장수단; 매트릭스 및 윈도우 연산시에 사용되는 계수값을 기저장하고 있는 제2 저장수단; 상기 제1 저장수단으로부터의 결과값 및 상기 제2 저장수단으로부터 기저장된 계수값을 입력받아 곱셈과 덧셈 연산을 반복적으로 수행하여 그 결과를 저장하기 위한 제1 및 제2 승산 및 누적 연산수단; 상기 제1 및 제2 승산 및 누적 연산수단을 통해 연산된 중간 결과값을 저장하기 위한 제3 저장수단; 상기 제3 저장수단에 저장된 중간 결과값이 멀티플렉싱된 멀티플렉서로부터의 신호와 상기 제2 저장수단으로부터의 신호를 입력받아 곱셈과 덧셈 연산을 반복적으로 수행하여 그 결과를 저장하기 위한 제3 승산 및 누적연산수단; 상기 제3 승산 및 누적 연산수단으로부터의 윈도우 연산 결과값을 임시로 저장하기 위한 제4 저장수단; 및 상기 제4 저장수단으로부터 전달되는 데이터를 디지털 아날로그 변환기(DAC)에 맞는 포맷으로 데이터를 변환하여 외부로 출력하는 신호변환수단을 포함함.
4. 발명의 중요한 용도
본 발명은 엠펙 오디오 디코더 등에 이용됨.

Description

엠펙 오디오 디코더의 합성필터{SYNTHESIS FILTER OF MPEG AUDIO DECODER}
본 발명은 엠펙 오디오 디코더의 합성필터에 관한 것으로, 특히 할당된 클럭내에 7개의 채널에 대해 파이프라인 타이밍으로 합성필터링을 수행하기 위한 서브밴드 합성필터에 관한 것이다.
일반적으로, 엠펙(MPEG : Moving Picture Expert Group)-2 오디오 디코더의 합성필터는 주파수 영역으로 전환된 서브밴드 신호를 시간 영역으로 역변환해 주는 역할을 한다. 엠펙-2 오디오 디코더는 합성필터의 정밀도에 따라서 음질이 좌우되며, 이러한 필터는 각 채널별로 동일한 연산을 수행한다. 이때, 합성필터는 매트릭스 연산과 윈도우 연산을 수행하기 승산 및 누적 연산기(MAC : Multiplier & Accumulator)와 중간 결과값을 저장할 수 있는 메모리를 필요로 한다.
합성필터의 연산 과정은 ISO/IEC((International Standard Organization)/(International Electrotechnical Committee)) 11172-3 엠펙-1 오디오에 명시되어 있고, 각 채널의 32샘플이 입력되어 최종적으로 32개의 서브밴드 오디오 신호로 출력되어 나갈때까지 몇 단계의 연산으로 이루어진다.
여기서, 합성필터의 연산과정을 각 연산 단계별로 설명하면 다음과 같다.
첫번째, 32개의 새로운 오디오 샘플을 입력받는다. 이를 수학식으로 표현하면 다음의 [수학식1]과 같다.
Sk,(k = 0, 1, ..., 31)
두번째, 매트릭스 연산 결과 64 샘플을 쉬프트한다. 이를 수학식으로 표현하면 다음의 [수학식2]와 같다.
i = 1023 downto 64
Vi= Vi-64
세번째, 매트릭스 연산을 수행한다. 이를 수학식으로 표현하면 다음의 [수학식3]과 같다.
(여기서, i = 0, 1, ..., 63임)
(여기서, i = 0, 1, ..., 63, k = 0, 1, ..., 31임)
네번째, 새로운 512 벡터 Ui생성한다. 이를 수학식으로 표현하면 다음의 [수학식4]와 같다.
Ui×64+j= Vi×128+j,
Ui×64+32+j= Vi×128+96+j
(여기서, i = 0, 1, …, 7이고, j = 0, 1, …, 31임)
다섯번째, 새로 생성된 벡터에 윈도우(synthesis window) Di를 곱한다. 이를 수학식으로 표현하면 다음의 [수학식5]와 같다.
Wi= UiDi
(여기서, i = 0, 1, …, 511임)
여섯번째, 32샘플을 계산한다. 이를 수학식으로 표현하면 다음의 [수학식5]와 같다.
(여기서, j = 0, 1, …, 31임)
상기와 같이 살펴보면, 합성 필터링 과정은 매트릭스 연산과 윈도우 연산으로 구성되고 연산량의 대부분을 상기의 [수학식3]이 차지하는 것을 알 수 있다.
여기서, 27MHz의 시스템 클럭으로 동작하고 샘플링 주파수를 48KHz인 시스템이라고 가정하면 32개의 서브밴드 샘플을 처리하는데 걸리는 시간(T32)은 다음의 [수학식7]과 같다.
T32= 32 Ts=32 1/fs= 0.66m sec
(여기서, fs는 샘플링 주파수임)
또한, 32개의 서브밴드 샘플을 처리하는데 사용할 수 있는 시스템 클럭수(Systemcyc)는 다음의 [수학식8]과 같다.
Systemcyc= 27×106×0.000666 = 17982 cycles
즉, 32샘플을 처리하는데는 약 18000 사이클(cycles)의 클럭이 할당되므로, 이 클럭내에 7채널에 대한 합성 필터링 연산을 수행하여야 한다.
이를 위하여, 승산 및 누적 연산기(MAC : Multiplier & Accumulator) 3개를 사용하여 27MHz의 시스템 클럭으로 7채널(2채널용 오른쪽(R0), 2채널용 왼쪽(L0), 오른쪽(R), 왼쪽(L), 중간(C), 오른쪽 서라운드(Rs), 왼쪽서라운드(Ls))을 실시간으로 처리할 수 있도록 하는 방안이 필수적으로 요구되고 있다.
본 발명은, 상기한 바와 같은 요구에 부응하기 위하여 안출된 것으로, 승산 및 누적 연산기(MAC : Multiplier & Accumulator)를 사용하여 할당된 클럭내에 7채널(2채널용 오른쪽(R0), 2채널용 왼쪽(L0), 오른쪽(R), 왼쪽(L), 중간(C), 오른쪽 서라운드(Rs), 왼쪽 서라운드(Ls))을 실시간으로 처리하기 위한 엠펙(MPEG :Moving Picture Expert Group) 오디오 디코더의 합성필터를 제공하는데 그 목적이 있다.
도 1 은 본 발명의 실시예에 따른 합성필터의 파이프라인(pipeline) 타이밍도.
도 2 는 본 발명에 따른 엠펙 오디오 디코더의 합성필터에 대한 일실시예 구성도.
*도면의 주요 부분에 대한 부호의 설명
10 : 메모리모듈 20 : 롬모듈
30a,30b,30c : 승산 및 누적 연산기1,2,3(MAC)
40 : 레지스터모듈 50 : 멀티플렉서
60 : 케시 SRAM 모듈 70 : 신호변환 제어모듈
상기 목적을 달성하기 위한 본 발명은, 외부로부터 입력되는 서브밴드 데이터를 저장함과 동시에 입력 데이터를 읽어 매트릭스 연산을 수행하는 제1 저장수단; 매트릭스 및 윈도우 연산시에 사용되는 계수값을 기저장하고 있는 제2 저장수단; 상기 제1 저장수단으로부터의 결과값 및 상기 제2 저장수단으로부터 기저장된 계수값을 입력받아 곱셈과 덧셈 연산을 반복적으로 수행하여 그 결과를 저장하기 위한 제1 및 제2 승산 및 누적 연산수단; 상기 제1 및 제2 승산 및 누적 연산수단을 통해 연산된 중간 결과값을 저장하기 위한 제3 저장수단; 상기 제3 저장수단에 저장된 중간 결과값이 멀티플렉싱된 멀티플렉서로부터의 신호와 상기 제2 저장수단으로부터의 신호를 입력받아 곱셈과 덧셈 연산을 반복적으로 수행하여 그 결과를 저장하기 위한 제3 승산 및 누적 연산수단; 상기 제3 승산 및 누적 연산수단으로부터의 윈도우 연산 결과값을 임시로 저장하기 위한 제4 저장수단; 및 상기 제4 저장수단으로부터 전달되는 데이터를 디지털 아날로그 변환기(DAC)에 맞는 포맷으로 데이터를 변환하여 외부로 출력하는 신호변환수단을 포함하여 이루어진 것을 특징으로 한다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다.
도 1 은 본 발명의 실시예에 따른 합성필터의 파이프라인(pipeline) 타이밍도이다.
도 1에 도시된 바와 같이, 본 발명에서는 파이프라인(pipeline) 타이밍으로 필터링을 수행함에 있어, 승산 및 누적 연산기(MAC : Multiplier & Accumulator) 3개를 사용하여 연산하며, 편의상 MAC1, MAC2, MAC3로 구분한다.
한번의 MAC 연산을 위해서는 27MHz의 두 클럭이 소요된다. 여기서, MAC은 음질을 고려해야 하므로 24비트 고정소숫점 입력을 각각 전달받아서 56비트 누산 연산을 수행한다. MAC1과 MAC2를 이용하여 동시에 매트릭스 연산을 수행하고, MAC3는 매트릭스 연산 결과를 이용하여 7채널에 대한 윈도우 연산을 수행한다.
"CLK32" 클럭은 샘플링 주파수의 32배 클럭으로 7채널의 필터링이 "CLK32"의 한 사이클 안에 완료되어야 한다. 하나의 채널에 대한 MAC1, MAC2 연산에 소요되는 클럭이 2048이고, MAC3에서 윈도우 연산을 하기 위해 필요한 클럭이 512이므로 필요한 연산 클럭은 MAC1, MAC2이 필요한 클럭에 마지막 채널을 윈도우 연산하도록 필요한 512 클럭을 더하여 전체 소요 클럭 수(Totalcyc)를 다음의 [수학식9]와 같이 구할 수 있다.
Totalcyc= (2048x4 + 512)x2 = 17408 cycles
여기서, 연산에 소요되는 클럭수는 시스템에 주어진 18000 클럭내에서 계산할 수 있다.
도 2 는 본 발명에 따른 엠펙 오디오 디코더의 합성필터에 대한 일실시예 구성도로서, 도 1에서 제시한 파이프라인 구조를 이용하여 합성필터를 나타낸 것이다.
도면에서 "10"은 메모리모듈, "20"은 롬(ROM)모듈, "30a,30b,30c"은 승산 및 누적 연산기(MAC)1,2,3, "40"는 레지스터모듈, "50"은 멀티플렉서, "60"은 케시 SRAM 모듈, "70"은 신호변환 제어모듈을 나타낸다.
여기서, SRAM(Static Random Access Memory)(10a,10b)으로 구성되는 메모리모듈(10)은 외부로부터 입력되는 매트릭스 연산에 필요한 서브밴드 데이터(즉, 필터링을 위한 7채널(2채널용 오른쪽(R0), 2채널용 왼쪽(L0), 오른쪽(R), 왼쪽(L), 중간(C), 오른쪽 서라운드(Rs), 왼쪽서라운드(Ls))를 저장함과 동시에 입력 데이터를 읽어 매트릭스 연산을 수행하는데, 두개의 SRAM(10a,10b)중 하나의 SRAM(예, 10a)은 입력 데이터를 저장함과 동시에 나머지 하나의 SRAM(예, 10b)은 메모리에서 데이터를 읽어 매트릭스 연산을 수행한다.
상기 SRAM(10a,10b)에서의 동작은 다음 "CLK32" 사이클에서 반대로 동작하게 된다. 즉, 읽기 동작을 하던 SRAM(10a)은 쓰기 동작을 하고, 쓰기 동작을 하던 SRAM(10b)는 읽기 동작을 하게 된다. 이때, SRAM의 제어를 위해 한쪽 SRAM의 라이트 인에이블신호(Web)는 항상 '1'로 설정하고, 다른 한쪽의 라이트 인에이블신호(Web)는 항상 '0'으로 설정해두어 다음 "CLK32" 사이클에서는 서로 반대로 값을 지정하여 둘중 하나만 출력하도록 한다.
출력 인에이블신호(Oeb)의 경우는 상기 라이트 인에이블신호(Web)와 반대로 동작하지만 정반대를 의미하지는 않는다. 즉, 두개의 SRAM(10a,10b)중에서 하나는 "CLK32"의 라이징 순간에 LFE(Low Frequency Enhancement : 저역 주파수 보강채널 PCM) 데이터를 내보내야 하므로, 이 순간에서는 항상 출력 인에이블신호(Oeb)가 '0'값을 갖도록 해야 한다.
칩 인에이블신호(Ceb)의 경우에는 읽기 동작에서는 매트릭스 연산이 진행되는 동안에 계속 띄워주어야 하고, 쓰기 동작에서는 다채널 처리부에서 칩 인에이블신호(Ceb)를 받아서 넘겨주어야 한다. 여기서, 칩 인에이블신호(Ceb)의 경우에는 게이티드되지 않게 하기 위하여 시스템 클럭을 래치를 통과시켜 사용하는데, 이때 래치의 인에이블 신호를 플립플롭으로 제어해야 한다.
한편, 롬모듈(20)는 매트릭스 연산시에 필요한 계수값을 저장하고 있는 매트릭스 롬(20a) 및 윈도우 롬(20b)으로 구성되며, 각각 2K 워드(word), 512 워드(word)의 크기로 구성된다.
MAC1,2,3(30a,30b,30c)는 메모리모듈(10)로부터의 신호 및 매트릭스 롬(20a)으로부터의 계수값을 기초로 승산 및 누적 연산을 수행하는 MAC1,2(30a,30b)와 MAC1,2(30a,30b)를 통해 연산된 중간 결과를 저장하는 레지스터모듈(40)의 중간 결과값을 멀티플렉싱하는 멀티플렉서(50)로부터의 신호 및 윈도우 롬(20b)으로부터의 신호를 기초로 승산 및 누적 연산을 수행하는 승산 및 누적 연산기3(30a)로 구성된다.
여기서, MAC1,2,3(30a,30b,30c)는 합성필터에서 필요한 연산을 수행하는 것으로, 곱셈과 덧셈 연산을 반복적으로 수행하여 결과를 저장하며 두 사이클 동안 실행된다. 첫번째 사이클에서는 곱셈 연산을, 두번째 사이클에서는 덧셈 연산을 수행한다.
모든 연산은 24비트 부호있는(signed) 연산이므로 24 ×24 부호있는 곱셈기 및 부호있는 덧셈기, 중간의 결과를 저장하는 레지스터(40a,40b)로 구성되어 있다. 곱셈기는 최대 64번 곱셈을 하고, 그 곱셈 결과를 누적했을 때 자릿수가 최대로 나오는 경우가 56비트이다. 덧셈기는 곱셈기 연산 결과인 48비트와 누적된 결과를 더해준다.
따라서, MAC1,2(30a,30b)는 매트릭스 연산만을 수행하고, 다른 블록의 어떠한 인터럽트도 받지 않는다. 매트릭스 연산은 승산 및 누적 연산을 32번 수행한 결과이므로, 64사이클에 한번씩 로드(load)신호를 발생시켜 준다. 또한, SRAM(10a,10b)에 쓰기(write) 신호는 외부 SRAM을 두 사이클에 한번씩 동작시키므로 로드 신호를 한번 더 지연시키고 그 지연된 로드와 오어(OR)시킨다.
따라서, MAC1,2(30a,30b)는 7채널에 대하여 승산 및 누적 연산을 하므로, 각 채널별로 스테이트(state)를 할당하고, MAC3(30c)는 "CLK32" 신호에 따라 윈도우 연산을 반복 수행한다.
케시 SRAM 모듈(60)은 MAC3(30c)로부터의 윈도우 연산 결과를 바로 신호변환 제어모듈(70)로 내보낼 수 없기 때문에 임시 저장하는 역할을 하는데, 각각의 SRAM(10a,10b)을 두어 하나는 읽기 동작을, 다른 하나는 쓰기 동작을 담당한다. 다음 "CLK32" 사이클에서는 각각의 SRAM(10a,10b)에서와 마찬가지로 반대의 동작을 담당한다.
신호변환 제어모듈(70)은 케시 SRAM 모듈(60)로부터 데이터를 읽어와서 디지털 아날로그 변환기(DAC : Digital to Analog Converter)에 맞는 포맷으로 데이터를 변환하여 외부로 내보낸다. 이때, 데이터는 시스템 클럭에 맞춰 읽어오고 샘플링 클럭에 맞춰 내보내게 된다.
이때, 신호변환 제어모듈(70)에 의해 외부로 출력되는 데이터(즉, 7채널 오디오 및 저역주파수 보강채널 PCM 데이터)는 시리얼 데이터와 패러럴 데이터로 나뉘게 된다. 여기서, 시리얼 데이터는 한 샘플 데이터의 시작과 끝을 나타내는 신호와 각 비트별 샘플 데이터를 구별할 수 있도록 시리얼 클럭을 내보내게 된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기한 바와 같은 본 발명은, 승산 및 누적 연산기(MAC : Multiplier & Accumulator)를 3개 사용하여 27MHz의 시스템 클럭으로 7채널(2채널용 오른쪽(R0), 2채널용 왼쪽(L0), 오른쪽(R), 왼쪽(L), 중간(C), 오른쪽 서라운드(Rs), 왼쪽 서라운드(Ls))을 실시간으로 처리 할 수 있으므로 각 연산에 사용되는 MAC과 필터의 구조에 따라 높은 시스템 클럭을 사용하지 않고도 엠펙-2 오디오 디코더의 FPGA(Field Programmable Gate Array) 혹은 ASIC(Application Specific IC) 칩 구조에 적합한 필터를 구현할 수 있는 효과가 있다.
또한, 본 발명은, 엠펙-1과 엠펙-2 계층1 및 계층2에서 공통으로 이용되며, 채널별로 독립적으로 수행될 뿐만 아니라 각 채널마다 필터뱅크를 구현하지 않고 파이프라인 구조와 타이밍 분할 기법을 이용함으로써, 하나의 필터 뱅크만을 사용하여 구현할 수 있는 효과가 있다.
또한, 본 발명은, LEF(Low Frequency Enhancement : 저역 주파수 보강채널 PCM)데이터를 7채널의 데이터와 함께 적절하게 디지털 아날로그 변환기(DAC : Digital to Analog Converter) 타이밍에 맞게 출력하여 DAC를 제어할 수 있는 효과가 있다.

Claims (7)

  1. 엠펙 오디오 디코더의 합성필터에 있어서,
    외부로부터 입력되는 서브밴드 데이터를 저장함과 동시에 입력 데이터를 읽어 매트릭스 연산을 수행하는 제1 저장수단;
    매트릭스 및 윈도우 연산시에 사용되는 계수값을 기저장하고 있는 제2 저장수단;
    상기 제1 저장수단으로부터의 결과값 및 상기 제2 저장수단으로부터 기저장된 계수값을 입력받아 곱셈과 덧셈 연산을 반복적으로 수행하여 그 결과를 저장하기 위한 제1 및 제2 승산 및 누적 연산수단;
    상기 제1 및 제2 승산 및 누적 연산수단을 통해 연산된 중간 결과값을 저장하기 위한 제3 저장수단;
    상기 제3 저장수단에 저장된 중간 결과값이 멀티플렉싱된 멀티플렉서로부터의 신호와 상기 제2 저장수단으로부터의 신호를 입력받아 곱셈과 덧셈 연산을 반복적으로 수행하여 그 결과를 저장하기 위한 제3 승산 및 누적 연산수단;
    상기 제3 승산 및 누적 연산수단으로부터의 윈도우 연산 결과값을 임시로 저장하기 위한 제4 저장수단; 및
    상기 제4 저장수단으로부터 전달되는 데이터를 디지털 아날로그 변환기(DAC)에 맞는 포맷으로 데이터를 변환하여 외부로 출력하는 신호변환수단
    을 포함하는 엠펙 오디오 디코더의 합성필터.
  2. 제 1 항에 있어서,
    상기 제2 저장수단은,
    매트릭스 연산시에 사용되는 계수값을 기저장하고 있는 제5 저장수단; 및
    윈도우 연산시에 사용되는 계수값을 기저장하고 있는 제6 저장수단
    을 포함하는 엠펙 오디오 디코더의 합성필터.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1, 제2 및 제3 승산 및 누적 연산수단은,
    샘플링 주파수의 32배 클럭으로 7채널의 필터링이 32클럭(CLK32)의 한 사이클 안에 완료되어야 하는 것을 특징으로 하는 엠펙 오디오 디코더의 합성필터.
  4. 제 3항에 있어서,
    상기 제1 및 제2 승산 및 누적 연산수단은,
    다른 블록의 소정 인터럽트를 받지 않고 매트릭스 연산을 반복 수행하는 것을 특징으로 하는 엠펙 오디오 디코더의 합성필터.
  5. 제 4 항에 있어서,
    상기 제3 승산 및 누적 연산수단은,
    클럭신호에 따라 윈도우 연산을 반복 수행하는 것을 특징으로 하는 엠펙 오디오 디코더의 합성필터.
  6. 제 5 항에 있어서,
    상기 매트릭스 및 윈도우 연산은,
    24비트의 부호있는(signed) 연산으로 24 ×24 부호있는 곱셈기 및 부호있는 덧셈기, 중간의 결과를 저장하는 레지스터로 구성되어 있어, 곱셈기는 최대 64번 곱셈하여 그 곱셈 결과를 누적했을 때 자릿수가 최대로 나오는 경우가 56비트이고, 덧셈기는 곱셈기 연산 결과인 48비트와 누적된 결과를 더해준 값인 것을 특징으로 하는 엠펙 오디오 디코더의 합성필터.
  7. 제 6 항에 있어서,
    상기 신호변환수단은,
    상기 외부로 출력되는 데이터(즉, 7채널 오디오 및 저역주파수 보강채널 PCM 데이터) 중 시리얼 데이터를 한 샘플 데이터의 시작과 끝을 나타내는 신호와 각 비트별 샘플 데이터를 구별할 수 있도록 시리얼 클럭을 내보내는 것을 특징으로 하는엠펙 오디오 디코더의 합성필터.
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KR1020000014841A KR20010090176A (ko) 2000-03-23 2000-03-23 엠펙 오디오 디코더의 합성필터

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