KR100468634B1 - 데이터 전송 제어장치, 반도체 메모리 장치 및 전자정보장치 - Google Patents

데이터 전송 제어장치, 반도체 메모리 장치 및 전자정보장치 Download PDF

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Abstract

본 발명의 데이터 전송제어장치는, 입력제어명령을 인식하는 명령인식부; 입력제어명령에 의거하여 데이터 전송어드레스와 데이터 전송완료 어드레스의 출력 및 저장순서를 제어하는 제1 어드레스 출력부; 제1 어드레스 출력부로부터 출력된 제1 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제1 메모리 어드레스 저장부; 제1 어드레스 출력부로부터 출력된 제2 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제2 메모리 어드레스 저장부; 제1 어드레스 출력부로부터 출력된 데이터 전송 완료 어드레스를 저장하는 제3 메모리 어드레스 저장부를 포함한다.

Description

데이터 전송 제어장치, 반도체 메모리 장치 및 전자정보장치 {Data Transfer Control Device, Semiconductor Memory Device and Electronic Information Apparatus}
본 발명은 메모리들 사이에서 수행되는 데이터 전송동작을 제어하는 데이터 전송제어장치, 이 데이터 전송제어장치를 포함하는 반도체 메모리 장치, 및 이 반도체 메모리 장치를 포함하는 전자정보장치에 관한 것이다.
턴 오프되었을 때 그 안에 저장된 데이터를 잃어 버리는 DRAM (Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory) 등의 메모리와 달리, 불휘발성 메모리 장치는 턴 오프되더라도 그 불휘발성 메모리의 메모리셀에 저장된 데이터가 유실되지 않는 것을 특징으로 한다. 불휘발성 메모리의 예로는 현재 이동전화 등에 널리 사용되고 있는 플래쉬 메모리 이외에, 최근 IC 카드 등에 사용되고 있는 FRAM(Ferro-Electric Random Access Memory)이나 집중적으로 개발되고있는 MRAM(Magnetic Random Access Memory) 등을 들 수 있다.
본 명세서에서는 불휘발성 메모리와 특히 플래쉬 메모리를 기술한다.
일반적으로, 플래쉬 메모리의 경우, 독출동작, 검증동작을 포함하는 기입동작, 및 검증동작을 포함하는 소거동작의 동작속도는 이 동작순서대로 느려지게 된다. 독출동작에는 100ns정도가 요구되며, 검증동작을 포함하는 기입동작에는 대략 30㎲, 검증동작을 포함하는 소거동작에는 대략 500ms가 요구된다. 즉, 플래쉬 메모리의 경우, 기입동작과 소거동작은 독출동작에 비하여 엄청난 시간을 필요로 한다.
한편, DRAM과 SRAM으로 대표되는 휘발성 반도체 메모리 장치는 턴 오프되었을 때 저장된 정보를 유실한다는 점에서 불리하다. 그러나, 휘발성 반도체 메모리 장치는 기입동작에 요구되는 시간이 독출동작에 요구되는 기간과 대체로 동일하다, 예를 들면, SRAM은 대략 100ns로 각 독출 및 기입동작을 완료한다. 즉, SRAM은 플래쉬 메모리의 기입 또는 소거 동작에 요구되는 시간에 비해 상당히 짧은 시간으로 데이터를 재기입할 수 있다.
종래에는, 기입동작에 장시간이 요구되는 플래쉬 메모리의 단점을 보상하기 위하여 페이지 버퍼 기술이 사용되었다. 중앙처리장치(CPU)가 데이터를 처리하는 경우에, 플래쉬 메모리의 기입동작에 장시간이 요구되기 때문에, CPU의 잠행시간이 길어지게 된다. 대량의 데이터가 플래쉬 메모리에 기입되고 있는 동안, CPU는 이 기입동작 동안에 다른 처리를 수행할 수 없다.
따라서, 일단 데이터를 페이지 버퍼라 불리는 기입동작에 요구되는 시간이 짧은 SRAM과 같은 휘발성 반도체 메모리 장치에 기입하고, 이어서 이 휘발성 반도체 메모리 장치로부터 플래쉬 메모리로 데이터를 일괄하여 전송하는 기능을 갖는 반도체 메모리 장치를 실현함으로써 기입동작에 요구되는 시간을 외견상 짧게 하는 방법이 사용되어 왔다. 이렇게 함으로써, CPU가 장시간을 요하는 플래쉬 메모리 상의 데이터 기입동작으로부터 해방되어, CPU는 다른 처리를 수행할 수 있게 된다.
이러한 페이지 버퍼 기술에 있어서, 페이지 버퍼 내의 어드레스는 플래쉬 메모리의 임의 어드레스로 미러링(mirroring)된다. 따라서, 페이지 버퍼에 데이터를 기입할 때의 명령 시퀀스에 있어서, CPU는 제1 사이클에서 페이지 버퍼 기입 명령을 발하며, 제2 사이클에서 페이지 버퍼의 전송 데이터 배치 수(이하 "전송 데이터 수"라 함)를 입력하고, 명령 연산자로서 플래쉬 메모리의 한 세트의 어드레스와 페이지 버퍼에 기입될 데이터 배치를 제3 사이클에서 입력한다. 제3 사이클에서의 이러한 동작은 어드레스 세트의 수가 제2 사이클에서의 전송 데이터 수에 대응되도록 어드레스 세트와 전송데이터 배치가 입력될 때까지, 이후의 사이클에서 반복적으로 수행된다. CPU는 마지막 사이클에서 확인 명령을 발한다.
이 명령 시퀀스로부터 제2 사이클에서 전송 데이터 수를 추출하고 명령 시퀀스로부터 전송 시작 어드레스를 추출하며, 추출된 전송 시작 어드레스를 제3 사이클에서 페이지 버퍼에 저장함으로써, 기입 상태 머신(메모리 장치의 내부 동작을 제어하는 회로로서, 이하 "WSM"이라 함)은 데이터, 즉 전송 데이터 수 상의 명령정보, 전송 시작 어드레스 등을 사용하여 페이지 버퍼로부터 플래쉬 메모리로 데이터 전송 동작을 수행한다.
도 9는 페이지 버퍼 기술과 함께 사용되는 어드레스 제어회로의 기본 구조를나타내는 예시도이다. 도 9에 있어서, 데이터 전송 명령이 WSM에 입력되면, WSM은 어드레스 제어회로(105)를 제어하여 페이지 버퍼로부터 플래쉬 메모리로 데이터 전송을 시작한다. 이 데이터 전송동작을 이하 상세히 설명한다.
도 9에 도시한 바와 같이, 데이터 전송동작을 개시하기 전에, WSM은 어드레스 제어회로(105)를 제어하여 외부 어드레스 패드(A)를 통해 입력 명령 정보의 데이터 전송 시작 어드레스를 메모리 어드레스 레지스터(100)에 저장하고, 데이터 패드(D)를 통해 전송 데이터 수를 전송 데이터 수 레지스터(102)에 저장한다.
다음에, WSM은 메모리 어드레스 레지스터(100)를 제어하여 메모리 어드레스 레지스터(100)와 메모리 어드레스 카운터(101) 사이에 접속된 전송 버스(120)를 통해 메모리 어드레스 카운터(101)로 플래쉬 메모리의 저장된 데이터 전송 시작 어드레스를 전송한다. 이렇게 함으로써 데이터가 전송되는 플래쉬 메모리 어레이 내의 어드레스가 데이터 전송 시작 어드레스로 설정되도록 플래쉬 메모리 어레이 디코더(121)로 하여금 디코드 동작을 수행하게 할 수 있으며, 그로부터 데이터가 전송되는 페이지 버퍼의 어드레스가 전송 시작 어드레스, 즉 플래쉬 메모리 어레이에 기입될 데이터가 저장되는 제1 어드레스로 설정되도록 페이지 버퍼 디코더(122)로 하여금 디코드 동작을 수행하게 할 수 있다.
다음에, 데이터 카운터(103)가 리셋되어 초기값을 갖게 된다. 이어서, WSM은 디코딩된 어드레스에 따라 선택된 메모리 셀에 억세스하여 페이지 버퍼로부터 데이터를 독출하고 플래쉬 메모리의 전송 어드레스에 있는 메모리 셀에 이 데이터를 기입한다.
이러한 동작에 의해 페이지 버퍼로부터 플래쉬 메모리로의 데이터 기입동작이 실현된다. 페이지 버퍼로부터 플래쉬 메모리로의 데이터 기입동작이 디코딩된 어드레스에 대하여 완료되면, 각각의 페이지 버퍼와 플래쉬 메모리의 어드레스가 갱신되어 다음번 어드레스(현재의 어드레스에 1비트를 더하여 얻어진 어드레스)가 되도록 WSM은 메모리 어드레스 카운터(101)를 증분시킨다. 마찬가지로, 데이터 카운터(103)가 증분된다.
상술한 바와 같이, WSM은 페이지 버퍼의 갱신된 어드레스에 있는 데이터를 독출하고 이 데이터를 플래쉬 메모리의 갱신된 어드레스에 대응하는 메모리 셀에 기입한다.
이러한 동작이 반복 수행된다. 비교회로(111)는 데이터 카운터(103)에 저장된 값을 WSM으로부터 입력된 전송데이터 수인 데이터 카운터(103)에 의해 래치된 값과 비교한다. 비교결과 정합되는 경우, WSM은 마지막 어드레가 구해진 것을 검지하여 페이지 버퍼로부터 플래쉬 메모리로의 데이터 전송을 완료한다.
상술한 페이지 버퍼 기술을 사용하는 장치로서, 데이터를 전송하는 동안에 오버헤드를 감소시킴으로써 데이터 전송 속도의 감소를 줄일 수 있는 반도체 메모리 장치 (일본 특개평 11-85609, "반도체 메모리 장치 및 그 안에 저장된 데이터를 처리하는 방법")와, 저소비전력과 함께 데이터에 고속으로 기입 억세스할 수 있는 메모리 장치 (일본 특개평 10-283768, "클록 진동이 정지되었을 때 데이터 수신을 제어하는 메모리 장치 및 방법")가 제안되었다.
또한, 하나의 메모리로부터 다른 메모리로 데이터가 전송되는 직접 메모리억세스(DMA) 방법이라 불리는 2개의 메모리 사이의 데이터 전송방법이 있다. 직접 메모리 억세스 방법에 있어서, 전송 시작 어드레스는 직접 메모리 억세스 제어기 회로를 통해 메모리 어드레스 레지스터에 기입되며, 전송될 워드(word)의 수는 제어회로를 통해 워드 카운트 레지스터에 기입된다. 메모리 어드레스 레지스터의 어드레스에 대응하는 메모리 어드레스 데이터가 다른 메모리에 전송된 후, 메모리 어드레스 레지스터는 카운트 업되어 메모리 어드레스 레지스터에 저장된 값이 "1"만큼 증가하며 워드 카운트 레지스터는 카운트 다운되어 워드 카운트 레지스터에 저장된 값이 "1"만큼 감소한다. 이 동작은 워드 카운트 레지스터에 저장된 값이 0이 될 때가지 반복 수행된다.
상술한 직접 메모리 억세스 방법으로서, 하드웨어의 개수를 줄이고 소프트웨어 상의 부하를 줄일 수 있는 메모리 어드레스 방법(일본 특개소 58-166581)이 제안되어 있다.
상술한 종래의 페이지 버퍼 기술을 이용한 데이터 기입 동작에 있어서, 데이터는 제1 기입 속도를 갖는 페이지 버퍼에 임시 저장되며, 데이터가 일괄하여 페이지 버퍼로부터 플래쉬 메모리로 함께 전송된다. 이 데이터 전송방법은 플래쉬 메모리에 데이터를 기입하는데 요구되는 시간을 줄이기 위한 것이다.
그러나, 이 페이지 버퍼 기술의 경우, 페이지 버퍼 내의 어드레스는 플래쉬 메모리의 임의 어드레스에 미러링되기 때문에, 페이지 버퍼 내에 특정 어드레스가 존재하지 않게 되어, 상호 데이터 전송은 수행될수 없다. 따라서, 페이지 버퍼 기술의 경우, 페이지 버퍼에 기입된 특정 데이터를 독출할 수 없다.
한편, 직접 메모리 억세스 방법의 경우, 억세스 제어기는 다른 반도체 칩에 별도로 제공된 2개의 메모리 어레이 사이의 데이터 전송을 수행하므로, 데이터 전송에 요구되는 반도체 칩의 개수가 증가하며, 이에 따라 반도체 칩이 실장될 면적을 증가시키게 된다. 또한, 데이터 전송이 다른 반도체 칩들 사이에서 수행되므로 데이터 전송시간이 길어진다는 문제점을 가지고 있다.
이러한 문제점들에 비추어, 별개로 동작하도록 복수의 메모리 어레이가 제공되며 또한 각각의 메모리 어레이들 상의 데이터 독출/기입 동작을 수행하면서 메모리 어레이들 간의 상호 데이터 전송이 동시에 수행될 수 있는 반도체 메모리 장치 (일본 특허출원 제2000-176182호)가 제안되어 있다.
그러나, 이러한 반도체 메모리 장치에 있어서, 데이터 전송을 수행하기 위해, 별개의 회로들이 제공되어 제1 메모리 어레이로부터 제2 메모리 어레이로 또는 그 역으로 데이터 전송이 수행되므로, 회로들 사이의 데이터를 공통적으로 사용하지 않는다. 따라서, 예컨대 구현방법에 따라서 각 메모리 어레이에 독점적으로 사용되는 복수개의 메모리 어드레스 레지스터 세트를 제공함으로써 반도체 칩의 레이아웃 면적이 증가한다.
본 발명의 일 태양에 따르면, 제1 및 제2 메모리 어레이의 데이터 전송시작 어드레스와 데이터 전송완료어드레스 및 입력 제어명령에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 제어하는 데이터 전송제어장치로서, 입력제어명령을 인식하는 명령인식부; 입력제어명령에 의거하여 데이터 전송어드레스와 데이터 전송완료 어드레스의 출력 및 저장순서를 제어하는 제1 어드레스 출력부; 상기 제1 어드레스 출력부로부터 출력된 제1 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제1 메모리 어드레스 저장부; 상기 제1 어드레스 출력부로부터 출력된 제2 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제2 메모리 어드레스 저장부; 상기 제1 어드레스 출력부로부터 출력된 데이터 전송 완료 어드레스를 저장하는 제3 메모리 어드레스 저장부; 및 입력제어명령에 의거하여 데이터 전송의 완료를 검출하기 위하여 제1 또는 제2 메모리 어레이에 대응하는 메모리 어드레스와 데이터 전송완료 어드레스와의 비교를 위해 타게트로 된 메모리 어드레스로부터 절환동작을 수행하는 제1 비교 목표어드레스 절환부를 구비하고, 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송은 제1 및 제2 메모리 어드레스 저장부의 순차적으로 증분되는 어드레스 값에 의거하여 수행되는 데이터 전송제어장치가 제공된다.
본 발명의 다른 일 태양에 따르면, 제1 및 제2 메모리 어레이의 데이터 전송시작 어드레스와 데이터 전송완료어드레스 각각 및 입력 제어명령에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 제어하는 데이터 전송제어장치로서, 입력제어명령을 인식하는 명령인식부; 제1 메모리 어레이의 데이터 전송시작 어드레스, 제1 메모리 어레이의 데이터 전송완료 어드레스 및 제2 메모리 어레이의 데이터 전송시작 어드레스를 입력제어명령에 의거하여 이 저장순서대로 출력하거나, 또는 제2 메모리 어레이의 데이터 전송시작 어드레스, 제2 메모리 어레이의 데이터 전송완료 어드레스 및 제1 메모리 어레이의 데이터 전송시작 어드레스를 입력제어명령에 의거하여 이 저장순서대로 출력하는 제1 어드레스 출력부; 상기 제1 어드레스 출력부로부터 출력된 제1 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제1 메모리 어드레스 저장부; 각 데이터 전송 유닛에 대하여 메모리 어드레스를 증분시키는 제1 메모리 어드레스 카운터부; 제1 메모리 어드레스 저장부로부터 제1 메모리 어드레스 카운터부로 데이터 전송시작 어드레스를 전송하는 제1 메모리 어드레스 전송부; 상기 제1 어드레스 출력부로부터 출력된 제2 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제2 메모리 어드레스 저장부; 각 데이터 전송 유닛에 대하여 메모리 어드레스를 증분시키는 제2 메모리 어드레스 카운터부; 제2 메모리 어드레스 저장부로부터 제2 메모리 어드레스 카운터부로 데이터 전송시작 어드레스를 전송하는 제2 메모리 어드레스 전송부; 상기 제1 어드레스 출력부로부터 출력된 데이터 전송 완료 어드레스를 저장하는 제3 메모리 어드레스 저장부; 제1 및 제2 메모리 어드레스 카운터부의 값과 데이터 전송완료 어드레스의 값을 비교하는 제1 비교부; 제1 및 제2 메모리 어드레스 카운터부의 값들중 하나와 데이터 전송완료 어드레스의 값을 비교하기 위하여 입력제어명령에 의거하여 데이터 전송완료 어드레스의 비교를 위해 타게트로 된 제1 및 제2 메모리 어드레스 카운터부들의 값들 사이의 절환을 제어하는 제1 비교 목표어드레스 절환부; 및 제1 및 제2 메모리 어드레스 카운터부에서 설정된 어드레스 값들에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 수행하고, 제1 비교부에 의해 구해진 비교결과에 의거하여 상호데이터전송을 완료하는 제1 데이터 전송제어부를 구비한 데이터전송제어장치가 제공된다.
본 발명의 또 다른 일 태양에 따르면, 입력 제어명령, 제1 및 제2 메모리 어레이의 데이터 전송시작 어드레스와 데이터 전송완료어드레스 및 전송될 데이터 배치의 수에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 제어하는 데이터 전송제어장치로서, 입력제어명령을 인식하는 명령인식부; 입력제어명령에 의거하여 데이터 전송 어드레스 및 데이터 전송완료 어드레스의 출력 및 저장 순서를 제어하는 제2 어드레스 출력부; 상기 제2 어드레스 출력부로부터 출력된 제1 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제1 메모리 어드레스 저장부; 상기 제2 어드레스 출력부로부터 출력된 제2 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제2 메모리 어드레스 저장부; 상기 제2 어드레스 출력부로부터 출력된 전송될 데이터 배치의 수를 저장하는 전송데이터 수 저장부; 각 데이터 전송 유닛에 대하여 데이터의 배치 수를 증분시키는 데이터 카운터부; 데이터 배치의 수와 데이터 카운터부의 값을 비교하는 제2 비교부; 및 제1 및 제2 메모리 어드레스 저장부의 어드레스 값들을 순차적으로 증분시켜서 구해진 값들에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 수행하고, 제2 비교부에 의해 구해진 비교결과에 의거하여 상호데이터전송을 완료하는 제2 데이터 전송제어부를 구비한 데이터 전송제어장치가 제공된다.
본 발명의 또 다른 일 태양에 따르면, 입력 제어명령, 제1 및 제2 메모리 어레이의 데이터 전송시작 어드레스와 데이터 전송완료어드레스 및 전송될 데이터 배치의 수에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 제어하는 데이터 전송제어장치로서, 입력제어명령을 인식하는 명령인식부; 제1 메모리 어레이의 데이터 전송시작 어드레스, 전송될 데이터 배치의 수 및 제2 메모리 어레이의 데이터 전송시작 어드레스를 입력제어명령에 의거하여 이 저장순서대로 출력하거나, 또는 제2 메모리 어레이의 데이터 전송시작 어드레스, 전송될 데이터 배치의 수 및 제1 메모리 어레이의 데이터 전송시작 어드레스를 입력제어명령에 의거하여 이 저장순서대로 출력하는 제2 어드레스 출력부; 상기 제2 어드레스 출력부로부터 출력된 제1 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제1 메모리 어드레스 저장부; 각 데이터 전송 유닛에 대하여 메모리 어드레스를 증분시키는 제1 메모리 어드레스 카운터부; 제1 메모리 어드레스 저장부로부터 제1 메모리 어드레스 카운터부로 데이터 전송시작 어드레스를 전송하는 제1 메모리 어드레스 전송부; 상기 제2 어드레스 출력부로부터 출력된 제2 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제2 메모리 어드레스 저장부; 각 데이터 전송 유닛에 대하여 메모리 어드레스를 증분시키는 제2 메모리 어드레스 카운터부; 제2 메모리 어드레스 저장부로부터 제2 메모리 어드레스 카운터부로 데이터 전송시작 어드레스를 전송하는 제2 메모리 어드레스 전송부; 상기 제2 어드레스 출력부로부터 출력된 전송될 데이터 배치의 수를 저장하는 전송데이터 수 저장부; 각 데이터 전송 유닛에 대하여 데이터의 배치 수를 증분시키는 데이터 카운터부; 데이터 배치의 수와 데이터 카운터부의 값을 비교하는 제2 비교부; 및 제1 및 제2 메모리 어드레스 카운터부에서 설정된 어드레스 값들에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 수행하고, 제2 비교부에 의해 구해진 비교결과에 의거하여 상호데이터전송을 완료하는 제2 데이터 전송제어부를 구비한 데이터 전송제어장치가 제공된다.
본 발명의 일실시예에 있어서, 제1 및 제2 메모리 어레이의 메모리 용량이 다른 경우에, 더 작은 메모리 용량을 갖는 메모리 어레이의 어드레스를 저장하는 메모리 어드레스 저장부는 불필요한 상위 어드레스들이 특정값인지의 여부를 검지하는 제1 검출부를 구비한다.
본 발명의 일실시예에 있어서, 데이터 전송제어장치는 메모리 어드레스 카운터부에 저장된 어드레스가 특정값인지의 여부를 검지하는 제2 결정수단을 구비한다.
본 발명의 일실시예에 있어서, 제1 및 제2 메모리 어드레스 저장부는 메모리 어드레스 레지스터인 것을 특징으로 한다.
본 발명의 다른 일 태양에 따르면, 특허청구범위 제1항의 데이터 전송제어장치를 포함하는 반도체 메모리 장치가 제공된다.
본 발명의 일실시예에 있어서, 반도체 메모리 장치는 입력제어명령에 따라서 제어되며, 데이터 전송동작 이외의 동작에 대한 제어명령에 의해 지정된 데이터 기입, 데이터 소거, 데이터 독출 및 데이터 검증 동작을 포함하는 메모리 동작에 대하여 타게트로 되는 어드레스를 나타내는 어드레스 정보를 저장하는 어드레스 정보 저장부를 구비하고, 이 어드레스 정보 저장부는 데이터 전송에 요구되는 제1 및 제2 메모리 어드레스 저장부와 함께 공통으로 사용하도록 구성된 것을 특징으로 한다.
본 발명의 또 다른 일 태양에 따르면, 메모리 동작 및 데이터 전송동작을 수행하는 특허청구범위 제15항의 반도체 메모리 장치를 포함하는 전자정보장치가 제공된다.
상술한 구조체의 기능을 이하에 설명한다. 하나의 반도체 칩에 제공된 복수개의 메모리 셀 어레이들 사이의 상호 데이터 전송에 요구되는 어드레스 데이터를 저장하는 레지스터를 공통으로 사용하여 회로를 간단하게 함으로써, 반도체 칩의 레이아웃 면적을 줄일 수 있다. 또한, 데이터 전송에 사용되는 메모리 어드레스 저장수단(레지스터) 등은 데이터 전송 이외에 메모리 동작에도 사용될 수 있기 때문에 회로를 단순화할 수 있으며, 이에 따라 반도체 칩의 레이아웃 면적을 줄일 수 있다. 또한, 본 발명의 데이터 전송제어장치를 반도체 메모리 장치에 용이하게 적용할 수 있으며, 게다가 이 동일한 메모리 반도체 장치를 전자정보장치에 용이하게 적용할 수 있다. 이따라서, 이러한 반도체 메모리 장치 또는 전자정보장치에 있어서, 메모리 동작 및 데이터 전송동작을 수행하는 회로를 단순화하는 것도 가능하다.
따라서, 본 명세서에서 설명되는 본 발명은 다음과 같은 장점을 갖는 장치를 제공한다: (1) 하나의 반도체 칩에 제공된 복수개의 메모리 셀 어레이들 사이의 상호 데이터 전송에 요구되는 어드레스 데이터를 저장하는 레지스터를 공통으로 사용하여 회로를 간단하게 함으로써, 반도체 칩의 레이아웃 면적을 줄일 수 있는 데이터 전송제어장치; (2) 이러한 데이터 전송제어장치를 포함하는 반도체 메모리 장치; (3) 상기 반도체 메모리 장치를 포함하는 전자정보장치.
첨부된 도면을 참조하면서 이하 상세한 설명을 읽고 이해한다면 이러한 장점및 본 발명의 다른 장점들이 당업자에게 명확해 질 것이다.
도1은 본 발명의 실시예1에 따른 데이터 전송 제어장치의 기본구조를 나타내는 블록도이다.
도2는 본 발명에 따른 데이터 전송예를 나타내는 개괄도이다.
도3은 도1의 데이터 전송 제어장치를 사용하여 수행되는 데이터 전송용 명령 시퀀스를 나타내는 표이다.
도4A는 본 발명에 따른 어드레스 레지스터의 래치 타이밍 예를 아타내는 도면이다.
도4B는 본 발명에 따른 어드레스 레지스터의 래치 타이밍의 다른 예를 나타내는 도면이다.
도 5는 본 발명의 실시예2에 따른 데이터 전송 제어장치의 기본구조를 나타내는 블록도이다.
도 6은 도 5의 데이터 전송 제어장치를 사용하여 수행되는 데이터 전송용 명령 시퀀스를 나타내는 표이다.
도 7은 본 발명의 실시예3에 따른 데이터 전송 제어장치의 기본구조를 나타내는 블록도이다.
도 8은 본 발명의 실시예4에 따른 데이터 전송 제어장치의 기본구조를 나타내는 블록도이다.
도 9는 종래의 버퍼기술과 함께 사용되는 어드레스 제어회로의 기본구조를 나타내는 블록도이다.
도 10은 도 1의 데이터 전송 제어장치를 포함하는 메모리 반도체 장치가 적용된 전자정보장치의 기본 구조를 나타내는 블록도이다.
이하, 본 발명에 따른 데이터 전송 제어 장치가 반도체 메모리에 적용되는 케이스와 관련하여 첨부된 도면을 참조하면서 본 발명의 실시예1 내지 4를 설명하기로 한다.
<실시예1>
도 1은 본 발명의 실시예1에 따른 데이터 전송 제어장치(11)의 기본구조를 나타내는 블록도이다.
도 1에 있어서, 데이터 전송 제어장치(11)는 어드레스 제어회로(12)와 기입상태 머신(13)(이하, WSM(13)이라 함)을 포함한다. 데이터 전송 제어장치(11)는 외부에서 입력되는 제어명령에 따라서 어드레스 제어회로(12)를 제어하여 복수의 메모리 어레이 간의 데이터 전송을 수행한다.
어드레스 제어회로(12)는, 제1 메모리 어레이 측의 제1 메모리 어드레스 저장부인 메모리 어드레스 레지스터(1)와, 제1 메모리 어레이 측의 제1 메모리 어드레스 카운터부인 메모리 어드레스 카운터(2)와, 제2 메모리 어레이 측의 제2 메모리 어드레스 저장부인 메모리 어드레스 레지스터(3)와, 제2 메모리 어레이 측의 제2 메모리 어드레스 카운터부인 메모리 어드레스 카운터(4)와, 제3 메모리 어드레스 저장부인 메모리 어드레스 레지스터(5)와, 데이터 전송 완료를 검지하는 비교부인 비교회로(8)와, 제1 메모리 어드레스 전송부인 전송회로(9)와, 제2 메모리 어드레스 전송부인 전송회로(10)를 포함한다.
메모리 어드레스 레지스터(1)는 데이터 전송에 필요한 어드레스들을 저장하는데 요구되는 복수의 래치회로를 포함한다. 메모리 어드레스 레지스터(1)는 하기에서 설명하게 될 제어명령에 따라 이전의 어드레스 데이터(이전의 데이터 전송 시작 어드레스)를 갱신하고 이 갱신된 데이터를 저장함과 동시에 제1 메모리 어레이의 제어 목표 어드레스(데이터 전송 시작 어드레스)를 저장한다.
메모리 어드레스 카운터(2)는 메모리 어드레스 레지스터(1)의 비트 수와 같은 수의 어드레스들을 제어할 수 있으며, 전송회로(9)에 의해 제어되는 증분 제어신호에 따라 현재의 어드레스에 1 비트를 더하여 어드레스를 생성할 수 있다. 즉, 메모리 어드레스 카운터(2)는 전송회로(9)로부터의 증분제어신호에 따라 제1 메모리 어레이의 어드레스를 증분시킨다. 메모리 어드레스 카운터(2)의 출력단자는 제1 어드레스 디코더(14)에 접속되어, 제1 어드레스 디코더(14)가 현재의 어드레스에 대응하는 제1 메모리 어레이 내의 메모리 셀을 선택하게 되는바, 즉 제1 어드레스 디코더(14)는 메모리 셀 상에서 데이터 독출/기입 동작 등을 수행한다.
메모리 어드레스 레지스터(3)는 데이터 전송에 필요한 어드레스들을 저장하는데 요구되는 복수의 래치회로를 포함한다. 메모리 어드레스 레지스터(3)는 하기에서 설명하게 될 제어명령에 따라 이전의 어드레스 데이터(이전의 데이터 전송 시작 어드레스)를 갱신하고 이 갱신된 데이터를 저장함과 동시에 제2 메모리 어레이의 제어 목표 어드레스(데이터 전송 시작 어드레스)를 저장한다.
메모리 어드레스 카운터(4)는 메모리 어드레스 레지스터(3)의 비트 수와 같은 수의 어드레스들을 제어할 수 있으며, 전송회로(10)에 의해 제어되는 증분 제어신호에 따라 현재의 어드레스에 1 비트를 더하여 어드레스를 생성할 수 있다. 즉, 메모리 어드레스 카운터(4)는 전송회로(10)로부터의 증분제어신호에 따라 제2 메모리 어레이의 어드레스를 증분시킨다. 메모리 어드레스 카운터(4)의 출력단자는 제2 어드레스 디코더(15)에 접속되어, 제2 어드레스 디코더(15)가 현재의 어드레스에 대응하는 제2 메모리 어레이 내의 메모리 셀을 선택하게 되는바, 즉 제2 어드레스 디코더(15)는 메모리 셀 상에서 데이터 독출/기입 동작 등을 수행한다.
메모리 어드레스 레지스터(5)는 데이터 전송완료 어드레스를 저장한다.
비교회로(8)는 메모리 어드레스 레지스터(5)에 저장된 데이터 전송완료 어드레스의 값을 제1 메모리 어레이 측의 메모리 어드레스 카운터(2)의 값 또는 제2 메모리 어레이 측의 메모리 어드레스 카운터(4)의 값과 비교한다.
전송회로(9)는 메모리 어드레스 레지스터(1)로부터 버스(6)를 통해 메모리 어드레스 카운터(2)로의 메모리 어드레스 데이터(데이터 전송 시작 어드레스)의 전송을 제어하며, 이후에 (각 데이터 전송 유닛에 대하여) 데이터 배치가 전송되는 매시간 마다 메모리 어드레스 데이터를 순차적으로 증분시킨다.
전송회로(10)는 메모리 어드레스 레지스터(3)로부터 버스(7)를 통해 메모리 어드레스 카운터(4)로의 메모리 어드레스 데이터(데이터 전송 시작 어드레스)의 전송을 제어하며, 이후에 (각 데이터 전송 유닛에 대하여) 데이터 배치가 전송되는 매시간 마다 메모리 어드레스 데이터를 순차적으로 증분시킨다.
WSM(13)은 명령인식부(131)와, 제1 어드레스 출력부(132)와, 제1 데이터 전송제어부(133)와, 카운터 절환부인 제1 비교 목표 어드레스 절환부(134)를 포함한다.
명령인식부(131)는 외부에서 입력되는 제어명령(예를 들면, 도 3에 도시한 바와 같은 데이터 전송명령 및 플래쉬 프로그램 명령)을 인식한다. 입력 제어명령이 데이터 전송명령이라면, 명령인식부(131)는 제1 데이터 전송 또는 제2 데이터 전송에 대응하는 명령 시퀀스와 데이터 전송을 연관시키기 위하여 데이터 전송이 제1 메모리 어레이로부터 제1 메모리 어레이로의 제1 데이터 전송인지 또는 제2 메모리 어레이로부터 제1 메모리 어레이로의 제2 데이터 전송인지 여부를 검지한다.
제1 어드레스 출력부(132)는 메모리 어드레스 레지스터(1, 3, 5)를 제어하여 다음 어드레스, 즉 제1 메모리 어레이의 데이터 전송시작 어드레스와 제1 메모리 어레이의 데이터 전송완료 어드레스와 제2 메모리 어레이의 데이터 전송 시작 어드레스 중에서 대응하는 하나의 어드레스를 저장한다. 입력 제어명령에 대응하는 명령 시퀀스에 의거하여, 이 어드레스들은 다음 순서, 즉 제1 메모리 어레이의 데이터 전송시작 어드레스와 제1 메모리 어레이의 데이터 전송완료 어드레스와 제2 메모리 어레이의 데이터 전송 시작 어드레스 순서로 저장되거나, 또는 제2 메모리 어레이의 데이터 전송시작 어드레스와 제2 메모리 어레이의 데이터 전송완료 어드레스와 제1 메모리 어레이의 데이터 전송 시작 어드레스 순서로 저장된다.
제1 데이터 전송 제어부(133)는 메모리 어드레스 카운터(2, 4)의 현재 어드레스 값에 의거하여 제1 메모리 어레이와 제2 메모리 어레이 사이의 상호 데이터전송을 수행하며, 비교회로(8)에 의해 제공되는 비교결과(제1 메모리 어레이의 데이터와 제2 메모리 어레이의 데이터 사이의 대응)에 의거하여 데이터 전송을 완료한다.
입력 제어명령에 대응하는 명령 시퀀스에 의거하여, 제1 비교 목표 어드레스 절환부(134)는 어드레스 값을 데이터 전송완료 어드레스 값과 비교하기 위하여 목표로 되는 메모리 어드레스 카운터(2 또는 4)중 하나의 어드레스 값으로 절환한다.
다음에, 데이터 전송용 명령 시퀀스를 상세히 설명한다.
도 2에 도시된 데이터 전송의 예를 고려한다. 특히, 전송된 데이터가 피전송측 전송시작 어드레스(S2)로부터 저장되도록, 제1 메모리 어레이에서 전송측 전송시작 어드레스(S1)로부터 전송측 전송완료 어드레스(E1)까지의 어드레스에 저장된 데이터는 제2 메모리 어레이에 순차적으로 전송된다.
이 경우에, 예컨대, 도 3에 도시한 명령 시퀀스는 제1 메모리 어레이로부터 제2 메모리 어레이로의 데이터 전송에 대하여 발해진다.
도 3에 도시한 표는 제1 메모리 어레이로부터 제2 메모리 어레이로의 데이터 전송에 대한 명령 시퀀스(윗부분)와, 제2 메모리 어레이로부터 제1 메모리 어레이로의 데이터 전송에 대한 명령 시퀀스(중간 부분)와, 플래쉬 프로그램 명령 시퀀스(아래 부분), 및 하기에서 설명할 각 사이클에서 입력된 어드레스 데이터에 대응하는 WSM(13)의 내부 동작(각 부분에서 아래쪽 행)을 나타낸다.
제1 메모리 어레이로부터 제2 메모리 어레이로의 데이터 전송을 수행하는 경우에, 데이터 전송을 선언하는 명령이 제1 명령 사이클에 입력되며, 메모리어레이(이 경우 제1 메모리 어레이)의 전송측 전송시작 어드레스가 제2 사이클에 입력되고, 메모리 어레이(이 경우 제1 메모리 어레이)의 전송측 전송완료 어드레스가 제3 사이클에 입력되고, 메모리 어레이(이 경우 제2 메모리 어레이)의 피전송측 전송시작 어드레스가 제4 사이클에 입력된다.
제어명령 및 제어명령의 연산자로서의 어드레스 데이터는, 각 사이클에 입력되는데, WSM(13)에 의해 번역되어 도 4A에 도시된 순서로 메모리 어드레스 레지스터(1, 3, 5)중 대응하는 하나의 어드레스 레지스터를 위하여 래치 이네이블 신호 (21 내지 23)를 생성한다. 특히, 다음 동작들이 이하의 순서로 수행된다. 제2 명령 사이클에 입력된 어드레스는 메모리 어드레스 레지스터(1)의 제1 메모리 어레이의 데이터 전송 시작 어드레스로서 입력되고, 제3 명령 사이클에 입력된 어드레스는 메모리 어드레스 레지스터(5)의 제1 메모리 어레이의 데이터 전송 완료 어드레스로서 입력되며, 제4 명령 사이클에 입력된 어드레스는 메모리 어드레스 레지스터(3)의 제2 메모리 어레이의 데이터 전송 시작 어드레스로서 입력된다.
이는 데이터 전송 제어장치(11)에 포함된 WSM(13)으로 하여금 제1 메모리 어레이로부터 제2 메모리 어레이로의 데이터 전송을 시작하게 한다.
다음에, 본 발명에 따른 데이터 전송방법을 요약한다.
도 1을 참조하면, 먼저, WSM(13)은 메모리 어드레스 레지스터(1)에 저장된 제1 메모리 어레이의 데이터 전송 시작 어드레스를 버스(6)를 통해 메모리 어드레스 카운터(2)에 전송하며, 메모리 어드레스 레지스터(3)에 저장된 제2 메모리 어레이의 데이터 전송 시작 어드레스를 버스(7)를 통해 메모리 어드레스 카운터(4)에전송한다.
이는 제1 메모리 어레이에 대하여 설정 어드레스를 디코드하기 위하여 전송측 데이터 어드레스가 어드레스 카운터(2) 내에 설정되도록 하며, 제2 메모리 어레이에 대하여 설정 어드레스를 디코드하기 위하여 피전송측 데이터 어드레스가 어드레스 카운터(4) 내에 설정되도록 한다.
그리고, 이 설정 어드레스들에 의거하여, WSM(13)은 제1 메모리 어레이의 전송측 어드레스에서 데이터를 독출하고 제2 메모리 어레이의 피전송측 어드레스에 데이터를 기입한다.
이 동작에 의해 데이터 전송이 실현된다. 하나의 데이터 전송 동작이 이 설정 어드레스들에 대하여 완료되면, WSM(13)은 메모리 어드레스 카운터(2, 4) 각각을 증분시켜 전송측 데이터 메모리 어드레스 카운터(2)와 피전송측 데이터 메모리 어드레스 카운터(4)에서 다음번 어드레스(현재의 어드레스에 1 비트를 더하여 구해진 어드레스)를 설정한다.
마찬가지로, 이 설정 어드레스들에 의거하여, WSM(13)은 전송측 어드레스에서 데이터를 독출하여 피전송측 어드레스에 데이터를 기입한다.
이 동작들은 반복 수행되며, 제1 메모리 어레이의 메모리 어드레스 카운터(2)의 값이 비교회로에 의해 제3 명령 사이클에 입력된 제1 메모리 어레이의 전송 완료 어드레스와 비교된다. 메모리 어드레스 카운터(2)의 값이 제1 메모리 어레이의 전송측 완료 어드레스와 정합되면, WSM(13)은 마지막 어드레스가 구해졌다는 것을 검지할 수 있다.
그 후, 마지막 어드레스에 의거하여, WSM(13)은 전송측 메모리 어레이로부터 데이터를 독출하여 피전송측 어드레스에 데이터를 기입함으로써 데이터 전송을 완료한다.
피전송측 메모리 어레이가 SRAM 등인 경우에, 검증 동작은 불필요하다. 그러나, 피전송측 메모리 어레이가 플래쉬 메모리 어레이인 경우에, 데이터 기입동작이 완료된 후 데이터 기입동작이 정상적으로 수행되었는지를 확인하기 위하여 검증 동작이 요구된다.
플래쉬 메모리 어레이로의 데이터 전송을 고려하면, 데이터가 어드레스에 기입되고 이 데이터가 검증된 후 다음번 어드레스에 대하여 데이터 기입/검증 동작을 수행하는 알고리즘을 사용하는 것보다는, 데이터 전송시작 어드레스로부터 데이터 전송완료 어드레스까지의 어드레스들에 저장된 데이터 배치를 기입하고 데이터 전송시작 어드레스에서의 데이터로부터 데이터 검증동작을 수행하는 것이 효율적이다. 이는, 데이터 전송 프로시져가 데이터 기입동작으로부터 데이터 검증동작으로 또는 데이터 검증동작으로부터 데이터 기입동작으로 이동할 때, 각 동작에 대하여 특별한 전압을 생성하는 내부 회로가 요구되며, 이에 따라 전압절환에 일정 시간이 필요하기 때문이다.
따라서, 데이터 배치가 플래쉬 메모리 어레이에 함께 기입되며, 데이터 검증 동작에 있어서 데이터 전송시작 어드레스는 메모리 어드레스 레지스터(1, 3)로부터 그 각각의 버스(6, 7)를 통해 대응하는 메모리 어드레스 카운터(2, 4)로 다시 전송된다.
데이터 검증동작은 데이터 기입동작과 관련하여 상술한 것과 마탄가지 데이터 전송 알고리즘을 사용하여 수행된다. 따라서, 메모리 어드레스 레지스터(1, 3, 5)와 메모리 어드레스 카운터(2, 4)는, 데이터 전송에 사용되는데, 검증전송동작에 공통적으로 사용되므로, 회로의 간략화를 실현할 수 있어서 반도체 칩의 면적을 줄일 수 있다.
제2 메모리 어레이로부터 제1 메모리 어레이로의 데이터 전송은 상술한 데이터 전송과 데이터의 전송방향이 반대방향인데, 이하에서 설명한다.
이 경우에, 사용의 용이성 측면에서, 전송측 전송시작 어드레스, 전송측 전송완료 어드레스, 피전송측 전송시작 어드레스는 이 순서대로 도 3에 도시한 것처럼 제어명령 시퀀스에 포함된다. 특히, 예를 들면, 제1 명령 사이클에서, 데이터 전송을 선언하는 명령(0CH로 표기)이 데이터 전송명령으로서 발해진다. 또한, 다른 제어명령들이 제1 메모리 어레이로부터 제2 메모리 어레이로의 데이터 전송에 사용되며 제2 메모리 어레이로부터 제1 메모리 어레이로의 데이터 전송에 사용된다.
상술한 것처럼, 제2 명령 사이클에서의 전송측(제2 메모리 어레이)의 데이터 전송시작 어드레스와 제3 사이클에서의 전송측(제2 메모리 어레이)의 데이터 전송완료 어드레스와 제4 명령 사이클에서의 피전송측(제1 메모리 어레이)의 데이터 전송시작 어드레스를 발하고 이어서 메모리 어드레스 레지스터(3, 5, 1)중 대응하는 하나의 레지스터에 이 순서로 각각의 발해진 어드레스를 저장하기 위하여 신호출력 타이밍이 도 4A에 도시한 것과 반대인 도 4B에 도시한 바와 같은 순서로 메모리 어드레스 레지스터(3, 5, 1)중 대응하는 하나의 레지스터에 대하여 래치 이네이블 신호(22, 23, 21)을 생성함으로써, 메모리 어레이들 간의 상호 데이터전송을 실현할 수 있다. 제1 명령 사이클에서 발해진 데이터 전송 인식 명령(제어명령)에 따라서, 메모리 어드레스 레지스터에 어드레스들을 저장하는 순서가 제어되며 마지막 어드레스와의 비교를 위한 목표가 절환된다.
특히, 제1 메모리 어레이로부터 제2 메모리 어레이로의 데이터 전송이나 또는 제2 메모리 어레이로부터 제1 메모리 어레이로의 데이터 전송의 경우에, 제1 및 제2 메모리 어레이의 전송시작 어드레스는 대응하는 메모리 어드레스 레지스터에 항상 저장된다. 이는 메모리 어드레스 레지스터(1, 3, 5)중 대응하는 하나의 레지스터로 래치 이네이블 신호(21-23)가 출력되는 순서를 변화시키도록 간단한 제어를 수행함으로써 실현된다.
데이터가 제1 메모리 어레이로부터 제2 메모리 어레이로 전송될 때, 데이터 전송완료 어드레스(마지막 어드레스)는 제1 메모리 어레이의 메모리 어드레스 카운터(2)의 값과 비교되며, 데이터가 제2 메모리 어레이로부터 제1 메모리 어레이로 전송될 때, 이러한 비교는 제2 메모리 어레이의 메모리 어드레스 카운터(4)에 대하여 수행된다. 이러한 방식으로, 목표 메모리 어드레스 카운터가 데이터의 전송방향에 따라 절환된다.
다음에, 데이터 전송에 사용되는 메모리 어드레스 레지스터(1, 3, 5)와 메모리 어드레스 카운터(2, 4)가 데이터 전송이 아닌 메모리 제어(독출, 기입 등)에 공통적으로 사용되는 경우를 설명한다.
예를 들면, 제1 메모리 어레이가 플래쉬 메모리인 경우에, 일반적으로, 프로그램 동작은 제어명령(플래쉬 프로구램 명령)에 따라서 이 플래쉬 메모리에 대하여 수행될 수 있다. 이 경우의 명령 시퀀스가 도 3의 아래 부분에 도시되어 있다.
제1 명령 사이클에서, 예컨대 데이터 프로그램을 선언하는 명령(40H로 표기)이 프로그램 명령으로서 발해진다. 프로그램에 요망되는 플래쉬 메모리 어드레스는 제2 명령 사이클에서 발해진다. 제2 사이클에서 입력되는 프로그램 어드레스는 WSM(13)의 제저에 다라서 제1 메모리 어레이에 대응하는 메모리 어드레스 레지스터(1)에 저장된다.
이는 WSM(13)이 제1 명령 사이클에서 입력되는 인식제어명령(프로그램 명령)에 따라서 메모리 어드레스 레지스터(1)로의 래치 이네이블 신호(21)를 제어하는 동작에 의해 실현된다.
프로그램 명령이 발해진 후에, 데이터 프로그램 동작이 수행되도록 요망되는 어드레스를 제1 어드레스 디코더(14)가 디코딩하여 메모리 셀을 선택하도록 전송회로(9)는 메모리 어드레스 트랜지스터(1)에 저장된 프로그램 어드레스를 메모리 어드레스 카운터(2)에 전송한다. 이 상태에서, 요망되는 데이터는 플래쉬 메모리에 기입되며, 이에 따라 데이터 프로그램 동작을 완료한다.
즉, 본 발명의 경우, 메모리 어레이들 간의 데이터 전송 및 정상 데이터 기입동작에 대하여 메모리 어드레스 레지스터(1)와 메모리 어드레스 카운터(2)를 공통적으로 사용할 수 있다. 또한, 각 동작에 공통적으로 사용되는 레지스터와 카운터를 제공함으로써 회로 크기를 줄일 수 있다.
<실시예2>
본 발명의 실시예1에 있어서, 전송될 데이터의 범위(이하 "데이터 전송범위")는 전송측 데이터의 데이터 전송시작 어드레스와 데이터 전송완료 어드레스를 사용하여 표현되었지만, 본 발명의 실시예2에 있어서는, 데이터 전송범위가 전송측 데이터의 데이터 전송시작 어드레스와 그리고 전송될 데이터 배치 개수를 나타내는 전송 데이터 수를 사용하여 표현된다.
도 5는 본 발명의 실시예2에 따른 데이터 전송 제어장치의 기본구조를 나타내는 블록도이다. 도 6은 데이터 전송 제어장치(51)의 명령 시퀀스를 나타내는 표이다.
도 5에 있어서, 데이터 전송 제어장치(51)는 어드레스 제어회로(52)와 WSM(53)을 포함한다. 어드레스 제어회로(52)는 외부의 데이터 입력/출력 단자인 데이터 패드(D)를 통해 입력되는 전송 데이터 수를 저장하는 전송 데이터 수 레지스터(35)와, 초기값에 "1"을 순차적으로 더하는(증분하는), 즉 값이 순차적으로 1만큼씩 증가되는 데이터 카운터(36)와, 데이터 카운터(36)의 값과 전송 데이터 수 레지스터(35)에 저장된 전송 데이터 수를 비교하는 비교회로(37)를 포함한다. 실시예2(도 5)는 전송 데이터 수 레지스터(35), 데이터 카운터(36) 및 비교회로(37)가 데이터 전송완료 어드레스를 저장하는 메모리 어드레스 레지스터(5) 및 비교회로(8)을 대신해서 제공된다는 점에서 실시예1과 다르다.
WSM(53)은 명령인식부(531), 제2 어드레스 출력부(532) 및 제2 데이터 전송 제어부(533)를 포함한다.
명령인식부(531)는 (도 6에 도시된 데이터 전송명령과 같은) 외부에서 입력되는 제어명령 및 각 제어목표 어드레스(제1 및 제2 메모리 어레이 각각에 대한 전송 데이터 수 및 데이터 전송시작 어드레스)에 대한 데이터를 인식한다. 입력 제어명령이 데이터 전송명령인 경우에, 명령인식부(531)는 대응하는 명령 시퀀스를 제1 또는 제2 데이터 전송중 하나와 연관시키기 위하여 데이터 전송명령이 제1 메모리 어레이로부터 제2 메모리 어레이로의 제1 데이터 전송인지 또는 제2 메모리 어레이로부터 제1 메모리 어레이로의 제2 데이터 전송인지를 검지한다.
입력 제어 명령에 의거하여, 제2 어드레스 출력부(532)는 제1 메모리 어레이의 데이터 전송시작 어드레스와, 전송 데이터 수 및 제2 메모리 어레이의 데이터 전송시작 어드레스를 이 저장순서에 따라서 출력하거나, 제2 메모리 어레이의 데이터 전송시작 어드레스와, 전송 데이터 수 및 제1 메모리 어레이의 데이터 전송시작 어드레스를 이 저장순서에 따라서 출력한다.
제2 데이터 전송제어부(533)는 제1 및 제2 메모리 어드레스 카운터(33, 34)의 각각에서 미리 설정된 어드레스 값에 의거하여 제1 및 제2 메모리 어레이 사이에서 상호 데이터 전송을 수행하고, 제2 비교부인 비교회로(37)에 의해 제공된 비교결과(제1 메모리 어레이의 데이터와 제2 메모리 어레이의 데이터 사이의 대응)에 의거하여 데이터 전송을 완료한다.
도 6에 도시된 바와 같이, 이러한 동작의 명령 시퀀스에 있어서, 데이터 전송을 선언하는 명령(03h로 표기)은 제1 명령 사이클에서 입력되며, 전송측 메모리 어레이의 전송시작 어드레스는 제2 명령 사이클에서 입력되고, 전송 데이터 수는제3 명령 사이클에서 입력되며, 피전송측 메모리 어레이의 전송시작 어드레스는 제4 명령 사이클에서 입력된다.
이는 데이터 전송을 제어하는 데이터 전송제어장치(51)에 포함된 WSM(53)으로 하여금 제1 메모리 어레이로부터 제2 메모리 어레이로 데이터 전송을 시작하도록 한다.
도 5를 다시 참조하면, WSM(53)은 전송회로(40)를 제어하여 제1 메모리 어레이의 저장된 데이터 전송시작 어드레스를 버스(38)를 통해 메모리 어드레스 레지스터(31)로부터 메모리 어드레스 카운터(33)로 전송하도록 한다. WSM(53)은 전송회로(41)를 역시 제어하여 제2 메모리 어레이의 저장된 데이터 전송시작 어드레스를 버스(39)를 통해 메모리 어드레스 레지스터(32)로부터 메모리 어드레스 카운터(34)로 전송하도록 한다. 이는 제1 어드레스 디코더(14)가 제1 메모리 어레이의 설정 어드레스를 디코딩하도록 전송측 데이터의 어드레스가 어드레스 카운터(33)에 설정되게끔 하며, 또한 제2 어드레스 디코더(15)가 제2 메모리 어레이의 설정 어드레스를 디코딩하도록 피전송측 데이터의 어드레스가 메모리 어드레스 카운터(34)에 설정되게끔 한다.
또한, 데이터 카운터(36)가 리셋되어 초기값을 갖게 된다. 이어서, 이 설정 어드레스들에 의거하여, WSM(53)은 전송측 데이터의 어드레스에서 데이터를 독출하여 피전송측 데이터의 어드레스에 그 데이터를 기입한다.
이 동작에 의해 데이터 전송이 실현된다. 데이터 전송이 이 설정 어드레스들에 대하여 완료되면, WSM(53)은 전송측 데이터 메모리 어드레스 카운터(33)와 피전송측 데이터 메모리 어드레스 카운터(34) 각각을 증분시켜 전송측 데이터 메모리 어드레스 카운터(33)와 피전송측 데이터 메모리 어드레스 카운터(34) 각각에서 다음번 어드레스(현재의 어드레스에 1 비트를 더하여 구해진 어드레스)를 설정하게 한다. 마찬가지로, 데이터 카운터(36)가 증분된다.
상술한 동작에서와 같이, 이 설정된 어드레스들에 의거하여 WSM(53)은 전송측 어드레스에서 데이터를 독출하여 피전송측 어드레스에 데이터를 기입한다. 이 동작들은 반복 수행되며 데이터 카운터(36)의 값이 제3 명령 사이클에서 입력되는 전송 데이터 수인 전송측 데이터 수 레지스터(35)에 의해 래치되는 값과 비교회로(37)에 의해 비교된다. 비교결과 정합하는 경우, WSM(53)은 마지막 어드레스가 얻어진 것을 검지할 수 있어서 데이터 전송이 완료된다.
제2 메모리 어레이로부터 제1 메모리 어레이로의 데이터 전송은 상술한 데이터 전송과는 반대인데, 다음에 이를 설명한다.
도 6에 도시된 명령시퀀스에 있어서, 데이터 전송을 선언하는 명령(0CH로 표기)은 제1 명령 사이클에서 발해지며, 제2 메모리 어레이의 전송시작 어드레스는 제2 명령 사이클에서 입력되고, 전송데이터 수가 제3 명령 사이클에서 입력되며, 제1 메모리 어레이의 전송 시작 어드레스는 제4 사이클에서 입력된다.
이는 데이터 전송을 제어하는 데이터 전송제어장치(51)에 포함된 WSM(53)으로 하여금 제2 메모리 어레이로부터 제1 메모리 어레이로의 데이터 전송을 개시하도록 한다. WSM(53)은 전송회로(40)를 제어하여 제1 메모리 어레이의 저장된 데이터 전송시작 어드레스를 버스(38; 도 5)를 통해 메모리 어드레스 레지스터(31)로부터 메모리 어드레스 카운터(33)로 전송하도록 하며, 전송회로(41)를 제어하여 저장된 데이터 전송시작 어드레스를 버스(39)를 통해 메모리 어드레스 레지스터(32)로부터 메모리 어드레스 카운터(34)로 전송하도록 한다.
이는 제1 어드레스 디코더(14)가 제1 메모리 어레이의 설정 어드레스를 디코딩하도록 전송측 데이터의 어드레스가 어드레스 카운터(33)에 설정되게끔 하며, 또한 제2 어드레스 디코더(15)가 제2 메모리 어레이의 설정 어드레스를 디코딩하도록 피전송측 데이터의 어드레스가 메모리 어드레스 카운터(34)에 설정되게끔 한다.
다음에, 데이터 카운터(36)가 리셋되어 초기값을 갖게 된다. 이어서, 이 설정 어드레스들에 의거하여, WSM(53)은 전송측 데이터의 어드레스에서 데이터를 독출하여 피전송측 데이터의 어드레스에 그 데이터를 기입한다.
이 동작에 의해 데이터 전송이 실현된다. 데이터 전송이 이 설정 어드레스들에 대하여 완료되면, WSM(53)(또는 전송회로(40, 41))은 전송측 데이터 메모리 어드레스 카운터(33)와 피전송측 데이터 메모리 어드레스 카운터(34) 각각을 증분시켜 전송측 데이터 메모리 어드레스 카운터(33)와 피전송측 데이터 메모리 어드레스 카운터(34) 각각에서 다음번 어드레스(현재의 어드레스에 1 비트를 더하여 구해진 어드레스)를 설정하게 한다. 마찬가지로, 데이터 카운터(36)가 증분된다.
상술한 동작에서와 같이, 이 설정된 어들레스들에 의거하여 WSM(53)은 전송측 어드레스에서 데이터를 독출하여 피전송측 어드레스에 데이터를 기입한다.
이 동작들은 반복 수행되며 데이터 카운터(36)의 값이 제3 명령 사이클에서 입력되는 전송 데이터 수인 전송측 데이터 수 레지스터(35)에 의해 래치되는 값과비교회로(37)에 의해 비교된다. 비교결과 정합하는 경우, WSM(53)은 마지막 어드레스가 얻어진 것을 검지할 수 있어서 데이터 전송이 완료된다.
<실시예3>
실시예1에서 설명한 메모리 어드레스 레지스터(3)가 특정값을 갖는지의 여부를 검출하는 경우와 관련하여 본 발명의 실시예3을 설명한다.
도 7은 본 발명의 실시예3에 따른 데이터 전송 제어장치(61)의 기본구조를 나타내는 블록도이다. 도 7에 있어서, 도1의 구성요소에 의해 달성되는 것과 마찬가지의 효과를 달성하는 구성요소는 동일한 부재번호로 나타내고 그 설명을 생략한다.
제1 및 제2 메모리 어레이가 다른 메모리 용량을 가지며 데이터를 지정하는데 필요한 어드레스 비트의 수가 각 메모리 어레이에서 다른 경우에, 더 작은 수의 어드레스 비트를 가지고 있는 메모리 어레이의 데이터 전송완료 어드레스 및 데이터 전송시작 어드레스를 입력하는데 요구되지 않는 상위 어드레스를 취급하는 것이 문제로 된다. 이 상위 어드레스가 "상관 없다면(임의의 값)" 문제될 것이 없지만, 상위 비트가 특정 값인 경우에는 장래 메모리 용량을 늘리는 것이 유리하다.
예를 들면, 도 7에 도시한 바와 같이, 예컨대 어드레스 제어회로(62)의 메모리 어드레스 레지스터(3)에 논리회로와 인버터를 포함하는 검출회로(64)를 제공하고 메모리 어드레스 레지스터(3)에 저장된 값이 특정 값인지 아니지를 WSM(63)에 있는 검출부(631)가 검지하도록 검출회로(64)의 출력단자를 WSM(73)에 접속시킴으로써, 검출회로(64)와 검출부(631)에 의해, WSM(63)은 제2 메모리 어레이의 메모리 용량이 제1 메모리 어레이의 메모리 용량보다 작은 경우에 불필요한 상위 어드레스(실시예3의 경우, 상위 3 비트) 모두가 예컨대 "0"인지를 체크할 수 있다. 이것이 만족되지 않는 경우 (예를 들면, 데이터 전송시작 어드레스 또는 데이터 전송완료 어드레스중 적어도 하나가 증가된 용량을 갖는 다른 메모리 어레이에서의 어드레스에 대응하는 경우에), 데이터 전송을 인터럽트할 수 있다.
검출회로(64)와 검출부(631)가 제1 검출부로서 함게 작용하며 제1 및 제2 메모리 어레이가 다른 메모리 용량을 가는 경우, 제1 검출부는 더 작은 용량을 갖는 메모리 어레이의 어드레스를 저장하는 메모리 어드레스 레지스터, 예를 들면 메모리 어드레스 레지스터(3)가 불필요한 상위비트에 대하여 특정 값을 가지는지의 여부를 검출할 수 있다. 이는 더 작은 용량을 갖는 메모리 어레이가 검출되도록 한다. 예를 들면, 데이터 전송시작 어드레스 또는 데이터 전송완료 어드레스중 적어도 하나가 그 메모리 어레이에 존재하는지의 여부를 검출할 수 있다.
<실시예4>
실시예1에서 설명한 메모리 어드레스 카운터(2)가 특정값을 갖는지의 여부가 검출되는 경우와 관련하여 본 발명의 실시예4를 설명한다. 예를 들면, 제1 메모리 어레이가 플래쉬 메모리 어레이인 경우, 현재의 설정 어드레스가 메모리 블록의 선두 어드레스인지의 여부가 검출된다.
도 8은 본 발명의 실시예4에 따른 데이터 전송 제어장치(71)의 기본구조를나타내는 블록도이다. 도 8에 있어서, 도1의 구성요소에 의해 달성되는 것과 마찬가지의 효과를 달성하는 구성요소는 동일한 부재번호로 나타내고 그 설명을 생략한다.
예를 들면, 도 8에 도시된 바와 같이 예컨대 어드레스 제어회로(67)의 메모리 어드레스 카운터(2)에 논리회로와 인버터를 포함하는 검출회로(74)를 제공하고 이 검출히로(74)의 출력단자를 WSM(63)에 접속시킴으로써 현재의 설정 어드레스가 플래쉬 메모리 어레이의 메모리 블록의 선두 어드레스인지의 여부를 검출할 때, WSM(73)에 있는 검출부(731)를 사용하여 메모리 어드레스 카운터(2)의 값이 특정 값인지 아닌지를 검출하는 것도 가능하다. 예를 들면, 메모리 블록의 어드레스보다 하위의 비트 모두가 "0"인 것을 검출하는 것이 가능하다며, WSM(73)에 있는 검출부(731)가 이 값을 체크하도록 함으로써 메모리 블록들 사이의 경계를 체크하는 것이 가능하며, 이에 따라 예컨대 메모리 블록 상의 프로텍트(protect) 체크를 수행하기 위하여 WSM(73)을 제어할 수 있다.
검출회로(74)와 검출부(731)가 제2 검출부로서 함께 작용하는 경우에, 이 제2 검출부는 예를 들면 메모리 어드레스 카운터(2)(또는 메모리 어드레스 카운터(4))에 의해 유지된 어드레스가 특정값인지의 여부를 검출할 수 있어서, 예컨대 메모리 블록의 경계를 체크할 수 있다.
상술한 것처럼, 본 발명의 실시예1 내지 4에 따르면, 데이터 전송에 요구되는 어드레스 데이터를 저장하는 레지스터가 동일한 반도체 칩상에 제공되는 복수의 메모리 어레이 사이의 상호 데이터 전송에 공통으로 사용될 수 있으며, 동일한 레지스터가 데이터 전송이외의 다른 동작에 사용될 수 있어서, 제어회로를 단순화할 수 있다. 또한, 제어회로의 단순화에 의해 반도체 칩의 레이아웃 면적을 줄일 수 있다.
본 발명의 데이터 전송제어장치 및 이 데이터 전송제어장치를 포함하는 반도체 메모리 장치와 관련하여 본 발명의 실시예1 내지 4를 설명하였지만, 본 발명의 반도체 메모리 장치는 이동전화나 컴퓨터 등의 전자정보장치에 용이하게 통합될 수 있어서 더 작은 면적을 갖는 반도체 칩을 실현할 수 있다. 예를 들면, 도 10에 도시된 바와 같이, RAM(SRAM, DRAM 등)이나 ROM(플래쉬 메모리 등)과 같은 정보저장부; 동작입력부; 시작 스크린, 정보처리 결과 등을 표시하는 예컨대 액정표시장치와 같은 표시부; 동작입력부로부터 제어병령을 받아서 상술한 정보처리프로그램 및 이 정보처리프로그램과 연관된 데이터에 의거하여 정보(비디오 데이터, 오디오 데이터 등)을 처리하며 정보저장부 상에서 정보 독출 및 기입 처리(메모리 동작)와 데이터 전송동작을 수행하는 CPU;를 포함하는 전자정보장치(80)가 제공되는 경우에, 본 발명의 반도체 메모리장치는 정보저장부로서 전자정보장치(80)에 용이하게 통합될 수 있다.
상술한 것처럼, 본 발명에 따르면, 동일한 반도체 칩에 제공된 복수의 메모리 어레이 사이의 상호 데이터 전송에 요구되는 어드레스 데이터를 저장하는 레지스터를 공통으로 사용하여 제어회로를 단순화할 수 있으며, 이에 따라 반도체 칩의레이아웃 면적을 줄일 수 있다.
또한, 데이터 전송에 사용되는 메모리 어드레스 저장수단(레지스터) 등은 데이터 전송 이외의 다른 동작에도 사용될 수 있기 때문에 제어회로를 단순화할 수 있으며, 이에 따라 반도체 칩의 레이아웃 면적을 줄일 수 있다.
또한, 본 발명의 데이터 전송제어장치를 반도체 메모리 장치에 용이하게 적용할 수 있으며, 게다가 이 동일한 메모리 반도체 장치를 전자정보장치에 용이하게 적용할 수 있다. 이 경우에, 메모리 동작 및 데이터 전송동작을 수행하는 회로를 단순화하는 것도 가능하여 반도체 칩의 레이아웃 면적을 줄일 수 있다.
명백히, 당업자라면 본 발명의 범위 및 정신을 일탈하지 않고 다양한 변형예를 용이하게 발명할 수 있다. 따라서, 이하에 첨부된 특허청구범위는 본 명세서에 기술된 설명에 한정되는 것은 아니며, 넓게 해석되어야 한다.

Claims (17)

  1. 제1 및 제2 메모리 어레이의 데이터 전송시작 어드레스와 데이터 전송완료어드레스 및 입력 제어명령에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 제어하는 데이터 전송제어장치로서,
    입력제어명령을 인식하는 명령인식부;
    입력제어명령에 의거하여 데이터 전송어드레스와 데이터 전송완료 어드레스의 출력 및 저장순서를 제어하는 제1 어드레스 출력부;
    상기 제1 어드레스 출력부로부터 출력된 제1 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제1 메모리 어드레스 저장부;
    상기 제1 어드레스 출력부로부터 출력된 제2 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제2 메모리 어드레스 저장부;
    상기 제1 어드레스 출력부로부터 출력된 데이터 전송 완료 어드레스를 저장하는 제3 메모리 어드레스 저장부; 및
    입력제어명령에 의거하여 데이터 전송의 완료를 검출하기 위하여 제1 또는 제2 메모리 어레이에 대응하는 메모리 어드레스와 데이터 전송완료 어드레스와의 비교를 위해 타게트로 된 메모리 어드레스로부터 절환동작을 수행하는 제1 비교 목표어드레스 절환부를 구비하고,
    제1 및 제2 메모리 어레이 사이의 상호 데이터 전송은 제1 및 제2 메모리 어드레스 저장부의 순차적으로 증분되는 어드레스 값에 의거하여 수행되는 데이터 전송제어장치.
  2. 제1 및 제2 메모리 어레이의 데이터 전송시작 어드레스와 데이터 전송완료어드레스 각각 및 입력 제어명령에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 제어하는 데이터 전송제어장치로서,
    입력제어명령을 인식하는 명령인식부;
    제1 메모리 어레이의 데이터 전송시작 어드레스, 제1 메모리 어레이의 데이터 전송완료 어드레스 및 제2 메모리 어레이의 데이터 전송시작 어드레스를 입력제어명령에 의거하여 이 저장순서대로 출력하거나, 또는 제2 메모리 어레이의 데이터 전송시작 어드레스, 제2 메모리 어레이의 데이터 전송완료 어드레스 및 제1 메모리 어레이의 데이터 전송시작 어드레스를 입력제어명령에 의거하여 이 저장순서대로 출력하는 제1 어드레스 출력부;
    상기 제1 어드레스 출력부로부터 출력된 제1 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제1 메모리 어드레스 저장부;
    각 데이터 전송 유닛에 대하여 메모리 어드레스를 증분시키는 제1 메모리 어드레스 카운터부;
    제1 메모리 어드레스 저장부로부터 제1 메모리 어드레스 카운터부로 데이터 전송시작 어드레스를 전송하는 제1 메모리 어드레스 전송부;
    상기 제1 어드레스 출력부로부터 출력된 제2 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제2 메모리 어드레스 저장부;
    각 데이터 전송 유닛에 대하여 메모리 어드레스를 증분시키는 제2 메모리 어드레스 카운터부;
    제2 메모리 어드레스 저장부로부터 제2 메모리 어드레스 카운터부로 데이터 전송시작 어드레스를 전송하는 제2 메모리 어드레스 전송부;
    상기 제1 어드레스 출력부로부터 출력된 데이터 전송 완료 어드레스를 저장하는 제3 메모리 어드레스 저장부;
    제1 및 제2 메모리 어드레스 카운터부의 값과 데이터 전송완료 어드레스의 값을 비교하는 제1 비교부;
    제1 및 제2 메모리 어드레스 카운터부의 값들중 하나와 데이터 전송완료 어드레스의 값을 비교하기 위하여 입력제어명령에 의거하여 데이터 전송완료 어드레스의 비교를 위해 타게트로 된 제1 및 제2 메모리 어드레스 카운터부들의 값들 사이의 절환을 제어하는 제1 비교 목표어드레스 절환부; 및
    제1 및 제2 메모리 어드레스 카운터부에서 설정된 어드레스 값들에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 수행하고, 제1 비교부에 의해 구해진 비교결과에 의거하여 상호데이터전송을 완료하는 제1 데이터 전송제어부를 구비한 데이터 전송제어장치.
  3. 입력 제어명령, 제1 및 제2 메모리 어레이의 데이터 전송시작 어드레스와 데이터 전송완료어드레스 및 전송될 데이터 배치의 수에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 제어하는 데이터 전송제어장치로서,
    입력제어명령을 인식하는 명령인식부;
    입력제어명령에 의거하여 데이터 전송 어드레스 및 데이터 전송완료 어드레스의 출력 및 저장 순서를 제어하는 제2 어드레스 출력부;
    상기 제2 어드레스 출력부로부터 출력된 제1 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제1 메모리 어드레스 저장부;
    상기 제2 어드레스 출력부로부터 출력된 제2 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제2 메모리 어드레스 저장부;
    상기 제2 어드레스 출력부로부터 출력된 전송될 데이터 배치의 수를 저장하는 전송데이터 수 저장부;
    각 데이터 전송 유닛에 대하여 데이터의 배치 수를 증분시키는 데이터 카운터부;
    데이터 배치의 수와 데이터 카운터부의 값을 비교하는 제2 비교부; 및
    제1 및 제2 메모리 어드레스 저장부의 어드레스 값들을 순차적으로 증분시켜서 구해진 값들에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 수행하고, 제2 비교부에 의해 구해진 비교결과에 의거하여 상호데이터전송을 완료하는 제2 데이터 전송제어부를 구비한 데이터 전송제어장치.
  4. 입력 제어명령, 제1 및 제2 메모리 어레이의 데이터 전송시작 어드레스와 데이터 전송완료어드레스 및 전송될 데이터 배치의 수에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 제어하는 데이터 전송제어장치로서,
    입력제어명령을 인식하는 명령인식부;
    제1 메모리 어레이의 데이터 전송시작 어드레스, 전송될 데이터 배치의 수 및 제2 메모리 어레이의 데이터 전송시작 어드레스를 입력제어명령에 의거하여 이 저장순서대로 출력하거나, 또는 제2 메모리 어레이의 데이터 전송시작 어드레스, 전송될 데이터 배치의 수 및 제1 메모리 어레이의 데이터 전송시작 어드레스를 입력제어명령에 의거하여 이 저장순서대로 출력하는 제2 어드레스 출력부;
    상기 제2 어드레스 출력부로부터 출력된 제1 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제1 메모리 어드레스 저장부;
    각 데이터 전송 유닛에 대하여 메모리 어드레스를 증분시키는 제1 메모리 어드레스 카운터부;
    제1 메모리 어드레스 저장부로부터 제1 메모리 어드레스 카운터부로 데이터 전송시작 어드레스를 전송하는 제1 메모리 어드레스 전송부;
    상기 제2 어드레스 출력부로부터 출력된 제2 메모리 어레이의 데이터 전송 시작 어드레스를 저장하는 제2 메모리 어드레스 저장부;
    각 데이터 전송 유닛에 대하여 메모리 어드레스를 증분시키는 제2 메모리 어드레스 카운터부;
    제2 메모리 어드레스 저장부로부터 제2 메모리 어드레스 카운터부로 데이터 전송시작 어드레스를 전송하는 제2 메모리 어드레스 전송부;
    상기 제2 어드레스 출력부로부터 출력된 전송될 데이터 배치의 수를 저장하는 전송데이터 수 저장부;
    각 데이터 전송 유닛에 대하여 데이터의 배치 수를 증분시키는 데이터 카운터부;
    데이터 배치의 수와 데이터 카운터부의 값을 비교하는 제2 비교부; 및
    제1 및 제2 메모리 어드레스 카운터부에서 설정된 어드레스 값들에 의거하여 제1 및 제2 메모리 어레이 사이의 상호 데이터 전송을 수행하고, 제2 비교부에 의해 구해진 비교결과에 의거하여 상호데이터전송을 완료하는 제2 데이터 전송제어부를 구비한 데이터 전송제어장치.
  5. 제1항에 있어서,
    제1 및 제2 메모리 어레이의 메모리 용량이 다른 경우에, 더 작은 메모리 용량을 갖는 메모리 어레이의 어드레스를 저장하는 메모리 어드레스 저장부는 불필요한 상위 어드레스들이 특정값인지의 여부를 검지하는 제1 검출부를 구비하는 데이터 전송제어장치.
  6. 제2항에 있어서,
    제1 및 제2 메모리 어레이의 메모리 용량이 다른 경우에, 더 작은 메모리 용량을 갖는 메모리 어레이의 어드레스를 저장하는 메모리 어드레스 저장부는 불필요한 상위 어드레스들이 특정값인지의 여부를 검지하는 제1 검출부를 구비하는 데이터 전송제어장치.
  7. 제3항에 있어서,
    제1 및 제2 메모리 어레이의 메모리 용량이 다른 경우에, 더 작은 메모리 용량을 갖는 메모리 어레이의 어드레스를 저장하는 메모리 어드레스 저장부는 불필요한 상위 어드레스들이 특정값인지의 여부를 검지하는 제1 검출부를 구비하는 데이터 전송제어장치.
  8. 제4항에 있어서,
    제1 및 제2 메모리 어레이의 메모리 용량이 다른 경우에, 더 작은 메모리 용량을 갖는 메모리 어레이의 어드레스를 저장하는 메모리 어드레스 저장부는 불필요한 상위 어드레스들이 특정값인지의 여부를 검지하는 제1 검출부를 구비하는 데이터 전송제어장치.
  9. 제2항에 있어서,
    메모리 어드레스 카운터부에 저장된 어드레스가 특정값인지의 여부를 검지하는 제2 결정수단을 구비하는 데이터 전송제어장치.
  10. 제4항에 있어서,
    메모리 어드레스 카운터부에 저장된 어드레스가 특정값인지의 여부를 검지하는 제2 결정수단을 구비하는 데이터 전송제어장치.
  11. 제1항에 있어서,
    제1 및 제2 메모리 어드레스 저장부는 메모리 어드레스 레지스터인 것을 특징으로 하는 데이터 전송제어장치.
  12. 제2항에 있어서,
    제1 및 제2 메모리 어드레스 저장부는 메모리 어드레스 레지스터인 것을 특징으로 하는 데이터 전송제어장치.
  13. 제3항에 있어서,
    제1 및 제2 메모리 어드레스 저장부는 메모리 어드레스 레지스터인 것을 특징으로 하는 데이터 전송제어장치.
  14. 제4항에 있어서,
    제1 및 제2 메모리 어드레스 저장부는 메모리 어드레스 레지스터인 것을 특징으로 하는 데이터 전송제어장치.
  15. 제1항의 데이터 전송제어장치를 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    입력제어명령에 따라서 제어되며, 데이터 전송동작 이외의 동작에 대한 제어명령에 의해 지정된 데이터 기입, 데이터 소거, 데이터 독출 및 데이터 검증 동작을 포함하는 메모리 동작에 대하여 타게트로 되는 어드레스를 나타내는 어드레스 정보를 저장하는 어드레스 정보 저장부를 구비하고,
    상기 어드레스 정보 저장부는 데이터 전송에 요구되는 제1 및 제2 메모리 어드레스 저장부와 함께 공통으로 사용하도록 구성된 것을 특징으로 하는 반도체 메모리 장치.
  17. 메모리 동작 및 데이터 전송동작을 수행하는 제15항의 반도체 메모리 장치를 포함하는 전자정보장치.
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