JP2000099449A

JP2000099449A - Ｃｐｕデータバス用インターフェース回路およびそれを備えたメモリ制御システム

Info

Publication number: JP2000099449A
Application number: JP10263437A
Authority: JP
Inventors: Toshiyuki Maekawa; 俊行前川
Original assignee: Digital Electronics Corp
Current assignee: Schneider Electric Japan Holdings Ltd
Priority date: 1998-09-17
Filing date: 1998-09-17
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】高速ＣＰＵの低速デバイスに対するアクセス
においてリードアクセスの後にライトアクセスが続く場
合のアクセス速度の低下および両アクセス間でのデータ
の衝突を防止する。【解決手段】リードアクセスにおいて、フラッシュＲ
ＯＭ２のＣＥ^*端子の論理レベルがＬレベルになると、
低速デバイスとしてのフラッシュＲＯＭ２は、しばらく
してからリードデータを出力する。バッファ６は、ＣＥ
^*端子の論理レベルがＨレベルになる前にラッチ制御信
号ＢＬＴＣＨがＨレベルである間にリードデータを取り
込み、直ぐに出力をハイインピーダンスにしてフラッシ
ュＲＯＭ２とのアクセスを終了する。ＣＥ^*端子の論理
レベルがＨレベルに戻った後、出力制御信号ＢＣＯＮ^*
がＬレベルになると、バッファ６はリードデータをＣＰ
Ｕバス５に出力する。ＣＰＵ１は、ＲＥＡＤＹ^*端子の
論理レベルがＬレベルの間にそのリードデータを取り込
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速ＣＰＵの低速
デバイスに対するアクセスに好適なＣＰＵデータバス用
インターフェース回路およびそれを備えたメモリ制御シ
ステムに関するものである。

【０００２】

【従来の技術】ＣＰＵ(Central Processing Unit) の周
辺回路としては、一般に、Ｉ／Ｏ、メモリ等の回路が設
けられ、これらとＣＰＵとの間でデータの授受が行われ
る。近年のＣＰＵの高速化に伴って、周辺回路も高速動
作が望まれるが、ＣＰＵの周辺回路として使用するＩＣ
の動作速度が、そのＣＰＵの動作速度に対応しない場合
がある。例えば、Ｉ／Ｏの場合、高速動作するＩＣが一
般にはほとんど市販されていないので、所望のＩＣを得
ようとすると、ＡＳＩＣ(Application SpecificIntegra
ted Circuit) 等によって開発したり、高速対応のＩ／
Ｏボードを用いたりする必要があり、コストや開発時間
がかさむという不都合がある。

【０００３】他に、メモリＩＣにもフラッシュＲＯＭの
ように動作速度が遅いものがある。ＥＥＰＲＯＭ(Elect
rically Erasable and Programable ROM) の一種である
フラッシュＲＯＭは、データを電気的に一括してまたは
数１０Ｋバイトを１単位として消去することができる
が、一般にＳＲＡＭやＤＲＡＭに比べて動作速度が遅
い。

【０００４】ここで、図５に示すように、高速のＣＰＵ
５１に上記のＩ／ＯやフラッシュＲＯＭのような低速デ
バイス５２を直接接続した構成の動作について説明す
る。

【０００５】図６に示すように、リードアクセスにおい
ては、ＣＥ^*（チップイネーブル）端子（^*はローアク
ティブであることを表す）および出力イネーブル端子Ｏ
Ｅ^*（出力イネーブル）端子（図示せず）がともにＬレ
ベルである間に低速デバイス５２へのアクセスが可能で
ある。そして、アドレス信号が出力されてからＣＥ^*端
子およびＯＥ^*端子がともにＨレベルになるまでの間が
アクセス期間ｔ_ACNとなる。

【０００６】低速デバイス５２は、応答が遅いので、Ｃ
Ｅ^*端子およびＯＥ^*端子がともにＬレベルになってし
ばらくしてからＣＰＵバス（データバス）５３にデータ
を出力し、ＣＥ^*端子およびＯＥ^*端子がともにＨレベ
ルになってから出力ディセーブル期間ｔ_OZの最後に出力
をハイインピーダンスにする。したがって、ＲＥＡＤＹ
^*端子の論理レベルを図示するようなタイミングでＬレ
ベルに変化させることによってＣＰＵ５１のリード処理
を遅らせる必要がある。そして、ＣＰＵ５１は、アクセ
ス期間ｔ_ACNにおけるリードデータが有効である期間
に、ＣＰＵバス５３におけるデータを取り込む。

【０００７】ところが、その後にライトアクセスが続く
場合、出力ディセーブル期間ｔ_OZが長引くと、ＣＰＵバ
ス５３にリードデータが存在しているにも関わらず、ラ
イトデータがＣＰＵ５１からＣＰＵバス５３に出力され
る。このため、ＣＰＵバス５３において両データが衝突
し、さらに、両データの極性が異なる場合は、ショート
状態となってＣＰＵ５１がダメージを受けることにな
る。

【０００８】このように、高速のＣＰＵ５１に低速デバ
イス５２を直接接続することは困難であるため、従来、
次のようなインターフェース回路を用いてＣＰＵ５１の
アクセスを制御していた。

【０００９】この例では、図７に示すように、上記の低
速デバイス５２としてフラッシュＲＯＭ５４を用いてい
る。フラッシュＲＯＭ５４は、前述のように、データを
電気的にチップで一括して、または数１０Ｋバイトを１
単位として消去することができる。

【００１０】ＣＰＵ５１とフラッシュＲＯＭ５４との間
には、双方向でデータ転送を行うバッファ５５が設けら
れている。バッファ５５は、ＣＰＵバス５３を介してＣ
ＰＵ５１と接続され、低速バス５６を介してフラッシュ
ＲＯＭ５４と接続されている。このバッファ５５は、Ｃ
ＰＵ５１によってデータ転送の方向が切り替えられ、制
御回路５７によって出力が制御される。また、バッファ
５５の出力がハイインピーダンスになるまでの時間がフ
ラッシュＲＯＭ５４のそれに比べて十分短い。

【００１１】制御回路５７は、ＣＰＵ５１のウェイト制
御、フラッシュＲＯＭ５４の動作制御等を行う。また、
ＣＰＵ５１は、ＣＰＵバス５３を介してＳＲＡＭ等の高
速メモリ５８と直接接続されている。

【００１２】このように構成されるシステムの動作を説
明する。

【００１３】図８に示すように、リードアクセス時に
は、フラッシュＲＯＭ５４は、ＣＥ^*端子およびＯＥ^*
端子がともにＬレベルになってしばらくしてから低速バ
ス５６にリードデータを出力する。バッファ５５は、制
御回路５７から出力される出力制御信号ＢＣＯＮ^*がＬ
レベルのとき、上記のリードデータをＣＰＵバス５３に
転送する。このリードデータは、バッファ５５を通過す
るため、やや遅れてＣＰＵバス５３に転送される。そし
て、ＣＰＵ５１は、アクセス期間ｔ_ACNにバッファ５５
による遅延時間ｔ_BFが加算されたアクセス期間ｔ_ACNNに
おけるリードデータが有効である期間に、ＣＰＵバス５
３におけるデータを取り込む。

【００１４】リードアクセスに続くライトアクセス時の
初期段階においては、まだ、フラッシュＲＯＭ５４の出
力がハイインピーダンスになっていないので、不確定で
はあるがリードデータが低速バス５６に出力されてい
る。そして、ＣＰＵ５１がライトデータをＣＰＵバス５
３に出力するが、このとき、出力制御信号ＢＣＯＮ^*が
Ｈレベルであるので、バッファ５５によるデータ転送は
停止している。その後、出力制御信号ＢＣＯＮ^*がＬレ
ベルに変わると、バッファ５５がＣＰＵバス５３からの
ライトデータを低速バス５６に転送する。このときのア
クセス期間ｔ_ACNNは、アクセス期間ｔ_ACNにバッファに
よる遅延時間ｔ_BFとライトアドレスの出力開始からフラ
ッシュＲＯＭ５４の出力がハイインピーダンスになるま
での期間ｔ_OZNとが加算された値になる。

【００１５】このように、バッファ５５を介してフラッ
シュＲＯＭ５４に対するリードアクセスおよびライトア
クセスを制御することによって、バスにおける両データ
の衝突を防止することができる。

【００１６】

【発明が解決しようとする課題】ところが、上記の構成
では、リードデータおよびライトデータがバッファ５５
を通過することによって、データ転送に遅延（遅延時間
ｔ_BF）が生じるので、アクセスが遅くなるという不都合
がある。しかも、フラッシュＲＯＭ５４を連続的にアク
セスするページモードでリードアクセスを行う場合、各
リードアクセス毎にバッファ５５による遅延が生じるの
で、その遅延が累積してアクセスが非常に遅くなる。

【００１７】また、低速デバイス（フラッシュＲＯＭ）
が複数設けられる場合、低速デバイス毎にバッファ５５
を設ける必要があり、回路構成が複雑にならざるをえな
い。

【００１８】さらに、バッファ５５および制御回路５７
からなるインターフェース回路（破線で囲まれた部分）
をＡＳＩＣ等によって集積化する場合、集積化されたイ
ンターフェース回路には、ＣＰＵ５３が接続されるピン
と、低速バス５６が接続されるピンとを設ける必要があ
る。このように、多数のピン数を有するインターフェー
スＩＣを用いると、コストの上昇および同ＩＣの実装面
積の増大を招来する。

【００１９】本発明は、上記の事情に鑑みてなされたも
のであって、データの衝突およびアクセス速度の低下を
生じさせることなくＣＰＵに低速デバイスを直結するこ
とができ、かつ簡素な構成で集積化することができるイ
ンターフェース回路を提供することを目的としている。

【００２０】

【課題を解決するための手段】本発明のＣＰＵデータバ
ス用インターフェース回路は、上記の課題を解決するた
めに、ＣＰＵに接続されたデータバスに介在し、該ＣＰ
Ｕに該データバスを介して接続される低速デバイスから
の上記ＣＰＵへのデータの取り込み時に一時的にデータ
を格納するバッファと、このバッファへのデータの格納
のタイミングを制御するとともに、データの格納の直後
に上記データバスにデータを出力するように上記バッフ
ァを制御する制御回路とを備えていることを特徴として
いる。

【００２１】上記の構成では、バッファが、データの格
納の直後にデータバスにデータを出力するので、データ
転送による遅延時間を短縮することができる。それゆ
え、直結されたＣＰＵと低速デバイスとの間でのデータ
を受け渡しにおいて、リードアクセスとその後に続くラ
イトアクセスとの間でのデータの衝突を防止することが
できる。

【００２２】また、バッファがデータを通過させずに格
納および出力するので、低速デバイスが複数設けられて
いても、これらの低速デバイスとのアクセスが全て上記
のバッファを介して行われる。しかも、バッファがデー
タを格納および出力することによって、バッファの入出
力線をともにデータバスに接続することができる。それ
ゆえ、低速デバイスがＣＰＵと直接接続されるととも
に、バッファに接続されるデータバスが１系統に集約化
される。その結果、本インターフェース回路を集積化す
る場合、データバスを接続するための接続ピンを従来の
構成に比べて削減することができる。

【００２３】本発明のメモリ制御システムは、上記の課
題を解決するために、上記ＣＰＵと、上記低速デバイス
としての連続的にアクセスすることが可能なページモー
ドで動作する半導体メモリ回路とを備え、この半導体メ
モリ回路に対してアクセスするメモリ制御システムにお
いて、請求項１に記載のＣＰＵデータバス用インターフ
ェース回路を備え、上記制御回路が、ページモードによ
るリードアクセスからライトアクセスに移行するとき
に、最終のリードアクセスにおいてのみ上記半導体メモ
リ回路からのリードデータを格納および出力するように
上記バッファを制御することを特徴としている。

【００２４】この構成では、ページモードで動作しうる
半導体メモリ回路に対して上記のようなアクセスを適用
するので、ページモードによって連続的にリードアクセ
スを行う場合、アクセス速度をより一層高めることがで
きる。具体的には、最終のリードアクセスを除く各リー
ドアクセスにおいては、ライトアクセスが続かないの
で、直接ＣＰＵとリードデータの受け渡しを行い、最終
のリードアクセスにおいてのみ、請求項１のインターフ
ェース回路を用いた場合と同様のアクセスが行われる。
それゆえ、最終のリードアクセスにおいてバッファによ
るわずかな遅延が生じるだけで、リードアクセス全体で
はアクセス時間の増大が大幅に抑えられる。

【００２５】

【発明の実施の形態】本発明の実施の一形態について図
１ないし図４に基づいて説明すれば、以下の通りであ
る。

【００２６】本実施の形態に係るメモリ制御システム
は、図１に示すように、ＣＰＵ１、フラッシュＲＯＭ
２、高速メモリ３およびインターフェース回路４を備え
ている。ＣＰＵ１は、データバスとしてのＣＰＵバス５
を介して、フラッシュＲＯＭ２、高速メモリ３およびイ
ンターフェース回路４（後述のバッファ６）と直接接続
されている。

【００２７】低速デバイスとしてのフラッシュＲＯＭ２
は、前述のように、電気的にデータの消去が可能なＲＯ
Ｍであって、一般にＳＲＡＭやＤＲＡＭに比べて動作速
度が遅い。また、このフラッシュＲＯＭ２は、連続的な
アクセスに対して連続的（高速）にデータの読み出しお
よび書き込みを行う、いわゆるページモードで動作する
ことが可能である。一方、高速メモリ３は、ＳＲＡＭ、
ＤＲＡＭ等から構成されており、高速のＣＰＵ１と直接
接続されても、アクセス速度の低下といった支障を来さ
ない程度の高速動作が可能なメモリである。

【００２８】なお、ここでいう低速デバイスとは、ＣＰ
Ｕ１のアクセスに応答できないようなアクセス速度の低
いデバイスである。また、本メモリ制御システムは、図
示しないが、低速デバイスとしてのＩ／Ｏを備えてお
り、このＩ／ＯもＣＰＵバス５を介してＣＰＵ１に接続
されている。

【００２９】インターフェース回路４は、バッファ６お
よび制御回路７によって構成されており、部品点数の削
減等の目的のためにＡＳＩＣ等によって集積化されてい
る。

【００３０】バッファ６は、Ｄ端子（データ入力端子）
と、Ｑ端子（データ出力端子）とを備えており、これら
の端子にＣＰＵバス５が接続されている。このバッファ
６は、制御回路７からのラッチ制御信号ＢＬＴＣＨによ
ってデータを一時的にラッチ（格納）し、制御回路７か
らの出力制御信号ＢＣＯＮ^*によって格納の直後にその
データを出力するように構成されている。

【００３１】このため、バッファ６は、ＬＥ（ラッチイ
ネーブル）端子に入力されるラッチ制御信号ＢＬＴＣＨ
がＨレベルからＬレベルに変わってから、その出力がハ
イインピーダンスになるまでの時間が、フラッシュＲＯ
Ｍ２のＣＥ^*端子およびＯＥ^*端子（図示せず）の論理
レベルがＬレベルからＨレベルに変わってから、その出
力がハイインピーダンスになるまでの時間に対し十分に
短く設定されている。したがって、ＩＣとしてのインタ
ーフェース回路４に組み込まれるバッファ６は、ＣＭＯ
Ｓのような素子によって高速動作が可能となるように作
製されることが望ましい。また、バッファ６は、Ｅ
^*（出力イネーブル）端子にＬレベルの上記の出力制御
信号ＢＣＯＮ^*が入力されると、格納しているリードデ
ータをＣＰＵバス５に出力する。

【００３２】なお、ＯＥ^*端子の論理レベルは、ＣＥ^*
端子の論理レベルと同様に変化する。

【００３３】制御回路７は、ＣＰＵ１からの各種の信号
に基づいて、バッファ６に与えるための上記のラッチ制
御信号ＢＬＴＣＨおよび出力制御信号ＢＣＯＮ^*を出力
するとともに、ＣＰＵ１およびフラッシュＲＯＭ２の動
作を制御する。

【００３４】制御回路７は、図２に示すように、デコー
ダ１１、シフトレジスタ１２、インバータ１３〜１６、
ＯＲゲート１７、ＮＯＲゲート１８・１９、ＮＡＮＤゲ
ート２０・２１、ＡＮＤゲート２２、負論理のＮＯＲゲ
ート２３・２４、負論理のＮＡＮＤゲート２５・２６、
Ｄフリップフロップ２７〜２９およびＪＫフリップフロ
ップ３０を備えている。

【００３５】続いて、この制御回路７のリードアクセス
時における動作を図３および図４のタイムチャートを参
照して説明する。

【００３６】デコーダ１１は、フラッシュＲＯＭ２（低
速デバイス）へのアクセスを指定するためのアクセス指
定信号ＬＤＣＳをＣＰＵ１からのアドレス信号および複
数の低速デバイスを識別する制御信号に基づいて出力す
る。その制御信号は、例えば、低速デバイスとしてメモ
リ以外にＩ／Ｏが設けられている場合、アクセスが指定
されたデバイスがメモリであるかＩ／Ｏであるかを識別
できるような形態で出力される。つまり、上記のデコー
ダ１１は、上記の両信号を用いて、メモリ空間やＩ／Ｏ
空間の位置をデコードすることによってアクセス指定信
号ＬＤＣＳを出力する。

【００３７】このアクセス指定信号ＬＤＣＳは、シフト
レジスタ１２でクロック信号ＣＬＫの１クロック分遅延
して、インバータ１４で反転されてＡＮＤゲート２２に
入力される。ＡＮＤゲート２２は、インバータ１４から
の信号とアクセス指定信号ＬＤＣＳとの論理積をＪＫフ
リップフロップ３０のＪ端子に与える。

【００３８】ＮＯＲゲート１８は、ノーマルアクセス信
号ＮＯＲＡＣＳと最終アクセス信号ＰＬＡＳＴとの論理
和否定をＮＯＲゲート２３に与える。ノーマルアクセス
信号ＮＯＲＡＣＳは、フラッシュＲＯＭ２がページモー
ドで動作していないこと、すなわち、通常のアクセスが
行われていることを表し、アクセスの期間にＨレベルに
なる信号であり、ＣＰＵ１から出力される。最終アクセ
ス信号ＰＬＡＳＴは、フラッシュＲＯＭ２がページモー
ドで動作している際の最終アクセスが行われる期間にＨ
レベルになる信号であり、同じくＣＰＵ１から出力され
る。

【００３９】また、ＮＯＲゲート２３には、ＮＯＲゲー
ト１９からの信号（ラッチ制御信号ＢＬＴＣＨの反転信
号）が与えられる。ＮＯＲゲート２３は、入力される２
つの信号の論理和否定をＪＫフリップフロップ３０のＫ
端子に与える。これによって、ＪＫフリップフロップ３
０は、フラッシュＲＯＭ２のＣＥ^*端子の論理レベルを
Ｌレベルに変える。

【００４０】シフトレジスタ１２の所定の出力段から出
力される、第１の出力段よりクロック信号ＣＬＫの所定
クロック数遅延した信号は、ＮＡＮＤゲート２０に与え
られる。一方、その次の出力段からの１クロック遅延し
た信号は、インバータ１５で反転されてＮＡＮＤゲート
２０に与えられる。これによって、ＮＡＮＤゲート２０
は、両入力信号の論理積否定を短いパルスとして出力す
る。

【００４１】リード／ライト信号Ｒ／Ｗ^*は、リードア
クセスかライトアクセスかを識別するための信号であっ
て、ＣＰＵ１から出力される。このリード／ライト信号
Ｒ／Ｗ^*は、リードアクセスのときＨレベルであり、ラ
イトアクセスのときＬレベルである。リード／ライト信
号Ｒ／Ｗ^*は、インバータ１３で反転された後、ＮＯＲ
ゲート１８からの信号とともにＯＲゲート１７に与えら
れる。このＯＲゲート１７からの信号およびＮＡＮＤゲ
ート２０からの上記の信号は、ＮＯＲゲート２４に与え
られる。また、ＮＡＮＤゲート２０からの信号は、イン
バータ１６を介してＮＡＮＤゲート２１に与えられる。
一方、ＯＲゲート１７からの信号も、ＮＡＮＤゲート２
１に与えられる。

【００４２】そして、Ｄフリップフロップ２７は、ＮＯ
Ｒゲート２４からのＨレベルの信号がデータとしてＤ端
子に与えられると、クロック信号ＣＬＫのタイミングで
そのデータを取り込んでＱ端子から出力する。また、Ｄ
フリップフロップ２７のＱ^*端子から出力される反転出
力信号はラッチ制御信号ＢＬＴＣＨとなる。さらに、Ｄ
フリップフロップ２８は、Ｄフリップフロップ２７のＱ
端子からの出力信号がデータとして与えられると、その
データをクロック信号ＣＬＫの１クロック分遅延させて
Ｑ端子から出力するとともに、Ｑ^*端子から反転出力信
号を出力制御信号ＢＣＯＮ^*として出力する。

【００４３】また、Ｄフリップフロップ２７（Ｑ^*端
子）からの上記の反転出力信号は、ＮＡＮＤゲート２１
からの信号とともにＮＯＲゲート２６に与えられ、ＮＯ
Ｒゲート２６の出力はＤフリップフロップ２９に与えら
れる。Ｄフリップフロップ２９は、ＮＯＲゲート２６か
らの出力信号（Ｈレベル）がデータとしてＤ端子に与え
られると、クロック信号ＣＬＫのタイミングでそのデー
タを取り込んでＱ端子から出力するとともに、Ｑ^*端子
につながるＣＰＵ１のＲＥＡＤＹ^*端子の論理レベルを
Ｌレベルに変化させる。

【００４４】Ｄフリップフロップ２９のＱ^*端子からの
反転出力信号（ＲＥＡＤＹ^*）は、ＮＡＮＤゲート２５
に与えられている。ＮＡＮＤゲート２５は、その信号と
リセット信号ＲＳＴ^*とが与えられており、両信号の負
のパルスのいずれか一方が入力されると、それを反転さ
せてシフトレジスタ１２のＲ端子（リセット端子）に与
える。

【００４５】なお、リセット信号ＲＳＴ^*は、通常、電
源投入時等のイニシャライズを行う必要があるときにＣ
ＰＵ１から出力される。

【００４６】ここで、図３に示す通常のアクセスを行う
場合、ノーマルアクセス信号ＮＯＲＡＣＳがアクセスの
期間においてＨレベルを維持しているので、ＮＯＲゲー
ト１８の出力がＬレベルとなる。また、リードアクセス
の間は、リード／ライト信号Ｒ／Ｗ^*がＨレベルを維持
しているので、インバータ１３の出力がＬレベルとな
る。このため、ＯＲゲート１７の出力がＬレベルとなる
ので、ＮＡＮＤゲート２１は、インバータ１６からのＨ
レベルのパルスが入力されても、Ｈレベルの信号を出力
する。したがって、この場合は、Ｄフリップフロップ２
７からの反転出力信号が反転されて（Ｈレベルとなっ
て）Ｄフリップフロップ２９に入力される。すなわち、
この場合、ＲＥＡＤＹ^*端子の論理レベルがＬレベルに
なるタイミングおよび時間は、インバータ１６からのパ
ルスより１クロック遅れたラッチ制御信号ＢＬＴＣＨに
基づいて決定される。

【００４７】図４に示すページモードによるアクセスを
行う場合、最終アクセス信号ＰＬＡＳＴは、最終アクセ
スの期間にのみＨレベルを維持しているが、最終のアク
セスを除く期間ではＬレベルとなる。このため、最終ア
クセスの期間において、制御回路７は、前述の通常のア
クセスを行う場合と同様のタイミングでラッチ制御信号
ＢＬＴＣＨおよび出力制御信号ＢＣＯＮ^*を出力する
（アクティブにする）とともに、ＲＥＡＤＹ^*端子の論
理レベルをＬレベルに変える（アクティブにする）。

【００４８】一方、最終のアクセスを除く期間では、Ｏ
Ｒゲート１７の出力がＨレベルとなり、インバータ１６
からのＨレベルのパルスは、ＮＡＮＤゲート２１で反転
されて出力される。また、同期間では、ＮＯＲゲート２
４からの出力がＬレベルであるため、Ｄフリップフロッ
プ２７のＱ端子の出力（ラッチ制御信号ＢＬＴＣＨ）は
Ｌレベルであり、Ｄフリップフロップ２８のＱ^*端子の
出力（出力制御信号ＢＣＯＮ^*）はＨレベルである。一
方、Ｄフリップフロップ２７のＱ^*端子の出力がＨレベ
ルであるので、ＮＡＮＤゲート２１からのＬレベルのパ
ルスがＮＡＮＤゲート２６で反転されて出力されてＤフ
リップフロップ２９に入力される。すなわち、この場
合、ＲＥＡＤＹ^*端子の論理レベルがＬレベルに変わる
タイミングおよび時間は、インバータ１６からのパルス
に基づいて決定される。

【００４９】続いて、通常のアクセスを行う場合の本メ
モリ制御システムの動作について説明する。

【００５０】図３に示すように、まず、リードアクセス
においては、フラッシュＲＯＭ２のＣＥ^*（ＯＥ^*）端
子の論理レベルがＨレベルからＬレベルに変わると、動
作速度の遅いフラッシュＲＯＭ２は、しばらくしてから
リードデータを出力する。ラッチ制御信号ＢＬＴＣＨ
は、フラッシュＲＯＭ２からリードデータが出力されて
いる間にＨレベルに変わる。バッファ６は、この間にリ
ードデータをＤ端子から取り込み、直ぐに出力をハイイ
ンピーダンスにしてフラッシュＲＯＭ２とのアクセスを
終了する。

【００５１】ＣＥ^*端子の論理レベルがＨレベルに戻っ
た後の出力ディセーブル期間ｔ_OZ（クロック信号ＣＬＫ
の１周期程度）では、フラッシュＲＯＭ２から出力され
るリードデータは不確定になるが、その後はフラッシュ
ＲＯＭ２の出力がハイインピーダンスになる。この間、
出力制御信号ＢＣＯＮ^*がＨレベルからＬレベルに変わ
ると、バッファ６は、Ｑ端子からリードデータをＣＰＵ
バス５に出力する。このとき、アクセスに対しリードデ
ータを出力したことを表し、フラッシュＲＯＭ２から出
力されるアクノリッジ信号も併せてに出力する。ＣＰＵ
１は、ＲＥＡＤＹ^*端子の論理レベルがＬレベルである
間に上記のリードデータおよびアクノリッジ信号を取り
込む。

【００５２】ここで、バッファ６がリードデータを出力
する出力期間ｔ_DELは、次式で表される。ｔ_DEL＝ｔ_OZ
−ｔ_next＋α上式において、ｔ_nextは、出力制御信号Ｂ
ＣＯＮ^*がＨレベルに変わってから、次のライトアクセ
スにおいてＣＰＵバス５にライトデータが出力されるま
での期間を表している。また、αは、出力ディセーブル
期間ｔ_OZが終了してから、ＣＰＵバス５にライトデータ
が出力されるまでの期間を表しており、その最小値が０
である。リードアクセスにおける総アクセス期間ｔ_ACI
は、アクセス期間ｔ_ACNに上記の出力期間ｔ_DELを加え
た期間である。

【００５３】また、αが０であるときのｔ_OZ−ｔ_nextす
なわち出力期間ｔ_DELは、図７および図８に示す前述の
バッファ５５による遅延時間ｔ_BFと同じかそれより短
い。したがって、バッファ６によるリードデータの出力
が上記の遅延時間ｔ_BFより長くなることはない。

【００５４】以上のように、本メモリ制御システムで
は、リードアクセスにおいて、バッファ６がフラッシュ
ＲＯＭ２から出力されたリードデータを取り込んだ（ラ
ッチした）後に直ぐにリードデータを出力し、ＣＰＵ１
がこのリードデータを取り込む。これにより、リードア
クセスの直後にライトアクセスが続いても、ＣＰＵバス
５においてリードデータとライトデータとが衝突するこ
とを防止できる。また、出力期間ｔ_DELを遅延時間ｔ_BF
より短く設定することによって、図７に示す従来の構成
よりもアクセス速度を高めることができる。

【００５５】しかも、本メモリ制御システムでは、イン
ターフェース回路４は、ＣＰＵバス５を介してのみ外部
回路（ＣＰＵ１）と接続されるので、そのための入出力
用のピン数が図７に示す従来の構成に比べて半減する。
それゆえ、インターフェース回路４をＩＣとして低コス
トで提供することができるとともに、そのＩＣの実装面
積を縮小することもできる。また、複数の低速デバイス
がＣＰＵ１に接続されるシステムにおいては、ＣＰＵ１
とこれらの低速デバイスとの間のデータの受け渡しをバ
ッファ６によって中継するので、従来の構成（図７参
照）のように、低速デバイス毎にバッファ（バッファ５
５）を設ける必要がない。その結果、インターフェース
回路４の構成を簡素化することができる。

【００５６】続いて、ページモードによるアクセスを行
う場合の本メモリ制御システムの動作について説明す
る。なお、以下の例では、リードアクセスのみについて
説明する。

【００５７】図４に示すように、ＣＥ^*端子の論理レベ
ルがＨレベルからＬレベルに変わってから、第１のリー
ドアクセスにおいては、ＣＰＵ１が、フラッシュＲＯＭ
２からＣＰＵバス５に出力されたリードデータをアクセ
ス期間ｔ_ACNの最後のタイミングで取り込む。続く第２
のリードアクセスにおいては、ＣＰＵ１が、同じくフラ
ッシュＲＯＭ２からＣＰＵバス５に出力されたリードデ
ータをアクセス期間ｔ _ACNより短いアクセス期間ｔ_ACPN
の最後のタイミングで取り込む。以降、第３から最終の
１つ前のリードアクセスにおいては、第２のリードアク
セスと同様にアクセスが実行される。

【００５８】最終のアクセスにおいては、前述の通常の
アクセス時と同様に、バッファ６は、ＣＥ^*端子の論理
レベルがＬレベルからＨレベルに変わる前に、ラッチ制
御信号ＢＬＴＣＨがＨレベルに変わると、フラッシュＲ
ＯＭ２からＣＰＵバス５に出力されたリードデータを取
り込み、直ぐに出力をハイインピーダンスにしてフラッ
シュＲＯＭ２とのアクセスを終了する。そして、ＣＰＵ
１は、出力制御信号ＢＣＯＮ^*がＬレベルである間にバ
ッファ６から出力されたリードデータをＲＥＡＤＹ^*端
子の論理レベルがＬレベルである間に取り込む。

【００５９】このように、ページモードによるアクセス
では、最終のリードアクセスを除いて各リードアクセス
が連続するので、後続するライトアクセスとの間のデー
タの衝突を考慮する必要がなく、高速のアクセスが可能
になる。また、最終のリードアクセスが前述の通常のア
クセスと同様に実行されるので、リードアクセス全体に
おける遅れは、最終のリードアクセスにおけるバッファ
６によるアクセスの遅れのみであるので、高速アクセス
が損なわれることはない。

【００６０】これに対し、図７の構成がページモードに
よって複数のリードアクセスを連続的に行う場合、各リ
ードアクセスにおいてバッファ５５による遅延時間ｔ_BF
が追加されるので、リードアクセス全体における遅れは
リードアクセスの回数が多くなるほど増大する。

【００６１】このように、本実施の形態では、ページモ
ードによるリードアクセスを行う場合、従来の構成に比
べてアクセス速度をより一層高めることができる。

【００６２】なお、本実施の形態においては、ＣＰＵ１
によるアクセスをフラッシュＲＯＭ２についてのみ説明
したが、本発明はこれに限らずＣＰＵ１によってＩ／Ｏ
をアクセス場合も同様の効果が得られる。ただし、Ｉ／
Ｏはメモリではないので、ページモードを適用すること
はできない。

【００６３】

【発明の効果】以上のように、本発明のＣＰＵデータバ
ス用インターフェース回路は、ＣＰＵに接続されたデー
タバスに介在し、該ＣＰＵに該データバスを介して接続
される低速デバイスからの上記ＣＰＵへのデータの取り
込み時に一時的にデータを格納するバッファと、このバ
ッファへのデータの格納のタイミングを制御するととも
に、データの格納の直後に上記データバスにデータを出
力するように上記バッファを制御する制御回路とを備え
ている構成である。

【００６４】これにより、バッファが、データの格納の
直後にデータバスにデータ出力するので、データ転送に
よる遅延時間を短縮することができ、それゆえ、直結さ
れたＣＰＵと低速デバイスとの間でのデータを受け渡し
において、リードアクセスとその後に続くライトアクセ
スとの間でのデータの衝突を防止することができる。

【００６５】また、バッファがデータを通過させずに格
納および出力するので、低速デバイスが複数設けられて
いても、これらの低速デバイスとのアクセスを全て上記
のバッファを介して行うことができる。しかも、バッフ
ァがデータを格納および出力することによって、バッフ
ァの入出力線がともにデータバスに接続される。それゆ
え、低速デバイスがＣＰＵと直接接続されるとともに、
バッファに接続されるデータバスが１系統に集約化され
る。その結果、インターフェース回路を集積化する場
合、データバスの接続ピンを従来の構成に比べて削減す
ることができる。

【００６６】したがって、ＣＰＵの低速デバイスに対す
るアクセスの高速性および信頼性を向上させるととも
に、部品点数の削減および本インターフェース回路の実
装面積の縮小化を図ることができるという効果を奏す
る。

【００６７】本発明のメモリ制御システムは、上記ＣＰ
Ｕと、上記低速デバイスとしての連続的にアクセスする
ことが可能なページモードで動作する半導体メモリ回路
とを備え、この半導体メモリ回路に対してアクセスする
メモリ制御システムにおいて、請求項１に記載のＣＰＵ
データバス用インターフェース回路を備え、上記制御回
路が、ページモードによるリードアクセスからライトア
クセスに移行するときに、最終のリードアクセスにおい
てのみ上記半導体メモリ回路からのリードデータを格納
および出力するように上記バッファを制御する構成であ
る。

【００６８】これにより、リードアクセス時間全体に含
まれる遅延を従来の構成に比べて大幅に短縮することが
できる。したがって、請求項１に係るインターフェース
回路と同様、ＣＰＵの低速デバイスに対するアクセスの
高速性および信頼性を向上させることができるだけでな
く、低速の半導体メモリ回路のページモードによるアク
セス速度を大幅に向上することができるという効果を併
せて奏する。

【図面の簡単な説明】

【図１】本発明の実施の一形態に係るメモリ制御システ
ムの構成を示すブロック図である。

【図２】上記メモリ制御システムにおける制御回路の構
成を示す論理回路図である。

【図３】通常のアクセスを行う場合の上記メモリ制御シ
ステムの動作を示すタイムチャートである。

【図４】ページモードによるアクセスを行う場合の上記
メモリ制御システムの動作を示すタイムチャートであ
る。

【図５】従来のＣＰＵシステムの構成を示すブロック図
である。

【図６】図５のＣＰＵシステムの動作を示すタイムチャ
ートである。

【図７】従来の他のＣＰＵシステムの構成を示すブロッ
ク図である。

【図８】図７のＣＰＵシステムの動作を示すタイムチャ
ートである。

【符号の説明】

１ＣＰＵ２フラッシュＲＯＭ（低速デバイス、半導体メモリ
回路）４インターフェース回路５ＣＰＵバス（データバス）６バッファ７制御回路

Claims

【特許請求の範囲】

【請求項１】ＣＰＵに接続されたデータバスに介在し、
該ＣＰＵに該データバスを介して接続される低速デバイ
スからの上記ＣＰＵへのデータの取り込み時に一時的に
データを格納するバッファと、上記バッファへのデータの格納のタイミングを制御する
とともに、データの格納の直後に上記データバスにデー
タを出力するように上記バッファを制御する制御回路と
を備えていることを特徴とするＣＰＵデータバス用イン
ターフェース回路。
【請求項２】上記ＣＰＵと、上記低速デバイスとしての
連続的にアクセスすることが可能なページモードで動作
する半導体メモリ回路とを備え、該半導体メモリ回路に
対してアクセスするメモリ制御システムにおいて、請求項１に記載のＣＰＵデータバス用インターフェース
回路を備え、上記制御回路が、ページモードによるリー
ドアクセスからライトアクセスに移行するときに、最終
のリードアクセスにおいてのみ上記半導体メモリ回路か
らのリードデータを格納および出力するように上記バッ
ファを制御することを特徴とするメモリ制御システム。