JPH10111829A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH10111829A JPH10111829A JP9256304A JP25630497A JPH10111829A JP H10111829 A JPH10111829 A JP H10111829A JP 9256304 A JP9256304 A JP 9256304A JP 25630497 A JP25630497 A JP 25630497A JP H10111829 A JPH10111829 A JP H10111829A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bus
- time
- access
- cas
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1689—Synchronisation and timing concerns
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】サイアク条件でメモりアクセスタイミングを設
定する代わりに、メモリモジュールの実装個数に応じて
タイミングを動的に設定する。 【構成・作用】メモリ実装量を検出し、その負荷に応じ
てメモリアクセスタイミングを変更する。
定する代わりに、メモリモジュールの実装個数に応じて
タイミングを動的に設定する。 【構成・作用】メモリ実装量を検出し、その負荷に応じ
てメモリアクセスタイミングを変更する。
Description
【０００１】
【発明の属する技術分野】本発明は一般的にはコンピュ
ータメモリの分野に関し、特にメモリバス上の負荷状態
に応じたメモリアクセスタイミングの変更に関する。
ータメモリの分野に関し、特にメモリバス上の負荷状態
に応じたメモリアクセスタイミングの変更に関する。
【０００２】
【従来技術及びその問題点】通常のコンピュータシステ
ムは多数のモジュールすなわち要素からなる。コンピュ
ータシステムは通常マイクロプロセッサ等の中央処理装
置（CPU）を含む。マイクロプロセッサは命令を受け取
り、デコードし、実行するプログラム制御された装置で
ある。また、コンピュータシステムはプログラム命令を
記憶するプログラム記憶要素及びデータを記憶するデー
タ記憶要素を含む。このような記憶要素は、読み出し専
用メモリ（ROM）、ランダムアクセスメモリ（RAM）、デ
ィスクあるいはテープ記憶装置、あるいは他の任意の適
当な記憶手段とすることができる。
ムは多数のモジュールすなわち要素からなる。コンピュ
ータシステムは通常マイクロプロセッサ等の中央処理装
置（CPU）を含む。マイクロプロセッサは命令を受け取
り、デコードし、実行するプログラム制御された装置で
ある。また、コンピュータシステムはプログラム命令を
記憶するプログラム記憶要素及びデータを記憶するデー
タ記憶要素を含む。このような記憶要素は、読み出し専
用メモリ（ROM）、ランダムアクセスメモリ（RAM）、デ
ィスクあるいはテープ記憶装置、あるいは他の任意の適
当な記憶手段とすることができる。
【０００３】また、コンピュータシステムは通常マイク
ロプロセッサに外部の装置を接続するための入出力（I/
O）要素を含む。また、コンピュータシステムの一部と
してメモリ管理ユニットあるいはコプロセッサ等の特殊
目的の要素を設けることもある。
ロプロセッサに外部の装置を接続するための入出力（I/
O）要素を含む。また、コンピュータシステムの一部と
してメモリ管理ユニットあるいはコプロセッサ等の特殊
目的の要素を設けることもある。
【０００４】“メインメモリ”としても知られるメモリ
要素は動的に割り当てられる貴重な資源である。メイン
メモリは通常RAM等のシリコンベースのメモリである。
多くの用途において、メインメモリとしてはダイナミッ
クランダムアクセスメモリ（DRAM）が用いられる。
要素は動的に割り当てられる貴重な資源である。メイン
メモリは通常RAM等のシリコンベースのメモリである。
多くの用途において、メインメモリとしてはダイナミッ
クランダムアクセスメモリ（DRAM）が用いられる。
【０００５】DRAMはその内部構造を外部に見せるような
態様で構成される。その内部構造は通常ほぼ正方形のビ
ット配列である。ある特定のビットはその配列内の行と
列によって指定される。１９７０年代には、DRAMの容量
の増大にともなって、必要なアドレスラインのすべてを
有するパッケージのコストが問題となった。その解決方
法は、アドレスラインを多重化することによってアドレ
スピンの数を半減するというものであった。まず、上半
分のアドレスが“行アクセスストローブ”すなわちRAS
期間中にアクセスされる。この動作に続いて、残りの半
分のアドレスが“列アクセスストローブ”すなわちCAS
期間中にアクセスされる。これらの名前はチップの内部
構造から来ている。つまり、メモリは行と列によってア
ドレス指定される矩形のマトリクスに構成されているた
めである。
態様で構成される。その内部構造は通常ほぼ正方形のビ
ット配列である。ある特定のビットはその配列内の行と
列によって指定される。１９７０年代には、DRAMの容量
の増大にともなって、必要なアドレスラインのすべてを
有するパッケージのコストが問題となった。その解決方
法は、アドレスラインを多重化することによってアドレ
スピンの数を半減するというものであった。まず、上半
分のアドレスが“行アクセスストローブ”すなわちRAS
期間中にアクセスされる。この動作に続いて、残りの半
分のアドレスが“列アクセスストローブ”すなわちCAS
期間中にアクセスされる。これらの名前はチップの内部
構造から来ている。つまり、メモリは行と列によってア
ドレス指定される矩形のマトリクスに構成されているた
めである。
【０００６】DRAMに対するもう一つの必要条件は“ダイ
ナミック”を意味するその最初の文字Dによって表わさ
れる性質から来るものである、使用される回路構成上の
理由から、各メモリロケーションに記憶される情報を維
持するために、DRAMには“リフレッシュ”動作が必要と
される。リフレッシュはデータの読み出しの後それを再
度書き込むことによって周期的に実行される。このリフ
レッシュ動作のために、いかなるDRAMにおいても各行は
２ミリ秒といったある時間枠内にアクセスされねばなら
ず、さもなければそのDRAMの情報は失われる。この条件
は、このメモリシステムが各チップにリフレッシュを命
じる信号を送出するために時に使用不能となることを意
味する。リフレッシュに要する時間は通常DRAMの各行に
対するメモリアクセスまるまる１回分（RASとCAS）時間
である。DRAM内のメモリマトリクスは正方形であること
が多いため、１回のリフレッシュのステップ数は通常そ
のDRAM容量の平方根である。従って、DRAMのサイクル時
間はアクセス時間にリフレッシュ時間を加えたものとな
る。
ナミック”を意味するその最初の文字Dによって表わさ
れる性質から来るものである、使用される回路構成上の
理由から、各メモリロケーションに記憶される情報を維
持するために、DRAMには“リフレッシュ”動作が必要と
される。リフレッシュはデータの読み出しの後それを再
度書き込むことによって周期的に実行される。このリフ
レッシュ動作のために、いかなるDRAMにおいても各行は
２ミリ秒といったある時間枠内にアクセスされねばなら
ず、さもなければそのDRAMの情報は失われる。この条件
は、このメモリシステムが各チップにリフレッシュを命
じる信号を送出するために時に使用不能となることを意
味する。リフレッシュに要する時間は通常DRAMの各行に
対するメモリアクセスまるまる１回分（RASとCAS）時間
である。DRAM内のメモリマトリクスは正方形であること
が多いため、１回のリフレッシュのステップ数は通常そ
のDRAM容量の平方根である。従って、DRAMのサイクル時
間はアクセス時間にリフレッシュ時間を加えたものとな
る。
【０００７】DRAMアクセス時間は行アクセスと列アクセ
スに分けられる。各行のアクセス中に、DRAMは通常その
行の１つあるいは複数の列ビット位置に記憶を行なう。
この行は通常そのDRAMサイズの平方根である（たとえ
ば、１メガビットであれば1024ビット、４メガビットで
あれば2048ビット等）。また、DRAMには１つの行アクセ
ス時間の後にメモリへの繰り返し列アクセスを可能とす
るタイミング信号が設けられる場合がある。このような
タイミング信号はデータ取り出しを最適化することので
きるいくつかの最適な方法の１つを用いたDRAMからの情
報の読み出しを可能とするものである。
スに分けられる。各行のアクセス中に、DRAMは通常その
行の１つあるいは複数の列ビット位置に記憶を行なう。
この行は通常そのDRAMサイズの平方根である（たとえ
ば、１メガビットであれば1024ビット、４メガビットで
あれば2048ビット等）。また、DRAMには１つの行アクセ
ス時間の後にメモリへの繰り返し列アクセスを可能とす
るタイミング信号が設けられる場合がある。このような
タイミング信号はデータ取り出しを最適化することので
きるいくつかの最適な方法の１つを用いたDRAMからの情
報の読み出しを可能とするものである。
【０００８】データ取出しの最適化には、ニブルモー
ド、ページモード及びスタティックカラムモードの３つ
のモードがある。“ニブルモード”では、DRAMは各行ア
クセス毎に連続するメモリロケーションから更に３ビッ
トを供給することができる。一方、“ページモード”で
列アドレスを変更することによって、次の行アクセスあ
るいはリフレッシュ時間までにバッファ内で複数の任意
のビットをアクセスすることができる。“スタティック
カラムモード”はページモードに非常に近いが、列アド
レスを変化させる毎に列アクセスストローブラインに信
号を与える必要がない。スタティックカラムモードはス
タティックカラムDRAMの頭文字からとったSCRAMの名で
呼ばれている。
ド、ページモード及びスタティックカラムモードの３つ
のモードがある。“ニブルモード”では、DRAMは各行ア
クセス毎に連続するメモリロケーションから更に３ビッ
トを供給することができる。一方、“ページモード”で
列アドレスを変更することによって、次の行アクセスあ
るいはリフレッシュ時間までにバッファ内で複数の任意
のビットをアクセスすることができる。“スタティック
カラムモード”はページモードに非常に近いが、列アド
レスを変化させる毎に列アクセスストローブラインに信
号を与える必要がない。スタティックカラムモードはス
タティックカラムDRAMの頭文字からとったSCRAMの名で
呼ばれている。
【０００９】まず、従来の１メガビットDRAMの場合、ほ
とんどのチップがこれら３つのモードのいずれも実行す
ることができる。所望の最適化モードが、チップをパッ
ケージするさいに、メーカーの指定によってどのパッド
をワイヤ接続するかを選択することによって選択され
る。これらのモードはDRAMのサイクル時間の定義の変更
をもたらすものである。
とんどのチップがこれら３つのモードのいずれも実行す
ることができる。所望の最適化モードが、チップをパッ
ケージするさいに、メーカーの指定によってどのパッド
をワイヤ接続するかを選択することによって選択され
る。これらのモードはDRAMのサイクル時間の定義の変更
をもたらすものである。
【００１０】このような最適化モードの利点は、DRAM上
の既存の回路構成を用い、システムコストをほとんど上
昇させることなく帯域幅をほぼ４倍に改善することであ
る。たとえば、ニブルモードはプログラム挙動の利点を
インターリーブされたメモリと同じように利用するよう
に設計されたものである。チップは一度に４ビットを内
部で読み、４つの最適化されたサイクルの時間内に４ビ
ットを外部に供給する。バス転送時間がこの最適化され
たサイクル時間より速くなければ、４重インターリビン
グされたメモリはタイミング制御をより複雑にするだけ
の結果となる。ページモード及びスタティックカラムモ
ードもまた制御を多少複雑にするだけでより高度なイン
ターリービングを達成するために用いられる。
の既存の回路構成を用い、システムコストをほとんど上
昇させることなく帯域幅をほぼ４倍に改善することであ
る。たとえば、ニブルモードはプログラム挙動の利点を
インターリーブされたメモリと同じように利用するよう
に設計されたものである。チップは一度に４ビットを内
部で読み、４つの最適化されたサイクルの時間内に４ビ
ットを外部に供給する。バス転送時間がこの最適化され
たサイクル時間より速くなければ、４重インターリビン
グされたメモリはタイミング制御をより複雑にするだけ
の結果となる。ページモード及びスタティックカラムモ
ードもまた制御を多少複雑にするだけでより高度なイン
ターリービングを達成するために用いられる。
【００１１】従って、将来ほとんどのメインメモリシス
テムにおいてこのような最適化技術を用いてCPUとDRAM
の性能ギャップの低減がはかられるものと予想される。
従来のインターリーブされたメモリと異なり、このよう
なDRAMモードを用いてもDRAMチップ容量が大きくなって
いくことに伴う問題はなく、またメインメモリ拡張の最
小単位に関する問題もない。
テムにおいてこのような最適化技術を用いてCPUとDRAM
の性能ギャップの低減がはかられるものと予想される。
従来のインターリーブされたメモリと異なり、このよう
なDRAMモードを用いてもDRAMチップ容量が大きくなって
いくことに伴う問題はなく、またメインメモリ拡張の最
小単位に関する問題もない。
【００１２】現在、メインメモリは“シングルインライ
ンメモリモジュール”（SIMM）上に取り付けられたDRAM
を追加することによって拡張される。SIMMはほとんどの
パーソナルコンピュータ、ワークステーション等につい
て規格品として利用可能である。通常、このようなシス
テムの必要メインメモリ量は１〜32メガバイトの範囲で
ある。しかし、メインメモリを共有するマルチプロセッ
サシステムの必要とするメインメモリ量ははるかに大き
い。
ンメモリモジュール”（SIMM）上に取り付けられたDRAM
を追加することによって拡張される。SIMMはほとんどの
パーソナルコンピュータ、ワークステーション等につい
て規格品として利用可能である。通常、このようなシス
テムの必要メインメモリ量は１〜32メガバイトの範囲で
ある。しかし、メインメモリを共有するマルチプロセッ
サシステムの必要とするメインメモリ量ははるかに大き
い。
【００１３】SIMMが１つ追加されるごとに、メモリアド
レス及びデータバス上に容量負荷が追加される。大規模
なメモリ構成の場合、多重化アドレス（MA）バスではア
ドレスが有効になるまでの整定時間が長くなることがあ
る。大規模なメモリ構成に必要となることのある、バッ
ファリングされたMAバス（bMA）信号を用いると、バッ
ファに関係する遅延が加わる。通常、メモリのアクセス
時間はそのシステムの選択されたクロック速度で動作し
うるように選択される。制御信号のタイミングは最悪の
動作及び負荷条件下でも信頼性のある動作が行われるよ
うに選択される。しかし、最悪負荷条件は少数のシステ
ムにしか存在しない。
レス及びデータバス上に容量負荷が追加される。大規模
なメモリ構成の場合、多重化アドレス（MA）バスではア
ドレスが有効になるまでの整定時間が長くなることがあ
る。大規模なメモリ構成に必要となることのある、バッ
ファリングされたMAバス（bMA）信号を用いると、バッ
ファに関係する遅延が加わる。通常、メモリのアクセス
時間はそのシステムの選択されたクロック速度で動作し
うるように選択される。制御信号のタイミングは最悪の
動作及び負荷条件下でも信頼性のある動作が行われるよ
うに選択される。しかし、最悪負荷条件は少数のシステ
ムにしか存在しない。
【００１４】本発明以前には、いくつかの技術を用いて
ユーザが構成可能なメモリシステムの問題点の解決がは
かられていた。最も単純な技術は、すべての構成に対し
て最悪の負荷条件を想定してシステムを設計するという
ものであった。この単純な方法は、メモリ構成が小規模
なシステムではシステム全体の性能を低下させる。他の
方法では、設置されるメモリの種類と量に基づいてユー
ザがシステムを構成しなければならない。ユーザの手に
よる構成を必要とする場合、誤りを生じやすく、不正な
構成が選択された場合システムが動作不能となる可能性
がある。
ユーザが構成可能なメモリシステムの問題点の解決がは
かられていた。最も単純な技術は、すべての構成に対し
て最悪の負荷条件を想定してシステムを設計するという
ものであった。この単純な方法は、メモリ構成が小規模
なシステムではシステム全体の性能を低下させる。他の
方法では、設置されるメモリの種類と量に基づいてユー
ザがシステムを構成しなければならない。ユーザの手に
よる構成を必要とする場合、誤りを生じやすく、不正な
構成が選択された場合システムが動作不能となる可能性
がある。
【００１５】
【概要】本発明の一実施例によれば、改良されたメモリ
アクセス装置が提供される。この装置はメモリモジュー
ルソケットに差し込まれたメモリモジュールを有する。
このメモリモジュールソケットにはメモリ負荷インジケ
ータが接続される。メモリ負荷インジケータは差し込ま
れたメモリモジュールから識別子を読み出す。この識別
情報から、メモリコントローラがメモリモジュールの数
と種類を判定することができる。メモリコントローラ
は、設定量を越えてバスへの負荷が与えられていること
をメモリ負荷インジケータが示しているとき、メモリモ
ジュールへのアクセス中に追加時間を挿入する。
アクセス装置が提供される。この装置はメモリモジュー
ルソケットに差し込まれたメモリモジュールを有する。
このメモリモジュールソケットにはメモリ負荷インジケ
ータが接続される。メモリ負荷インジケータは差し込ま
れたメモリモジュールから識別子を読み出す。この識別
情報から、メモリコントローラがメモリモジュールの数
と種類を判定することができる。メモリコントローラ
は、設定量を越えてバスへの負荷が与えられていること
をメモリ負荷インジケータが示しているとき、メモリモ
ジュールへのアクセス中に追加時間を挿入する。
【００１６】
【実施例】本発明はここに示す特定の実施態様に限定さ
れるものではない。図１には本発明を実施したコンピュ
ータシステムのブロック図を示す。コンピュータシステ
ム10はマイクロプロセッサ12等の中央処理装置（CPU）
を含む。メモリサブシステムはメモリコントローラ14及
びメモリ16を含む。メモリコントローラ14はマイクロプ
ロセッサ12によるメモリ16へのアクセスを制御する。コ
ンピュータシステム10はさらに入出力装置（図示せず）
との通信を制御する入出力（I/O）コントローラ20を含
む。マイクロプロセッサ12、メモリコントローラ14及び
I/Oコントローラ20はバス24に接続され、バス24上で通
信する。
れるものではない。図１には本発明を実施したコンピュ
ータシステムのブロック図を示す。コンピュータシステ
ム10はマイクロプロセッサ12等の中央処理装置（CPU）
を含む。メモリサブシステムはメモリコントローラ14及
びメモリ16を含む。メモリコントローラ14はマイクロプ
ロセッサ12によるメモリ16へのアクセスを制御する。コ
ンピュータシステム10はさらに入出力装置（図示せず）
との通信を制御する入出力（I/O）コントローラ20を含
む。マイクロプロセッサ12、メモリコントローラ14及び
I/Oコントローラ20はバス24に接続され、バス24上で通
信する。
【００１７】メモリコントローラ14は通常大規模集積回
路であり、バス24上でマイクロプロセッサ12からアドレ
スを受け取り、メモリ16内の指定された場所の読み出し
あるいは書き込みを行なうための制御信号をメモリ16に
供給する。次に説明するように、メモリ16はIDバス27を
介してメモリコントローラ14に存在検出ビットを供給す
る。
路であり、バス24上でマイクロプロセッサ12からアドレ
スを受け取り、メモリ16内の指定された場所の読み出し
あるいは書き込みを行なうための制御信号をメモリ16に
供給する。次に説明するように、メモリ16はIDバス27を
介してメモリコントローラ14に存在検出ビットを供給す
る。
【００１８】アドレスバス38（bMA）はメモリコントロ
ーラ14からメモリ16にアドレスを運び、データバス40は
メモリ16とメモリコントローラ14の間でデータを運ぶ。
メモリコントローラ14はメモリ16に制御信号を供給す
る。具体的には、メモリコントローラ14によって列アド
レスストローブ（CAS）信号及び行アドレスストローブ
（RAS）信号が生成される。RAS信号はメモリ16のDRAMチ
ップに行アドレスをストローブするのに用いられる。同
様に、CAS信号はメモリ16のダイナミックランダムアク
セスメモリ（DRAM）チップに列アドレスをストローブす
るのに用いられる。メモリ16内のあるロケーションがア
クセスされる前に、その行アドレスと列アドレスをRAS
信号及びCAS信号を用いてDRAMチップにストローブしな
ければならない。、メモリ16のDRAMチップへのデータの
書き込みができるようにするため、書き込みイネーブル
（WE）信号がメモリコントローラ14によって供給され
る。
ーラ14からメモリ16にアドレスを運び、データバス40は
メモリ16とメモリコントローラ14の間でデータを運ぶ。
メモリコントローラ14はメモリ16に制御信号を供給す
る。具体的には、メモリコントローラ14によって列アド
レスストローブ（CAS）信号及び行アドレスストローブ
（RAS）信号が生成される。RAS信号はメモリ16のDRAMチ
ップに行アドレスをストローブするのに用いられる。同
様に、CAS信号はメモリ16のダイナミックランダムアク
セスメモリ（DRAM）チップに列アドレスをストローブす
るのに用いられる。メモリ16内のあるロケーションがア
クセスされる前に、その行アドレスと列アドレスをRAS
信号及びCAS信号を用いてDRAMチップにストローブしな
ければならない。、メモリ16のDRAMチップへのデータの
書き込みができるようにするため、書き込みイネーブル
（WE）信号がメモリコントローラ14によって供給され
る。
【００１９】メモリ16はメモリモジュールを取り付ける
スロットあるいはコネクタを含む。各スロットは１つの
メモリモジュールを保持する。コンピュータシステム10
のユーザはメモリモジュールをこのようなスロットに取
り付けることによって特定の用途の要求に合わせてシス
テムを構成する。各スロットには標準のシングルインラ
インメモリモジュール（SIMM）を装填することができ
る。
スロットあるいはコネクタを含む。各スロットは１つの
メモリモジュールを保持する。コンピュータシステム10
のユーザはメモリモジュールをこのようなスロットに取
り付けることによって特定の用途の要求に合わせてシス
テムを構成する。各スロットには標準のシングルインラ
インメモリモジュール（SIMM）を装填することができ
る。
【００２０】各SIMMは最大で18個のDRAMチップを含み、
これらのDRAMは１メガビット、４メガビットあるいは16
メガビットのチップとすることができる。１つのSIMM上
のすべてのDRAMチップは同じ記憶容量を有するが、パリ
ティビットについてだけは例外となる可能性がある。
これらのDRAMは１メガビット、４メガビットあるいは16
メガビットのチップとすることができる。１つのSIMM上
のすべてのDRAMチップは同じ記憶容量を有するが、パリ
ティビットについてだけは例外となる可能性がある。
【００２１】各SIMMは、次に説明するように、メモリ構
成の判定に用いられる識別（ID）ビットを出力する。メ
モリ16の各メモリモジュールすなわちSIMMは４つの存在
検出ビットを生成する。各SIMMからの４つのビットは、
メモリモジュールのサイズとDRAMチップの速度を示すよ
うにコード化されている。
成の判定に用いられる識別（ID）ビットを出力する。メ
モリ16の各メモリモジュールすなわちSIMMは４つの存在
検出ビットを生成する。各SIMMからの４つのビットは、
メモリモジュールのサイズとDRAMチップの速度を示すよ
うにコード化されている。
【００２２】やはり図１に示すように、本実施態様で
は、各システムは第１のメモリモジュール101を含む。
メモリモジュール102、103を追加することもできる。各
メモリモジュールはメモリコントローラ14からの信号に
負荷を追加する。メモリコントローラ14とメモリ16の間
のいくつかの信号の中で、bMAバス38がこのような追加
の負荷に最も影響されやすい。従って、メモリモジュー
ルを追加するにつれて、bMAバス38には整定時間を追加
する必要がある。
は、各システムは第１のメモリモジュール101を含む。
メモリモジュール102、103を追加することもできる。各
メモリモジュールはメモリコントローラ14からの信号に
負荷を追加する。メモリコントローラ14とメモリ16の間
のいくつかの信号の中で、bMAバス38がこのような追加
の負荷に最も影響されやすい。従って、メモリモジュー
ルを追加するにつれて、bMAバス38には整定時間を追加
する必要がある。
【００２３】図２のタイミング図は本発明の一実施例に
おける軽負荷条件下での通常のタイミングを示す。図２
は、システムクロック（SCLK）300、多重化アドレス（M
A）301、バッファされた多重化アドレス（bMA）302、RA
S 303、CAS 304及びバッファされたCAS（bCAS）305の６
つの信号パターンを示す。MA 301及びCAS 302を除い
て、図２に示すタイミングパラメータは一般にSIMMコネ
クタで測定した期間を表わし、信号に対するコネクタ自
体の小さな影響はすべて無視されている。個々に示すタ
イミングは、測定位置が異なると異なったものとして現
れる。
おける軽負荷条件下での通常のタイミングを示す。図２
は、システムクロック（SCLK）300、多重化アドレス（M
A）301、バッファされた多重化アドレス（bMA）302、RA
S 303、CAS 304及びバッファされたCAS（bCAS）305の６
つの信号パターンを示す。MA 301及びCAS 302を除い
て、図２に示すタイミングパラメータは一般にSIMMコネ
クタで測定した期間を表わし、信号に対するコネクタ自
体の小さな影響はすべて無視されている。個々に示すタ
イミングは、測定位置が異なると異なったものとして現
れる。
【００２４】行アドレス及び列アドレスが、bMA 302に
従ってメモリコントローラ14からメモリ16に送られる。
MA信号301はメモリコントローラの内部のものである
が、ここでは本発明の理解を助けるために図示されてい
る。たとえば、プロセッサ12はバス24上に適当な制御信
号のアドレスを送出することによってメモリ16にアクセ
スする。メモリコントローラ14はこのプロセッサ要求
を、メモリ16用の適切なフォーマットに変換する。図２
の状態１（アイドリング）において、メモリコントロー
ラ14は内部多重化アドレスMA 301を生成する。このMAバ
スはTCR時間後に有効となる。MAバス信号301がバッファ
を通過してbMA 302が生成される。図２において、バッ
ファによってTBDの遅延が加わる。
従ってメモリコントローラ14からメモリ16に送られる。
MA信号301はメモリコントローラの内部のものである
が、ここでは本発明の理解を助けるために図示されてい
る。たとえば、プロセッサ12はバス24上に適当な制御信
号のアドレスを送出することによってメモリ16にアクセ
スする。メモリコントローラ14はこのプロセッサ要求
を、メモリ16用の適切なフォーマットに変換する。図２
の状態１（アイドリング）において、メモリコントロー
ラ14は内部多重化アドレスMA 301を生成する。このMAバ
スはTCR時間後に有効となる。MAバス信号301がバッファ
を通過してbMA 302が生成される。図２において、バッ
ファによってTBDの遅延が加わる。
【００２５】時刻310に示すように、まず行アドレスが
メモリコントローラ14に印加される。次に、RASセット
アップ時間（TRS）後に、時刻312に示すようにRASがア
サートされる。本実施態様では、RAS 303は状態２（RA
S）中にSCLKの立ち下がりエッジで変化する。アドレス
バスbMA302は、RASの整定後RAS保持時間（TRHOLD）が経
過するまで変化してはならない。
メモリコントローラ14に印加される。次に、RASセット
アップ時間（TRS）後に、時刻312に示すようにRASがア
サートされる。本実施態様では、RAS 303は状態２（RA
S）中にSCLKの立ち下がりエッジで変化する。アドレス
バスbMA302は、RASの整定後RAS保持時間（TRHOLD）が経
過するまで変化してはならない。
【００２６】状態３（C-WAIT）中のSCLK 300の立ち上が
りエッジによってメモリコントローラ14がMAを行出力か
ら列出力に変化させる。MAバス301はTCC時間後に有効な
列を生成する。行出力と同様に、bMAバス302はTBD時間
後に有効な列311を出力する。状態４（CAS）中のSCLK 3
00の立ち上がりエッジによって、メモリコントローラ14
がCAS 304を生成する。TCBD時間後に、バッファされたC
AS 305が有効となる。SIMMメモリについて述べたよう
に、bCAS 305はbMA 302が有効となった後、時間TCSが経
過するまでアサートすることができず、bMA 302はbCAS
305が有効になった後、TCHOLDの間、列を出力し続けな
ければならない。
りエッジによってメモリコントローラ14がMAを行出力か
ら列出力に変化させる。MAバス301はTCC時間後に有効な
列を生成する。行出力と同様に、bMAバス302はTBD時間
後に有効な列311を出力する。状態４（CAS）中のSCLK 3
00の立ち上がりエッジによって、メモリコントローラ14
がCAS 304を生成する。TCBD時間後に、バッファされたC
AS 305が有効となる。SIMMメモリについて述べたよう
に、bCAS 305はbMA 302が有効となった後、時間TCSが経
過するまでアサートすることができず、bMA 302はbCAS
305が有効になった後、TCHOLDの間、列を出力し続けな
ければならない。
【００２７】次のメモリアクセスが後続のメモリロケー
ションへのアクセスである場合、メモリコントローラ14
は行アドレスを変更せず単に新たな列をアサートするだ
けでよい。さらに図２に示すように、状態６（C-WAIT）
中に、MA 301は新たな列の出力に変化する。TBDのバッ
ファ遅延後、bMA 302は新たな列アドレス312を出力す
る。また、SCLK 300の立ち上がりエッジによって、CAS
304はハイにトグルする（316）。状態７（CAS）中にCAS
304がアサートされ（317）、これによってbCASがアサ
ートされる（318）。当業者には、状態６及び７は実際
には状態３及び４の繰り返しであることが理解されよ
う。この第２のメモリアクセスを完了したら、状態７に
状態５（CAS）が続く。メモリ16はこのように状態３か
ら５までを繰り返すことによってアクセスし続けること
ができる。
ションへのアクセスである場合、メモリコントローラ14
は行アドレスを変更せず単に新たな列をアサートするだ
けでよい。さらに図２に示すように、状態６（C-WAIT）
中に、MA 301は新たな列の出力に変化する。TBDのバッ
ファ遅延後、bMA 302は新たな列アドレス312を出力す
る。また、SCLK 300の立ち上がりエッジによって、CAS
304はハイにトグルする（316）。状態７（CAS）中にCAS
304がアサートされ（317）、これによってbCASがアサ
ートされる（318）。当業者には、状態６及び７は実際
には状態３及び４の繰り返しであることが理解されよ
う。この第２のメモリアクセスを完了したら、状態７に
状態５（CAS）が続く。メモリ16はこのように状態３か
ら５までを繰り返すことによってアクセスし続けること
ができる。
【００２８】図２を総括すると、通常のメモリアクセス
において、bMA 302はRAS 303がアサートされるTRS時間
前に有効でなければならず、bMA 302はRAS 303が有効に
なった後TRHOLD時間だけ行アドレスを出力し続けなけれ
ばならない。また、bMA 302はbCAS 305がアサートされ
るTCS時間前に有効でなければならず、bCAS 305が有効
になった後TCHOLD時間だけ列アドレスを出力し続けなけ
ればならない。当業者には、図２には示さない重要なタ
イミング条件が他にもいくつかあり、そのいずれが満足
されなくてもメモリへのアクセスに問題が生じる可能性
があることが理解されよう。表１には図２に示す時間の
例を示す。
において、bMA 302はRAS 303がアサートされるTRS時間
前に有効でなければならず、bMA 302はRAS 303が有効に
なった後TRHOLD時間だけ行アドレスを出力し続けなけれ
ばならない。また、bMA 302はbCAS 305がアサートされ
るTCS時間前に有効でなければならず、bCAS 305が有効
になった後TCHOLD時間だけ列アドレスを出力し続けなけ
ればならない。当業者には、図２には示さない重要なタ
イミング条件が他にもいくつかあり、そのいずれが満足
されなくてもメモリへのアクセスに問題が生じる可能性
があることが理解されよう。表１には図２に示す時間の
例を示す。
【００２９】メモリ16に追加されたSIMMが多くなるにつ
れて、bMA 302の必要整定時間は長くなる。最終的に
は、TRS時間あるいはTCS時間が満足されず、メモリアク
セスにタイミングエラーが生じる。図３のタイミング図
は収容能力一杯まで負荷が与えられたシステムの一例を
示すものである。図３のTBD遅延は図２のものよりはる
かに長いことに注意しなければならない。図３にはRAS
303及びCAS 304に対して図２に示すものと同じタイミン
グが用いられている。しかし、ここではＴＲＳ ３３０
（行セットアップ）とＴＣＳ ３３１（列セットアッ
プ）はいずれも満足されていない。このメモリシステム
は適正に機能しない。図４に示すように、RASとCASの両
方をクロックサイクルの半分だけ遅延することによっ
て、TRSとTCSの両方が満足される。
れて、bMA 302の必要整定時間は長くなる。最終的に
は、TRS時間あるいはTCS時間が満足されず、メモリアク
セスにタイミングエラーが生じる。図３のタイミング図
は収容能力一杯まで負荷が与えられたシステムの一例を
示すものである。図３のTBD遅延は図２のものよりはる
かに長いことに注意しなければならない。図３にはRAS
303及びCAS 304に対して図２に示すものと同じタイミン
グが用いられている。しかし、ここではＴＲＳ ３３０
（行セットアップ）とＴＣＳ ３３１（列セットアッ
プ）はいずれも満足されていない。このメモリシステム
は適正に機能しない。図４に示すように、RASとCASの両
方をクロックサイクルの半分だけ遅延することによっ
て、TRSとTCSの両方が満足される。
【００３０】図４を詳細に見ると、bMA 302は図２の場
合よりはるかに遅く整定する（402）ことに注意しなけ
ればならない。TRS時間はRAS 303を半クロックサイクル
だけ遅延させて状態３（LATE-RAS）の立ち上がりエッジ
で変化するようにすることによって満足される。次に、
状態３（LATE-RAS）の立ち下がりエッジにおいて、MA 3
01が時刻404に変化して列を出力する。状態５CAS中にCA
S 304がアサートされる（405）前に、状態４（C-WAIT）
中にbMA 302が整定することができる。状態５中のある
時点でbCAS 305が整定し、それによってbMA 302上の列
がメモリにストローブされる。このメモリアクセスに続
く以降のメモリアクセスはまず、MA 301がこの新たな列
に変化する状態７（S-WAIT）に入ることによって実行さ
れる。また、状態７中の立ち上がりエッジによってCAS
304がハイになる。状態８（S-CAS）中のSCLK 300の立ち
下がりエッジでCASがローに戻される。前述したよう
に、状態８中のある時点でbCAS 305が整定し、それによ
ってbMA 302上の列がメモリにストローブされる。状態
８の後、状態６に入り、後続のアクセスについて以上の
処理を繰り返すことができる。メモリの速度に応じて
“待ち状態”の形態の追加時間が必要となる。待ち状態
の挿入は余分のCAS状態を追加することによって行われ
る。
合よりはるかに遅く整定する（402）ことに注意しなけ
ればならない。TRS時間はRAS 303を半クロックサイクル
だけ遅延させて状態３（LATE-RAS）の立ち上がりエッジ
で変化するようにすることによって満足される。次に、
状態３（LATE-RAS）の立ち下がりエッジにおいて、MA 3
01が時刻404に変化して列を出力する。状態５CAS中にCA
S 304がアサートされる（405）前に、状態４（C-WAIT）
中にbMA 302が整定することができる。状態５中のある
時点でbCAS 305が整定し、それによってbMA 302上の列
がメモリにストローブされる。このメモリアクセスに続
く以降のメモリアクセスはまず、MA 301がこの新たな列
に変化する状態７（S-WAIT）に入ることによって実行さ
れる。また、状態７中の立ち上がりエッジによってCAS
304がハイになる。状態８（S-CAS）中のSCLK 300の立ち
下がりエッジでCASがローに戻される。前述したよう
に、状態８中のある時点でbCAS 305が整定し、それによ
ってbMA 302上の列がメモリにストローブされる。状態
８の後、状態６に入り、後続のアクセスについて以上の
処理を繰り返すことができる。メモリの速度に応じて
“待ち状態”の形態の追加時間が必要となる。待ち状態
の挿入は余分のCAS状態を追加することによって行われ
る。
【００３１】図２及び図４のタイミング図は状態遷移図
によって図形的に示すことができる。図５の状態遷移図
に示すように、メモリアクセスが開始されると、メモリ
コントローラ14はアイドリング状態501からRAS状態502
となる。ここで、システムの負荷が軽いと、メモリコン
トローラ14は図２に示すように、RASをアサートする。
一方、システムの負荷が重い場合には、メモリコントロ
ーラ14は、先ず、LATERAS状態503に進む。LATE RAS状態
503では、RAS信号は図４に示すように半クロックだけ遅
延される。どちらの経路をとるかにかかわらず、次の状
態はC-WAIT（列待ち）504である。ここで、システムの
負荷が軽い場合、メモリコントローラ14は列アドレスの
出力に変化する。負荷が重いシステムの場合は、C-WAIT
状態により、充分なbMA 302整定時間が与えられる。次
に、メモリコントローラ14が状態CAS 505に入ると、CAS
信号304がアサートされる。各待ち状態に対してCAS状態
505を追加することができる。それ以上実行すべきメモ
リ要求がない場合、IDLE状態501に戻ることによってメ
モリ動作の終了の信号が発せられる。しかし、単一のRA
S中に後続のCAS要求が発生する可能性がある。負荷の軽
いシステムの場合、後続のアクセスは、CAS 505を出てC
-WAIT状態504に入り、上述した処理を継続することによ
って達成される。負荷の重いシステムでは、後続のアク
セスにも追加の整定時間が必要である。これは、S-WAIT
状態506に入ることによって達成される。ここでは、メ
モリコントローラ14が新たな列を出力し、CAS 304を落
とす。次の状態S-CAS 507において、メモリコントロー
ラ14はCAS 304をアサートする。その後、制御はCAS 505
において続行されるが、上述したようにここで追加の待
ち状態が必要となることがある。
によって図形的に示すことができる。図５の状態遷移図
に示すように、メモリアクセスが開始されると、メモリ
コントローラ14はアイドリング状態501からRAS状態502
となる。ここで、システムの負荷が軽いと、メモリコン
トローラ14は図２に示すように、RASをアサートする。
一方、システムの負荷が重い場合には、メモリコントロ
ーラ14は、先ず、LATERAS状態503に進む。LATE RAS状態
503では、RAS信号は図４に示すように半クロックだけ遅
延される。どちらの経路をとるかにかかわらず、次の状
態はC-WAIT（列待ち）504である。ここで、システムの
負荷が軽い場合、メモリコントローラ14は列アドレスの
出力に変化する。負荷が重いシステムの場合は、C-WAIT
状態により、充分なbMA 302整定時間が与えられる。次
に、メモリコントローラ14が状態CAS 505に入ると、CAS
信号304がアサートされる。各待ち状態に対してCAS状態
505を追加することができる。それ以上実行すべきメモ
リ要求がない場合、IDLE状態501に戻ることによってメ
モリ動作の終了の信号が発せられる。しかし、単一のRA
S中に後続のCAS要求が発生する可能性がある。負荷の軽
いシステムの場合、後続のアクセスは、CAS 505を出てC
-WAIT状態504に入り、上述した処理を継続することによ
って達成される。負荷の重いシステムでは、後続のアク
セスにも追加の整定時間が必要である。これは、S-WAIT
状態506に入ることによって達成される。ここでは、メ
モリコントローラ14が新たな列を出力し、CAS 304を落
とす。次の状態S-CAS 507において、メモリコントロー
ラ14はCAS 304をアサートする。その後、制御はCAS 505
において続行されるが、上述したようにここで追加の待
ち状態が必要となることがある。
【００３２】本発明では、半クロックの遅延を動的に挿
入するためには、予想されるメモリバス負荷量がわかっ
ていなければならない。バス負荷はいくつかの方法で検
出可能であり、たとえばDresserらの米国特許5,446,860
号にこのような技術の１つが説明されている。本実施態
様では、業界標準のSIMMを用いた識別手法が用いられて
いる。この構成では、各SIMMはSIMMコネクタに供給され
る４ビットIDを含む。４つのビット[3:0]の意味は表２
に示されている。従って、所与のSIMMソケットに付随す
る４つのビットを読むことによって、システムはSIMMが
存在するかどうかを判定することができ、またSIMMのサ
イズと速度に関する情報も得ることができる。システム
はこの情報を用いて半サイクルの遅延が必要であるかど
うかを判断する。現在、標準バスサイズは32ビットであ
る。従って、１つのロケーションで８個のSIMMについて
の情報を運ぶことができる。 表２ ビット位置[3:2] スピード 00 100nS 01 80nS 10 70nS 11 SIMMなし ビット位置[1:0] サイズ バンク数 00 4Mバイト 1 01 2または32Mバイト 2 10 1または16Mバイト 1 11 8Mバイト 2
入するためには、予想されるメモリバス負荷量がわかっ
ていなければならない。バス負荷はいくつかの方法で検
出可能であり、たとえばDresserらの米国特許5,446,860
号にこのような技術の１つが説明されている。本実施態
様では、業界標準のSIMMを用いた識別手法が用いられて
いる。この構成では、各SIMMはSIMMコネクタに供給され
る４ビットIDを含む。４つのビット[3:0]の意味は表２
に示されている。従って、所与のSIMMソケットに付随す
る４つのビットを読むことによって、システムはSIMMが
存在するかどうかを判定することができ、またSIMMのサ
イズと速度に関する情報も得ることができる。システム
はこの情報を用いて半サイクルの遅延が必要であるかど
うかを判断する。現在、標準バスサイズは32ビットであ
る。従って、１つのロケーションで８個のSIMMについて
の情報を運ぶことができる。 表２ ビット位置[3:2] スピード 00 100nS 01 80nS 10 70nS 11 SIMMなし ビット位置[1:0] サイズ バンク数 00 4Mバイト 1 01 2または32Mバイト 2 10 1または16Mバイト 1 11 8Mバイト 2
【００３３】以上、本発明の実施態様を図示し、その態
様を説明したが、当業者には、本発明の精神あるいは特
許請求の範囲を逸脱することなくさまざまな変更が可能
であることは明らかであろう。たとえば、以上の説明で
は半サイクルの遅延を挿入するものとした。１つの半サ
イクル遅延は設計上の選択肢として選択したものであ
る。システムによって異なる遅延が必要となる場合があ
る。従って、たとえば、１つのSIMMを有するメモリシス
テムは遅延が不要であり、システムが４つのSIMMを有す
る場合には１つの半サイクル遅延を追加し、システムを
８つのSIMMを使用するように拡張した場合には１サイク
ルの遅延が用いられることがある。
様を説明したが、当業者には、本発明の精神あるいは特
許請求の範囲を逸脱することなくさまざまな変更が可能
であることは明らかであろう。たとえば、以上の説明で
は半サイクルの遅延を挿入するものとした。１つの半サ
イクル遅延は設計上の選択肢として選択したものであ
る。システムによって異なる遅延が必要となる場合があ
る。従って、たとえば、１つのSIMMを有するメモリシス
テムは遅延が不要であり、システムが４つのSIMMを有す
る場合には１つの半サイクル遅延を追加し、システムを
８つのSIMMを使用するように拡張した場合には１サイク
ルの遅延が用いられることがある。
【００３４】以下に、本発明の実施態様の例を列挙す
る。
る。
【００３５】［実施態様１］メモリと、プロセッサと、
前記メモリに接続されたメモリ負荷インジケータと、前
記メモリに接続されたバスと、前記プロセッサ、前記メ
モリ負荷インジケータ及び前記バスに接続されたメモリ
コントローラとを設け、前記メモリコントローラは、前
記メモリ負荷インジケータが前記バスが設定量を越えて
負荷されていることを示す場合、前記メモリへのアクセ
ス中に追加の時間を挿入することを特徴とするメモリシ
ステム。
前記メモリに接続されたメモリ負荷インジケータと、前
記メモリに接続されたバスと、前記プロセッサ、前記メ
モリ負荷インジケータ及び前記バスに接続されたメモリ
コントローラとを設け、前記メモリコントローラは、前
記メモリ負荷インジケータが前記バスが設定量を越えて
負荷されていることを示す場合、前記メモリへのアクセ
ス中に追加の時間を挿入することを特徴とするメモリシ
ステム。
【００３６】［実施態様２］前記メモリは少なくとも１
つの差し込みモジュールを有し、前記少なくとも１つの
差し込みモジュールは識別インジケータを有し、前記識
別インジケータは前記少なくとも１つの差し込みモジュ
ールが差し込まれるとき前記メモリ負荷インジケータに
接続されることを特徴とする実施態様１記載のメモリシ
ステム。
つの差し込みモジュールを有し、前記少なくとも１つの
差し込みモジュールは識別インジケータを有し、前記識
別インジケータは前記少なくとも１つの差し込みモジュ
ールが差し込まれるとき前記メモリ負荷インジケータに
接続されることを特徴とする実施態様１記載のメモリシ
ステム。
【００３７】［実施態様３］前記バスは、RAS信号と、C
AS信号と、複数のデータ信号と複数の制御信号とを伝送
することを特徴とする実施態様１記載のメモリシステ
ム。
AS信号と、複数のデータ信号と複数の制御信号とを伝送
することを特徴とする実施態様１記載のメモリシステ
ム。
【００３８】［実施態様４］前記メモリコントローラは
前記RAS信号に時間を追加し、前記CAS信号に時間を追加
することによって、前記追加時間を挿入することを特徴
とする実施態様３記載のメモリシステム。
前記RAS信号に時間を追加し、前記CAS信号に時間を追加
することによって、前記追加時間を挿入することを特徴
とする実施態様３記載のメモリシステム。
【００３９】［実施態様５］少なくとも１つのメモリモ
ジュールと、前記少なくとも１つのメモリモジュールが
挿入される少なくとも１つのメモリモジュールソケット
と、前記少なくとも１つのメモリモジュールソケットに
接続されたメモリ負荷インジケータと、前記少なくとも
１つのメモリモジュールソケットに接続されたバスと、
前記プロセッサ、前記メモリ負荷インジケータ及び前記
バスに接続されたメモリコントローラとを設け、前記メ
モリコントローラは、前記メモリ負荷インジケータが前
記バスが設定量を越えてロードされていることを示す場
合、前記少なくとも１つのメモリモジュールへのアクセ
ス中に追加の時間を挿入することを特徴とするメモリシ
ステム。
ジュールと、前記少なくとも１つのメモリモジュールが
挿入される少なくとも１つのメモリモジュールソケット
と、前記少なくとも１つのメモリモジュールソケットに
接続されたメモリ負荷インジケータと、前記少なくとも
１つのメモリモジュールソケットに接続されたバスと、
前記プロセッサ、前記メモリ負荷インジケータ及び前記
バスに接続されたメモリコントローラとを設け、前記メ
モリコントローラは、前記メモリ負荷インジケータが前
記バスが設定量を越えてロードされていることを示す場
合、前記少なくとも１つのメモリモジュールへのアクセ
ス中に追加の時間を挿入することを特徴とするメモリシ
ステム。
【００４０】［実施態様６］前記バスはRAS信号と、CAS
信号と、複数のデータ信号と複数の制御信号とを伝送す
ることを特徴とする実施態様５記載のメモリシステム。
信号と、複数のデータ信号と複数の制御信号とを伝送す
ることを特徴とする実施態様５記載のメモリシステム。
【００４１】［実施態様７］前記メモリコントローラは
前記RAS信号に時間を追加し、前記CAS信号に時間を追加
することによって、前記追加時間を挿入することを特徴
とする実施態様６記載のメモリシステム。
前記RAS信号に時間を追加し、前記CAS信号に時間を追加
することによって、前記追加時間を挿入することを特徴
とする実施態様６記載のメモリシステム。
【００４２】［実施態様８］前記少なくとも１つのメモ
リモジュールは識別インジケータを有し、前記識別イン
ジケータは、前記少なくとも１つのメモリモジュールが
前記少なくとも１つのメモリモジュールソケットに差し
込まれるとき前記少なくとも１つのメモリモジュールソ
ケットに接続されることを特徴とする実施態様５記載の
メモリシステム。
リモジュールは識別インジケータを有し、前記識別イン
ジケータは、前記少なくとも１つのメモリモジュールが
前記少なくとも１つのメモリモジュールソケットに差し
込まれるとき前記少なくとも１つのメモリモジュールソ
ケットに接続されることを特徴とする実施態様５記載の
メモリシステム。
【００４３】［実施態様９］以下のステップ(a)ない
し()を設け、メモリコントローラによって実行されるメ
モリアクセス方法： (a) メモリによってもたらされる負荷量を検出する； (b) 前記メモリのアクセスに用いられる信号のタイミン
グを調整する； (c) メモリアクセス要求を受け取る； (d) メモリアクセスを表示する； (e) 前記検出するステップにおいて設定値より大きな負
荷が検出された場合追加の時間を挿入してメモリアクセ
スを行う。
し()を設け、メモリコントローラによって実行されるメ
モリアクセス方法： (a) メモリによってもたらされる負荷量を検出する； (b) 前記メモリのアクセスに用いられる信号のタイミン
グを調整する； (c) メモリアクセス要求を受け取る； (d) メモリアクセスを表示する； (e) 前記検出するステップにおいて設定値より大きな負
荷が検出された場合追加の時間を挿入してメモリアクセ
スを行う。
【００４４】［実施態様１０］前記検出するステップは
前記メモリから識別インジケータを読み出すことを特徴
とする実施態様９記載のメモリアクセス方法。
前記メモリから識別インジケータを読み出すことを特徴
とする実施態様９記載のメモリアクセス方法。
【図１】本発明の高レベルブロック図。
【図２】有効なタイミング関係を示す代表的タイミング
図。
図。
【図３】無効なタイミング関係を示す代表的タイミング
図。
図。
【図４】本発明に従って修正された有効なタイミング関
係を示す代表的タイミング図。
係を示す代表的タイミング図。
【図５】本発明のメモリ動作の概略状態遷移図。
10：コンピュータシステム 12：マイクロプロセッサ 14：メモリコントローラ 16：メモリ 20：入出力（I/O）コントローラ 24：バス 27：IDバス 38：アドレスバス 40：データバス 101, 102, 103：メモリモジュール 300：システムクロック（SCLK） 301：多重化アドレス（MA） 302：バッファされた多重化アドレス（bMA） 303：RAS 304：CAS 305：バッファされたCAS（bCAS） TBD：遅延 310：時刻 311：有効列 312：列アドレス 316, 317, 318, 330, 331, 400, 402, 403, 404, 405：
時刻 501：アイドリング状態 502：RAS状態 503：LATERAS状態 504：列待ち状態 505：CAS状態 506：S-WAIT状態 507：S-CAS状態
時刻 501：アイドリング状態 502：RAS状態 503：LATERAS状態 504：列待ち状態 505：CAS状態 506：S-WAIT状態 507：S-CAS状態
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビンセント・シー・スカーダル アメリカ合衆国アイダホ州ボイジー サー ス・ブローニング 466
Claims (1)
- 【請求項１】メモリと、 プロセッサと、 前記メモリに接続されたメモリ負荷インジケータと、 前記メモリに接続されたバスと、 前記プロセッサ、前記メモリ負荷インジケータ及び前記
バスに接続されたメモリコントローラとを設け、前記メ
モリコントローラは、前記メモリ負荷インジケータが前
記バスが設定量を越えて負荷されていることを示す場
合、前記メモリへのアクセス中に追加の時間を挿入する
ことを特徴とするメモリシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US717,983 | 1985-03-29 | ||
| US71798396A | 1996-09-23 | 1996-09-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10111829A true JPH10111829A (ja) | 1998-04-28 |
Family
ID=24884335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9256304A Pending JPH10111829A (ja) | 1996-09-23 | 1997-09-22 | メモリシステム |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0831402A1 (ja) |
| JP (1) | JPH10111829A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6687783B1 (en) | 1998-07-10 | 2004-02-03 | Tokyo Electron Device Limited | Access apparatus and method for accessing a plurality of storage device having different characteristics |
| JP2008520045A (ja) * | 2004-11-11 | 2008-06-12 | エヌヴィディア コーポレイション | メモリコントローラ適応１ｔ／２ｔタイミング制御 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6578125B2 (en) * | 2000-02-14 | 2003-06-10 | Sanyo Electric Co., Ltd. | Memory access circuit and memory access control circuit |
| US6662278B1 (en) * | 2000-09-22 | 2003-12-09 | Intel Corporation | Adaptive throttling of memory acceses, such as throttling RDRAM accesses in a real-time system |
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