DE102013114251A1

DE102013114251A1 - DRAM mit segmentierter Seitenkonfiguration

Info

Publication number: DE102013114251A1
Application number: DE102013114251.6A
Authority: DE
Inventors: William James Dally
Original assignee: Nvidia Corp
Current assignee: Nvidia Corp
Priority date: 2013-02-07
Filing date: 2013-12-17
Publication date: 2014-08-07
Also published as: US20170154667A1; US10026468B2; TW201432697A; US20140219007A1; TWI555022B

Abstract

Diese Beschreibung ist auf ein Dynamischer-Direktzugriffsspeicher(DRAM)Array gerichtet, welches eine Mehrzahl von Zeilen und eine Mehrzahl von Spalten besitzt. Das Array umfasst weiter eine Mehrzahl von Zellen, von denen jede mit einer der Spalten und einer der Zeilen assoziiert ist. Jede Zelle enthält einen Kondensator, der selektiv mit einer Bitleitung seiner assoziierten Spalte gekoppelt ist, um so Ladung mit der Bitleitung zu teilen, wenn die Zelle selektiert wird. Es gibt einen segmentierten Wortleitungsschaltkreis für jede Zeile, welcher steuerbar ist, die Selektion von nur einem Anteil der Zellen in einer Zeile zu bewirken.

Description

HINTERGRUND
Konventionelle Dynamischer-Direktzugriffsspeicher(DRAM, dynamic random access memory)Arrays haben eine große Seitengröße – die Anzahl der Bits, welche während Zeilenaktivierungsoperationen in Leseverstärker (sense amplifiers) eingelesen werden. Die große Seitengröße, typischerweise 8192 Bits, ist vorteilhaft, indem sie erlaubt, das ganze Array mit weniger Operationen wiederaufzufrischen. Andererseits kann die große Seitengröße zu einer erheblichen verschwendeten Energie führen. Ein Beispiel unnötiger Energieaufwendung ist eine Leseoperation in welcher, wie es typischerweise der Fall ist, nur eine kleine Anzahl (4–32) der Bits in der Seite von Interesse ist. Trotzdem werden alle Bitleitungen in der Seite geladen und entladen, um ein solches Lesen in konventionellen DRAMs durchzuführen. Es wird also Energie aufgewendet, um die ganze Seite zu lesen, obwohl nur Daten von einem Anteil der Seite gebraucht werden.
KURZE BESCHREIBUNG DER FIGUREN
1 zeigt schematisch ein beispielhaftes Dynamischer-Direktzugriffsspeicher (DRAM, dynamic random access memory) Array gemäß der vorliegenden Beschreibung, welches eine segmentierte Seitenkonfiguration besitzt.
2 stellt schematisch eine Spalte und assoziierte Strukturen des DRAM-Arrays aus 1 dar.
DETAILLIERTE BESCHREIBUNG
Die Beschreibung richtet sich auf ein Dynamischer-Direktzugriffsspeicher(DRAM)Array, welches auf eine energieeffizientere Weise betrieben werden kann. Das DRAM-Array ist als eine Matrix von Zellen in Zeilen und Spalten organisiert, so dass jede Zelle eindeutig mit einer spezifischen Zeile und Spalte assoziiert ist. Das DRAM-Array hat eine Breite, auch als die Seitenbreite bezeichnet, welche gleich der Anzahl der Spalten in dem Array ist. Das DRAM-Array ist konfiguriert, dass bestimmte Operationen so implementiert werden können, dass nur einige der Spalten betroffen werden, oder nur ein Anteil der Breite des Arrays. Zum Beispiel können die Zeilen des Arrays segmentierte Wortleitungen besitzen, so dass jede Zeile mehrere lokale Wortleitungen hat. Anstatt die ganze Zeile zu aktivieren und dadurch Energie zum Lesen und Wiederherstellen von Bits, die möglicherweise nicht von Interesse sind, aufzuwenden (das heißt, verschwendete Energie aufgrund von Überabruf (overfetch)), können eine oder mehrere selektierte Wortleitungen benutzt werden, um nur diejenigen Zellen auszulesen, welche mit den lokalen Wortleitungen assoziiert sind. Die Spalten, welche mit den nicht-selektierten, lokalen Wortleitungen assoziiert sind, werden nicht benutzt, wodurch es zu einer Energieeinsparung kommt, im Vergleich zu der Variante, bei der alle Spalten benutzt werden. Insbesondere müssen die Bitleitungen der nicht-selektierten Spalten nicht geladen und entladen werden, um das gezielte Lesen auszuführen. Genauso wenig müssen die Zellen und Dummy-Zellen dieser Spalten wiederhergestellt werden.
1 zeigt ein beispielhaftes DRAM-Array 100 gemäß der vorliegenden Beschreibung. DRAM-Array 100 umfasst Speicherzellen, welche in einer Matrix von Zeilen und Spalten angeordnet sind, so dass jede Speicherzelle eindeutig mit einer spezifischen Zeile und Spalte assoziiert ist. In dem Beispiel von 1, hat das Array r Zeilen, von welchen eine in der Figur bei 102 angezeigt ist, sowie 8192 Spalten (acht Kilobit Seitengröße). Die 8192 Spalten sind in 32 Gruppen oder „Teilseiten” von jeweils 256 Spalten gruppiert. Jeder der vertikalen Stapel von Elementen, welcher an seinem Kopf jeweils ein Rechteck mit der Aufschrift „Dummy-Zellen” enthält, korrespondiert zu einer der 32 Gruppen von 256 Spalten. Jede Spalte hat daher r Zellen (die Anzahl der Zeilen im Feld) und jede Zeile hat 8192 Zellen (die Anzahl der Spalten im Feld). Dort wo Dummy-Zellen verwendet werden, hat jede Spalte auch zwei Dummy-Zellen, eine gerade und eine ungerade. Die spezifische Anzahl von Zeilen, Spalten, Zellen und Spalten pro Gruppe ist willkürlich in dem Beispiel; andere Anzahlen können verwendet werden, so wie es für die Implementierung geeignet ist.
2 zeigt schematisch eine beispielhafte Spalte 200 des DRAM-Arrays 100. Spalte 200 umfasst ein Paar von Bitleitungen – gerade Bitleitung 202 und ungerade Bitleitung 204 – welche an einen Leseverstärker 206 gekoppelt sind. Die Figur zeigt sechs Zellen: vier reguläre Speicherzellen 208 und zwei Dummy-Zellen 210. Jede der Zellen 208 hat einen Kondensator 212, welcher an eine der Bitleitungen über einen Transistor 214 gekoppelt ist, der über Gate an eine Wortleitung 216 gekoppelt ist, welche aktiviert (asserted) wird, um den Transistor einzuschalten. Die Zellen 208a und 208c sind an die geraden Bitleitung 202 gekoppelt, und Zellen 208b und 208d sind an die ungeraden Bitleitungen 204 gekoppelt. Die Zellen 208a und 208c können daher als „gerade Zellen” bezeichnet werden, die Zellen 208b und 208d als „ungerade Zellen”. Ihre assoziierten Wortleitungen können in gleicher Weise bezeichnet werden, das heißt 216a und 216c sind gerade Wortleitungen, und 216b und 216d sind ungerade Wortleitungen.
Dummy-Zellen 210 umfassen gleichartige Konfigurierungen von Kondensatoren 220, Transistoren 222 und Wortleitungen 224. Dummy-Zelle 210a ist an gerade Bitleitung 202 gekoppelt, und sie und ihre Dummy-Wortleitung 224a können daher als „gerade” bezeichnet werden. Dummy-Zelle 210b und Dummy-Wortleitung 224b sind dagegen „ungerade”.
Vor dem Lesen des in der Zelle gespeicherten logischen HI- oder logischen LO-Wertes, werden die Bitleitungen 202 und 204 und die Dummy-Zellen 210 auf 50% der logischen HI-Spannung vorgeladen. Der Einfachheit halber wird logisches HI und logisches LO hier jeweils als Vdd und Vss bezeichnet. Eine Zeile wird dann aktiviert durch Aktivieren einer der Wortleitungen 216, um so den Transistor einzuschalten und zu bewirken, dass die logische HI- oder LO-Spannung, welche auf dem Zellkondensator gespeichert ist, mit der vorgeladenen Bitleitung geteilt bzw. gemeinsam genutzt bzw. ausgeglichen wird (shared). Typischerweise ist die Kapazität der Bitleitung im Vergleich zur Kapazität der Zelle relativ hoch. Ist demgemäß der gespeicherte Wert HI, so wird die resultierende Spannung auf der Bitleitung nach Ladungsausgleich oder Ladungsteilen geringfügig höher als der vorgeladene 50%-Wert sein (Vdd/2 zuzüglich eines kleinen Betrages). Ist der gespeicherte Wert LO (Vss), dann wird die resultierende Spannung nach Ladungsausgleich oder Ladungsteilen geringfügig unter dem 50%-Wert liegen (Vdd/2 abzüglich eines kleinen Betrages).
Zur gleichen Zeit, zu der die spezifische Wortleitung 216 aktiviert wird, wird eine komplementäre Dummy-Wortleitung 224 aktiviert. Wenn in anderen Worten eine gerade Zeile aktiviert wird (Leitung 216a oder 216c), dann wird die ungerade Dummy-Leitung 224b aktiviert, um die ungerade Dummy-Zelle zu veranlassen, Ladung mit der vorgeladenen, ungeraden Bitleitung 204 auszugleichen/zu teilen und umgekehrt.
An diesem Punkt ist eine der Bitleitungen geringfügig über oder unter Vdd/2, jeweils widerspiegelnd ob der gespeicherte Wert in der Zelle HI oder LO war, und die andere ist bei Vdd/2 aufgrund von Vorladung und des Vdd/2-Wertes auf dem Dummy-Zellenkondensator. Es kann etwas Bewegung auf Grund von Rauschen und anderen Faktoren geben, aber die Verwendung der Dummy-Zelle erleichtert es, ein genau messbares Differentialsignal auf den Bitleitungen angesichts von Rauschen und anderen Problemen zu produzieren. Der Leseverstärker wird dann ausgelöst, um das Differentialsignal zu erfassen und um das kleine Differential in eine logische HI- oder LO-Ausgabe umzuwandeln, abhängig vom Wert, der auf dem Speicherzellkondensator war. Die Spalte kann auch optional ein Auffangregister (latch) 226 umfassen, um ein zusätzliches Speicherbit bereitzustellen. Zum Beispiel kann ein Wert aktiv im Auffangregister gehalten werden, während Vorladeoperationen durchgeführt werden, die den Leseverstärker betreffen. Zusätzlich zum Einfangen des Differentialsignals, steuert der Leseverstärker auch die Bitleitung auf vollen Ausschlag aus, um den Kondensator auf den Ladungspegel wiederherzustellen, welcher genau vor dem destruktiven Lesen vorhanden war. Sobald die Ladung über dem Kondensator wiederhergestellt ist, wird die Wortleitung der Zelle abgesenkt.
Wieder Bezug nehmend auf 1 ist das DRAM-Array 100 so konfiguriert, dass bestimmte DRAM-Kommandos nur einen Anteil der Breite des Arrays betreffen. In Bezug auf die Spalten des Arrays, kann Steuerung implementiert werden, um zu steuern, welche Spalten des DRAM-Arrays während Wortleitungsaktivierungen, Bitleitungsvorladung, Leseverstärkeroperation, Auffangregistersteuerung, Spaltenselektion und anderer kommandoausgelöster DRAM-Operationen einbezogen sind. In Bezug auf eine gegebene Zeile kann diese Steuerung als das Erzeugen eines Zustandes aufgefasst werden, in welchem ein DRAM-Kommando nur einen Teil einer Zeile betrifft.
DRAM-Array 100 umfasst 32 Teilseiten, am Kopf der Figur mit „Teilseite 0” bis „Teilseite 31” bezeichnet. Jede Teilseite umfasst eine Gruppe von 256 Spalten. Jede Spalte ist genau so, wie in Bezug auf 2 beschrieben – das heißt, jede Spalte hat Dummy-Zellen 106 und reguläre Speicherzellen 108, welche zu Bitleitungspaaren 110 gekoppelt sind, welche mit Leseverstärkern 112 verbunden sind. Wie gezeigt, können in jeder Spalte auch ein oder mehrere Auffangregister 114 enthalten sein, um die Leseverstärkerausgabe zu speichern und dadurch ein oder mehrere zusätzliche Speicherbits bereitzustellen. Um die Figur zu vereinfachen, sind Bezugszahlen nur auf der ersten Teilseite angebracht, und nur ein einzelnes Auffangregister ist für jede Spalte gezeigt.
Auf dem Niveau der Zeilen ist die Teilseitenkonfiguration mit segmentierten Wortleitungen implementiert. Insbesondere hat jede Zeile einen segmentierten Wortleitungsschaltkreis, welcher eine globale Wortleitung und eine Mehrzahl von lokalen Wortleitungen umfasst. Jede lokale Wortleitung ist mit einer der Teilseiten des Arrays assoziiert. Insbesondere Bezug nehmend auf Zeile 102, umfasst der segmentierte Wortleitungsschaltkreis 104 eine globale Wortleitung (gwl0) und 32 lokale Wortleitungen lwl0.0 bis lwl0.31. Wie weiter unten beschrieben, sind die segmentierten Wortleitungsschaltkreise unter anderem steuerbar, eine Selektion von nur einem Anteil der Zellen in einer aktiven Zeile des Arrays zu verursachen (zum Beispiel, Zelltransistoren nur in einer selektierten Teilseite oder Teilseiten anzuschalten).
Dekodier- und Selektionsfunktionen werden von einem oder mehreren Dekodierern ausgeführt, die Zeilen, Teilseiten und Spalten für verschiedene Operationen selektieren. In dem vorliegenden Beispiel, umfasst DRAM-Array 100 einen Zeilendekodierer 120, Teilseitendekodierer 122 und Spaltenselektoren 124. DRAM-Array 100 wird daher mit Zeile, Teilseite und Spaltenarrays adressiert. Typischerweise wird zu einem Zeitpunkt nur eine Zeile selektiert, daher wäre das Zeilenarray im Falle eines Arrays mit 256 Zeilen acht Bit breit. Wenn nur eine Teilseite zu einem Zeitpunkt selektiert wird, so würden die 32 Teilseiten mit einem 5-Bit Array adressiert werden, wenn auch Implementierungen möglich sind, in welchen mehr als eine Teilseite zu einem Zeitpunkt selektiert werden. Weiterhin wird es gelegentlich wünschenswert sein, zu veranlassen, dass alle Teilseiten des Arrays selektiert werden. Die 256 individuellen Spalten innerhalb einer Teilseite können mit einem 8-Bit-Array adressiert werden, um eine einzelne Spalte zu selektieren. Für Mehrfacheinleseausleseanordnungen (multi-I/O configurations), in welchen mehrere Spalten selektiert werden, kann zusätzliche Kommandobandbreite bereitgestellt werden.
Es wird nun eine Zeilenaktivierungsoperation beschrieben, in welcher Zellladungen auf Bitleitungen gelesen werden, Bitleitungswerte detektiert werden und Zellen auf die Ladungswerte, welche vor dem destruktiven Lesen der Ladung auf den Zellkondensatoren vorlagen, wiederhergestellt werden. Um eine Teilseite einer Zeile zu aktivieren, dekodiert Zeilendekodierer 120 eine Zeilenadresse ROW, um eine einzelne globale Wortleitung gwl(ROW) zu selektieren, so dass sie hoch geht. Parallel dazu dekodiert Teilseitendekodierer 122 eine Teilseitenadresse SUBPAGE, um ein Teilseitenselektionssignal bzw. Teilseite-Selektionssignal zu erzeugen, welches eine einzelne Teilseitenselektionsleitung bzw. Teilseite-Selektionsleitung sps(SUBPAGE) selektiert, so dass diese hoch geht. Diese beiden aktivierten (asserted) Signale werden durch logisches UND verknüpft (das heißt, mit UND-Gatter 126), so dass ihre Koinzidenz eine einzelne lokale Wortleitung lwl(ROW.SUBPAGE) dazu bringt, als ein Resultat des Teilseitensignals, welches die globale Wortleitung vergattert („gating”), hoch zu gehen. Dies selektiert die 256 Zellen (schaltet ihre Transistoren an) in dieser Zeile und in dieser Teilseite, so dass die Zellkondensatoren mit ihren vorgeladenen Bitleitungen verbunden werden und ihre Ladung mit diesen ausgleichen/teilen. Die sps(SUBPAGE)-Aktivierung löst auch aus, dass die Leseverstärker der assoziierten Teilseite das Signal auf den Bitleitungen detektieren und einfangen und es auf den vollen Ausschlag wiederherstellen. Sobald die wiederhergestellte Ladung zurück in die selektierten Zellen geschrieben ist, kann die Wortleitung abgesenkt werden.
Die Spaltengruppierungen und die Teilseitendekodierung in 1 sind willkürlich und wurden als ein veranschaulichendes Beispiel bereitgestellt; dazu unterschiedliche Konfigurationen können verwendet werden, ohne vom Geiste der Beschreibung abzuweichen. Teilseiten können jede geeignete Anzahl von Spalten haben. Zusätzliche Dekodierkommandobandbreite kann bereitgestellt werden, um mehrere Teilseiten an Stelle von einer zu einem Zeitpunkt zu selektieren. Zum Beispiel könnte ein Schema von Zweierpotenzen verwendet werden, welches die Selektion von 2, 4, 8 oder 16 der 32 Teilseiten erlaubt. In einem derartigen Fall, stellt das Array Betrieb mit variabler Seitenbreite bereit, wobei die Dekodiererausgabe die Größe des Anteils der Zeile bestimmt, welcher aktiviert wird – eine erste Steuerung kann veranlassen, dass eine erste Menge von Teilseiten aktiviert wird, wobei eine zweite Steuerung eine größere Menge von Teilseiten aktiviert. Im allgemeinsten Fall kann Teilseitendekodierung als eine Maske (32 Bits im aktuellen Beispiel) implementiert werden, durch welche jede Kombination und Anzahl von Teilseiten selektiert werden kann.
Die Teilseitenimplementierung kann auch gezielte Vorladeoperationen berücksichtigen, was signifikante Energieeinsparungen bewirken kann. Wie oben besprochen, endet die Zeilenaktivierungsoperation damit, dass Werte über den Zellkondensatoren wiederhergestellt werden. Die Vorladeoperation braucht daher nur die Leseverstärker vorzuladen und die Dummy-Zellen und die Bitleitungen auf ihre 50%-Werte zu setzen. Die Teilseitenselektionssignale können wieder so verwendet werden, dass die Vorladeoperation nur einen Teil der selektierten Spalten und ihrer assoziierten Bitleitungen, Zellen, usw. betrifft. Bei einer angenommenen Leseoperation auf nur einer Teilseite kann ein anschließendes Vorladen auf diesen Anteil des Arrays begrenzt werden, wodurch es vermieden wird, Energie zum Vorladen der Spalten in nicht-selektierten Teilseiten aufzuwenden. Diese Einsparungen können signifikant sein, stellt man in Rechnung, dass Aktivierungs- und Vorladeoperationen mit viel höheren Häufigkeiten stattfinden können als Wiederauffrischen.
Es wird hin und wieder wünschenswert sein, zu veranlassen, dass alle Teilseiten zur gleichen Zeit selektiert werden, zum Beispiel während einer Wiederauffrischungsoperation. Im Beispiel der 1 wird Signalgebung bereitgestellt, um eine globale Wortleitung zu aktivieren und um zu veranlassen, dass alle Selektionsleitungen der Teilseite hoch gehen. Dies verbindet alle Zellen in einer Zeile und die dazugehörigen Dummy-Zellen mit den jeweiligen Leseverstärkern, welche ebenso über die Teilseitenleitungen ausgelöst werden. Wie oben beschrieben, verursacht dies, dass der Zelle die entsprechende Ladung wieder zurückgegeben wird, wonach die Wortleitung abgesenkt wird. Wenn wie in 1 ein gesondertes Auffangregister für jede Spalte bereitgestellt ist, so kann eine Wiederauffrischung durchgeführt werden, ohne das Auffangregister einzuschalten, was es erlaubt, die Seiten während einer Wiederauffrischung aktiv zu halten. Alternativ kann eine spezielle Wiederauffrischung – effektiv eine globale Zeilenaktivierung – eine Wiederauffrischung durchführen und das Auffangregister einschalten, was erlaubt, alle Teilseiten einer Seite in einer einzigen Operation zu aktivieren.
Eine Spaltenadresse COLUMN wird bei Lese- und Schreiboperationen verwendet. 1 zeigt Spaltenselektierer 124, mit welchen eine solche Adresse verwendet werden kann. Bei Einzelbiteingabeausgabeoperationen (das heißt, Lesen oder Schreiben einer einzelnen Spalte), wäre COLUMN ein 8-Bit-Feld, welches, wenn es mit der Unterseitenadresse SUBPAGE kombiniert würde, eine bestimmte, individuelle Spalte innerhalb einer vorgegebenen Teilseite, spezifizieren würde. Sobald eine Teilseite in die Leseverstärker (oder in die Auffangregister, falls vorhanden) geladen wurde, führt die Kombination der Teilseiten- und der Spaltenadresse dazu, dass eine spezifische Spalte auf den Datenbus ausgelesen wird. Diese Adressen werden auch während Schreiboperationen verwendet, um zu veranlassen, dass Daten von dem Datenbus in die spezifischen Leseverstärker oder Auffangregister geladen werden.
Wenn Mehrbiteingabeausgabe verwendet wird (das heißt, Lesen/Schreiben mehrerer Zellen gleichzeitig), so wird es typischerweise wünschenswert sein, die Aktivität auf so wenig Teilseiten wie möglich zu begrenzen, um Vorteil aus den Energieeinsparungseigenschaften der beschriebenen Segmentierung zu ziehen. Wird zum Beispiel ein 32-Bit-Lesen durchgeführt, so würde das Entnehmen eines Bits von jeder Teilseite nach sich ziehen, dass 8k Bits in die Leseverstärker eingelesen werden. Alternativ könnten die 32 Bits alle von einer einzigen Teilseite gelesen werden, wodurch die Überabrufenergieaufwendung (overfetch energy expenditure) zum Lesen der anderen 31 Teilseiten vermieden würde.
Diese schriftliche Beschreibung nutzt Beispiele, um die Erfindung einschließlich der besten Ausführungsart zu offenbaren und um eine Person mit durchschnittlichen Fähigkeiten auf dem relevanten Gebiet in den Stand zu setzen, die Erfindung auszuüben, was das Herstellen und Nutzen jeglicher Geräte und Systeme umfasst, sowie das Ausführen jeglicher beinhalteter Verfahren. Der patentierbare Geltungsbereich der Erfindung wird in den Patentansprüchen definiert und kann andere Beispiele umfassen, wie sie von Solchen mit durchschnittlichen Kenntnissen auf dem Gebiet verstanden werden. Es ist beabsichtigt, dass derartige andere Beispiele im Geltungsbereich der Ansprüche liegen.

Claims

Ein Dynamischer-Direktzugriffsspeicher(DRAM)Array, aufweisend: eine Mehrzahl von Zeilen; eine Mehrzahl von Spalten; eine Mehrzahl von Zellen, jede davon assoziiert mit einer der Spalten und mit einer der Zeilen, wobei jede Zelle einen Kondensator umfasst, welcher selektiv an eine Bitleitung seiner assoziierten Spalte gekoppelt ist, um Ladung mit der Bitleitung zu teilen, wenn die Zelle selektiert wird; und einen segmentierten Wortleitungsschaltkreis für jede Zeile, wobei der segmentierte Wortleitungsschaltkreis steuerbar ist, eine Selektion nur eines Anteiles der Zellen in dieser Zeile zu verursachen.
Das DRAM-Array gemäß Anspruch 1, wobei der segmentierte Wortleitungsschaltkreis für jede Zeile umfasst: eine globale Wortleitung; und eine Mehrzahl von lokalen Wortleitungen, welche jeweils mit der globalen Wortleitung und einer assoziierten Teilseite der Zellen in der Zeile gekoppelt sind, wobei die Zellen einer gegebenen Teilseite selektiert werden, um Ladung mit ihren Bitleitungen zu teilen mittels (i) Aktivierens der globalen Wortleitung und mittels (ii) Gating der aktivierten globalen Wortleitung mit einem aktivierten Teilseite-Selektionssignal, um die lokale Wortleitung zu aktivieren, welche mit der gegebenen Teilseite von Zellen gekoppelt ist.
Das DRAM-Array gemäß Anspruch 1, weiterhin aufweisend einen Dekodierer, welcher konfiguriert ist, Teilseite-Selektionssignale zu erzeugen, die steuern, welche Bitleitungen des DRAM-Arrays bei einer kommandoausgelösten DRAM-Operation beteiligt sind.
Das DRAM-Array gemäß Anspruch 3, wobei die kommandoausgelöste DRAM-Operation ein Kommando ist, um Zellen in einer Zeile die Ladung ihrer Kondensatoren mit den Bitleitungen ihrer assoziierten Spalten teilen zu lassen, wobei die Teilseite-Selektionssignale somit steuern, welche Bitleitungen an einem solchen Ladungsteilen beteiligt sind.
Das DRAM-Array gemäß Anspruch 3, wobei die kommandoausgelöste DRAM-Operation ein Kommando zum Vorladen von Bitleitungen ist, wobei die Teilseite-Selektionssignale somit steuern, welche Bitleitungen vorgeladen werden.
Das DRAM-Array gemäß Anspruch 3, weiterhin aufweisend einen Leseverstärker für jede Spalte, welcher mit einer Bitleitung der Spalte verbunden ist, und wobei die kommandoausgelöste DRAM-Operation ein Kommando ist, um die Leseverstärker einzuschalten, um Ladungspegel auf den mit ihnen gekoppelten Bitleitungen zu detektieren, wobei die Teilseite-Selektionssignale somit steuern, welche Leseverstärker ein solches Detektieren von Ladung durchführen.
Das DRAM-Array gemäß Anspruch 6, wobei die Leseverstärker konfiguriert sind, eine Ausgabe zu erzeugen, welche anzeigt, ob eine Zelle, welche Ladung mit der Bitleitung geteilt hat, einen logischen HI- oder einen logischen LO-Spannungspegel speicherte.
Das DRAM-Array gemäß Anspruch 7, weiterhin aufweisend ein Auffangregister, welches mit jedem der Leseverstärker gekoppelt ist, und welches betreibbar ist, die Ausgabe des Leseverstärkers zu speichern.
Ein Dynamischer-Direktzugriffsspeicher(DRAM)Array, aufweisend: eine Mehrzahl von Zeilen; eine Mehrzahl von Spalten; eine Mehrzahl von Zellen, wobei jede Zelle mit einer der Spalten und mit einer der Zeilen assoziiert ist; und einen Dekodierer, welcher konfiguriert ist, Teilseite-Selektionssignale zu erzeugen, welche steuern, welche Spalten des DRAM-Arrays an einer kommandoausgelösten DRAM-Operation beteiligt sind.
Das DRAM-Array gemäß Anspruch 9, wobei jede Zelle einen Kondensator umfasst, der selektiv mit einer Bitleitung seiner assoziierten Spalte gekoppelt ist, um so Ladung mit der Bitleitung zu teilen, wenn die Zelle selektiert ist, und wobei die kommandoausgelöste DRAM-Operation ein Kommando ist, dass selektierte Kondensatoren in einer selektierten Zeile Ladung mit ihren assoziierten Bitleitungen teilen, wobei die spezifische Kondensator-Selektion durch die Teilseite-Selektionssignale bewirkt wird.
Das DRAM-Array gemäß Anspruch 9, wobei jede Spalte ein Paar von Bitleitungen umfasst, welche mit einem Leseverstärker gekoppelt sind, und wobei die kommandoausgelöste DRAM-Operation ein Kommando ist, um selektierte Bitleitungen vorzuladen, wobei die spezifische Bitleitung-Selektion durch die Teilseite-Selektionssignale verursacht wird.
Das DRAM-Array gemäß Anspruch 9, wobei jede Spalte ein Paar von Bitleitungen umfasst, welche mit einem Leseverstärker gekoppelt sind, und wobei die kommandoausgelöste DRAM-Operation ein Kommando ist, um selektierte Leseverstärker einzuschalten, um Ladungspegel auf ihren gekoppelten Bitleitungen zu detektieren, wobei die spezifische Leseverstärker-Selektion durch die Teilseite-Selektionssignale verursacht wird.
Das DRAM-Array gemäß Anspruch 9, wobei der Dekodierer steuerbar ist, Betrieb mit variabler Seitenbreite derart bereitzustellen, dass der Dekodierer für eine gegebene der Zeilen betreibbar ist, einen Anteil der Zeile zu aktivieren, der, basierend auf einer Ausgabe des Dekodierers, in seiner Größe variiert.
Ein Dynamischer-Direktzugriffsspeicher(DRAM)Array, aufweisend: eine Mehrzahl von Zeilen; eine Mehrzahl von Spalten; eine Mehrzahl von Zellen, jede assoziiert mit einer der Spalten und mit einer der Zeilen, wobei jede Zelle einen Kondensator umfasst, der selektiv mit einer Bitleitung seiner assoziierten Spalte gekoppelt ist, um so Ladung mit der Bitleitung zu teilen, wenn die Zelle selektiert ist; und einen segmentierten Wortleitungsschaltkreis für jede Zeile, wobei der segmentierte Wortleitungsschaltkreis eine globale Wortleitung und eine Mehrzahl von lokalen Wortleitungen umfasst, von denen jede mit der globalen Wortleitung und einer assoziierten Teilseite der Zellen in der Zeile gekoppelt ist, wobei die Zellen einer gegebenen Teilseite selektiert werden, um Ladung mit ihren Bitleitungen zu teilen mittels (i) Aktivierens der globalen Wortleitung und mittels (ii) Gating der aktivierten globalen Wortleitung mit einem aktivierten Teilseite-Selektionssignal, um die lokale Wortleitung, welche mit der gegebenen Teilseite von Zellen gekoppelt ist, zu aktivieren.
Das DRAM-Array gemäß Anspruch 14, weiterhin aufweisend einen Dekodierer, der konfiguriert ist, das Teilseite-Selektionssignal zu erzeugen.
Das DRAM-Array gemäß Anspruch 15, wobei der Dekodierer weiterhin konfiguriert ist, Signale zu erzeugen, um Zeilen und Spalten für die Verwendung in DRAM-Operationen zu selektieren.
Das DRAM-Array gemäß Anspruch 14, weiterhin aufweisend eine Mehrzahl von Teilseite-Selektionsleitungen.
Das DRAM-Array gemäß Anspruch 17, wobei jede der Teilseite-Selektionsleitungen mit einer Teilmenge der Mehrzahl von Spalten assoziiert ist.
Das DRAM-Array gemäß Anspruch 18, wobei für jede Teilmenge der Mehrzahl von Spalten, jede Zeile eine lokale Wortleitung für die Teilseite von Zellen in diesen Spalten hat, wobei die assoziierte Teilseite-Selektionsleitung konfiguriert ist, die lokale Wortleitung der Teilmenge der Mehrzahl von Spalten zu selektieren.
Das DRAM-Array gemäß Anspruch 18, wobei für jede Teilmenge der Mehrzahl von Spalten jede Spalte innerhalb der Teilmenge einen Leseverstärker hat, der selektiv durch die Teilseite-Selektionsleitung, welche mit der Teilmenge der Mehrzahl von Spalten assoziiert ist, eingeschaltet wird.
Das DRAM-Array gemäß Anspruch 20, wobei für jede Teilmenge der Mehrzahl von Spalten, jede Spalte ein Auffangregister hat, welches mit seinem Leseverstärker gekoppelt ist, wobei das Auffangregister durch die Teilseite-Selektionsleitung, welche mit der Teilmenge der Mehrzahl der Spalten verbunden ist, ausgelöst wird.