KR20110076481A - 메모리 모듈 및 이를 포함하는 메모리 시스템 - Google Patents

메모리 모듈 및 이를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20110076481A
KR20110076481A KR1020090133214A KR20090133214A KR20110076481A KR 20110076481 A KR20110076481 A KR 20110076481A KR 1020090133214 A KR1020090133214 A KR 1020090133214A KR 20090133214 A KR20090133214 A KR 20090133214A KR 20110076481 A KR20110076481 A KR 20110076481A
Authority
KR
South Korea
Prior art keywords
termination
command
control signal
signal
terminal
Prior art date
Application number
KR1020090133214A
Other languages
English (en)
Inventor
김석일
한유근
이정준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090133214A priority Critical patent/KR20110076481A/ko
Priority to US12/897,189 priority patent/US8547761B2/en
Publication of KR20110076481A publication Critical patent/KR20110076481A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G06F13/4086—Bus impedance matching, e.g. termination
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

메모리 모듈을 구성하는 반도체 메모리 장치들 각각에 커맨드/어드레스 버스를 위한 종단 회로를 포함하는 메모리 모듈 및 이를 포함하는 메모리 시스템이 개시된다. 메모리 모듈은 기판 및 복수의 반도체 메모리 장치를 포함한다. 반도체 메모리 장치들 각각은 커맨드/어드레스 신호(C/A), 데이터 신호 및 종단저항 제어신호에 응답하여 동작하며, 상기 기판의 표면에 장착되고 상기 커맨드/어드레스 신호가 전송되는 커맨드/어드레스 버스를 위한 종단 회로를 포함한다. 따라서, 메모리 모듈은 생산성이 높고, 불량률이 낮으며, 노이즈를 줄일 수 있다.

Description

메모리 모듈 및 이를 포함하는 메모리 시스템{MEMORY MODULE AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 메모리 모듈에 관한 것으로, 특히 종단 회로를 포함하는 메모리 모듈 및 이를 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치는 버스를 통해 메모리 컨트롤러와 데이터 및 제어신호를 송수신한다. 메모리 컨트롤러와 반도체 메모리 장치 사이에 전송되는 신호의 주파수가 높을수록 신호의 왜곡이 증가한다.
메모리 컨트롤러와 반도체 메모리 장치 사이에 전송되는 신호의 왜곡을 방지하기 위하여 저항 등을 사용하여 종단(termination) 처리를 한다. 종단 처리를 수행하면, 종단 저항이 신호의 반사(reflection)를 흡수하므로 신호의 왜곡을 감소시켜준다.
메모리 모듈을 포함하는 메모리 시스템에서, 커맨드/어드레스 버스를 종단시키기 위하여 종래에는 메모리 모듈의 기판에 종단 회로를 장착하였다. 따라서, 종래에는 메모리 모듈의 기판에 종단 회로를 장착하기 때문에 불량률이 높고 메모리 모듈의 생산성이 낮았다.
본 발명의 목적은 메모리 모듈을 구성하는 반도체 메모리 장치들 각각에 커맨드/어드레스 버스를 위한 종단 회로를 포함하는 메모리 모듈을 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 모듈을 포함하는 메모리 시스템을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 메모리 모듈은 기판 및 복수의 반도체 메모리 장치를 포함한다.
반도체 메모리 장치들 각각은 커맨드/어드레스 신호(C/A), 데이터 신호 및 종단저항 제어신호에 응답하여 동작하며, 상기 기판의 표면에 장착되고 상기 커맨드/어드레스 신호가 전송되는 커맨드/어드레스 버스를 위한 종단 회로를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 커맨드/어드레스 신호는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 커맨드/어드레스 버스는 플라이-바이(fly-by) 구조를 가지며, 상기 반도체 메모리 장치들을 서로 전기적으로 연결할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치들 각각에 포함된 상기 종단 회로들은 각각 상기 종단저항 제어신호에 응답하여 상기 커맨드/어드레스 버스의 종단 저항 값을 변화시킬 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 종단 회로는 종단 저항 및 제 1 트랜지스터를 포함할 수 있다.
종단 저항은 상기 커맨드/어드레스 버스에 연결된 제 1 단자를 갖는다. 제 1 트랜지스터는 상기 종단 저항의 제 2 단자와 종단 전압 사이에 결합되고 상기 종단저항 제어신호에 응답하여 스위칭 동작한다.
본 발명의 하나의 실시예에 의하면, 상기 종단 회로는 제 1 트랜지스터 및 가변 종단 저항을 포함할 수 있다.
제 1 트랜지스터는 종단 전압이 인가되는 제 1 단자를 갖고, 제 1 종단저항 제어신호에 응답하여 스위칭 동작한다. 가변 종단 저항은 상기 커맨드/어드레스 버스와 상기 제 1 트랜지스터의 제 2 단자 사이에 결합되고 제 2 종단저항 제어신호에 응답하여 변화하는 저항을 갖는다.
본 발명의 하나의 실시예에 의하면, 상기 종단 회로는 제 1 트랜지스터, 제 1 종단 저항, 제 2 종단 저항, 제 2 트랜지스터, 인버터 및 제 3 트랜지스터를 포함할 수 있다.
제 1 트랜지스터는 종단 전압이 인가되는 제 1 단자를 갖고, 제 1 종단저항 제어신호에 응답하여 스위칭 동작한다. 제 1 종단 저항은 상기 제 1 트랜지스터의 제 2 단자에 연결된 제 1 단자를 갖는다. 제 2 종단 저항은 상기 제 1 트랜지스터의 상기 제 2 단자에 연결된 제 1 단자를 갖는다. 제 2 트랜지스터는 상기 제 1 종단 저항의 제 2 단자와 상기 커맨드/어드레스 버스 사이에 결합되고, 제 2 종단저항 제어신호에 응답하여 스위칭한다. 인버터는 상기 제 2 종단저항 제어신호의 위 상을 반전시킨다. 제 3 트랜지스터는 상기 제 2 종단 저항의 제 2 단자와 상기 커맨드/어드레스 버스 사이에 결합되고, 상기 인버터의 출력신호에 응답하여 스위칭한다.
본 발명의 하나의 실시예에 의하면, 상기 종단 회로는 퓨즈 제어회로, 종단 저항 및 퓨즈를 포함할 수 있다.
퓨즈 제어회로는 상기 종단저항 제어신호에 응답하여 퓨즈 제어신호를 발생한다. 종단 저항은 상기 커맨드/어드레스 버스에 연결된 제 1 단자를 갖고, 퓨즈는 상기 종단 저항의 제 2 단자와 종단 전압 사이에 결합되고 상기 퓨즈 제어신호에 응답하여 차단된다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치들 각각은 상기 반도체 메모리 장치들 각각에 포함된 종단 회로들 각각을 상기 커맨드/어드레스 버스에 전기적으로 연결하기 위한 핀을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 반도체 메모리 장치들 각각은 상기 데이터 신호가 전송되는 데이터 버스를 위한 종단 회로를 포함할 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 메모리 모듈을 포함한다.
메모리 컨트롤러는 커맨드/어드레스 신호(C/A), 데이터 신호 및 종단저항 제어신호를 발생한다. 메모리 모듈은 상기 커맨드/어드레스 신호, 상기 데이터 신호 및 상기 종단저항 제어신호에 응답하여 동작하며, 상기 커맨드/어드레스 신호가 전송되는 커맨드/어드레스 버스를 위한 종단 회로를 갖는 복수의 반도체 메모리 장치 를 구비한다.
본 발명의 다른 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 메모리 모듈부를 포함한다.
메모리 컨트롤러는 커맨드/어드레스 신호(C/A), 데이터 신호 및 종단저항 제어신호를 발생한다. 메모리 모듈부는 상기 커맨드/어드레스 신호, 상기 데이터 신호 및 상기 종단저항 제어신호에 응답하여 동작하며, 상기 커맨드/어드레스 신호가 전송되는 커맨드/어드레스 버스를 위한 종단 회로를 갖는 복수의 반도체 메모리 장치를 구비한 메모리 모듈부를 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 모듈부는 상기 커맨드/어드레스 신호, 상기 데이터 신호 및 상기 종단저항 제어신호에 응답하여 동작하는 복수의 메모리 모듈을 포함한다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 모듈들 각각은 동작 모드에 따라 다른 종단 저항 값을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 모듈들 중에서 독출 동작하는 메모리 모듈의 종단 회로는 턴오프되고, 독출 동작하지 않는 메모리 모듈들의 종단 회로는 턴온될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 모듈들 중에서 기입 동작하는 메모리 모듈의 종단 회로는 턴오프되고, 기입 동작하지 않는 메모리 모듈들의 종단 회로는 턴온될 수 있다.
본 발명의 실시예에 따른 메모리 장치 및 이를 포함하는 메모리 시스템은 커맨드/어드레스 버스를 위한 종단 회로가 반도체 메모리 칩 내에 포함되므로, 종래 메모리 모듈의 기판 상에 종단 회로를 장착했을 때보다 생산성이 높고, 불량률이 낮다. 또한, 메모리 모듈의 기판 상에 여유 공간이 생기므로, 여유 공간에 커패시터 등을 장착하여 파워 노이즈를 줄일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 제 1 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 메모리 모듈(1200)을 포함한다.
메모리 컨트롤러(1100)는 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)를 발생한다. 메모리 모듈(1200)은 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)에 응답하여 동작한다. 메모리 모듈(1200)의 표면에는 커맨드/어드레스 신호(C/A)가 전송되는 커맨드/어드레스 버스(1201)를 위한 종단 회로(1211, 1221, 1231 또는 1241)를 갖는 복수의 반도체 메모리 장치(1210, 1220, 1230, 1240)가 장착된다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다.
도 1에는 4 개의 반도체 메모리 장치들을 갖는 메모리 모듈(1200)이 도시되어 있지만, 메모리 모듈(1200)은 2 개 이상의 반도체 메모리 장치들을 포함할 수 있다. 또한, 반도체 메모리 장치들은 메모리 모듈(1200)의 기판의 양쪽 면에 장착 될 수 있다.
데이터 신호(DQ)는 데이터 버스(1203)를 통해 메모리 컨트롤러(1100)와 메모리 모듈(1200)을 구성하는 반도체 메모리 장치들(1210, 1220, 1230, 1240) 사이에 송수신된다. 종단저항 제어신호(RTC)는 제어신호 버스(1205)를 통해 반도체 메모리 장치들(1210, 1220, 1230, 1240)에 제공된다.
커맨드/어드레스 버스(1201)는 플라이-바이(fly-by) 구조를 가지며, 반도체 메모리 장치들(1210, 1220, 1230, 1240)을 서로 전기적으로 연결한다. 또한, 반도체 메모리 장치들(1210, 1220, 1230, 1240) 각각에 포함된 종단 회로들(1211, 1221, 1231 또는 1241)은 각각 커맨드/어드레스 버스(1201)와 종단 전압(VTT) 사이에 결합되고, 후술하는 바와 같이, 종단저항 제어신호(RTC)에 응답하여 커맨드/어드레스 버스(1201)의 종단 저항 값을 변화시킨다. 종단 전압(VTT)은 도전 라인(1207)을 통해 각 종단 회로들(1211, 1221, 1231 또는 1241)에 제공된다.
도 2 내지 도 6은 도 1에 있는 메모리 모듈(1200)을 구성하는 반도체 메모리 장치들 각각에 포함된 종단 회로(1211, 1221, 1231 또는 1241)의 예들을 나타내는 회로도이다.
도 2를 참조하면, 종단 회로(1211a)는 종단 저항(RTT) 및 PMOS 트랜지스터(MP1)를 포함한다.
종단 저항(RTT)은 커맨드/어드레스 버스(1201)에 연결된 제 1 단자를 갖는다. PMOS 트랜지스터(MP1)는 종단 저항(RTT)의 제 2 단자와 종단 전압(VTT) 사이에 결합되고 종단저항 제어신호(RTC)에 응답하여 스위칭 동작한다. 종단 전압(VTT)은 도전 라인(1207)을 통해 PMOS 트랜지스터(MP1)의 소스에 제공된다.
도 3을 참조하면, 종단 회로(1211b)는 PMOS 트랜지스터(MP1) 및 가변 종단 저항(VRTT)을 포함한다.
PMOS 트랜지스터(MP1)는 종단 전압(VTT)이 인가되는 제 1 단자를 갖고, 제 1 종단저항 제어신호(RTC1)에 응답하여 스위칭 동작한다. 가변 종단 저항(VRTT)은 커맨드/어드레스 버스(1201)와 PMOS 트랜지스터(MP1)의 제 2 단자 사이에 결합되고 제 2 종단저항 제어신호(RTC2)에 응답하여 변화하는 저항을 갖는다. 종단 전압(VTT)은 도전 라인(1207)을 통해 PMOS 트랜지스터(MP1)의 소스에 제공된다.
도 4를 참조하면, 종단 회로(1211c)는 제 1 PMOS 트랜지스터(MP1), 제 1 종단 저항(RTT1), 제 2 종단 저항(RTT2), 제 2 PMOS 트랜지스터(MP2), 인버터(1208) 및 제 3 PMOS 트랜지스터(MP3)를 포함한다. 제 1 PMOS 트랜지스터(MP1)는 종단 전압(VTT)이 인가되는 제 1 단자를 갖고, 제 1 종단저항 제어신호(RTC1)에 응답하여 스위칭 동작한다. 제 1 종단 저항(RTT1)의 제 1 단자 및 제 2 종단 저항(RTT2)의 제 1 단자는 제 1 PMOS 트랜지스터(MP1)의 제 2 단자에 연결된다. 제 2 PMOS 트랜지스터(MP2)는 제 1 종단 저항(RTT1)의 제 2 단자와 커맨드/어드레스 버스(1201) 사이에 결합되고, 제 2 종단저항 제어신호(RTC2)에 응답하여 스위칭한다. 인버터(1208)는 제 2 종단저항 제어신호(RTC2)의 위상을 반전시킨다. 제 3 PMOS 트랜지스터(MP3)는 제 2 종단 저항(RTT2)의 제 2 단자와 커맨드/어드레스 버스(1201) 사이에 결합되고, 인버터(1208)의 출력신호에 응답하여 스위칭한다.
도 2 내지 도 4에서, 종단저항 제어신호(RTC), 제 1 종단저항 제어신 호(RTC1) 및 제 2 종단저항 제어신호(RTC2)는 반도체 메모리 장치의 동작 모드를 결정하는 모드 레지스터 셋(mode register set; MRS) 신호일 수 있다.
도 5를 참조하면, 종단 회로(1211d)는 종단 저항(RTT), 퓨즈 제어회로(1208) 및 퓨즈(FUSE)를 포함한다.
퓨즈 제어회로(1208)는 종단저항 제어신호(RTC)에 기초하여 퓨즈 제어신호(CON_F)를 발생한다. 종단 저항(RTT)은 커맨드/어드레스 버스(1201)에 연결된 제 1 단자를 갖는다. 퓨즈(FUSE)는 종단 저항(RTT)의 제 2 단자와 종단 전압(VTT) 사이에 결합되고 퓨즈 제어신호(CON_F)에 응답하여 차단(cut-off)된다. 종단 전압(VTT)은 도전 라인(1207)을 통해 퓨즈(FUSE)에 제공된다. 퓨즈 제어신호(CON_F)는 고 전압신호일 수 있다.
도 6을 참조하면, 종단 회로(1211e)는 종단 저항(RTT), 안티퓨즈 제어회로(1209) 및 안티 퓨즈(ANTI-FUSE)를 포함한다.
안티퓨즈 제어회로(1209)는 종단저항 제어신호(RTC)에 기초하여 안티퓨즈 제어신호(CON_A)를 발생한다. 종단 저항(RTT)은 커맨드/어드레스 버스(1201)에 연결된 제 1 단자를 갖는다. 안티 퓨즈(ANTI-FUSE)는 종단 저항(RTT)의 제 2 단자와 종단 전압(VTT) 사이에 결합되고 안티퓨즈 제어신호(CON_AF)에 응답하여 단락(short)된다. 종단 전압(VTT)은 도전 라인(1207)을 통해 안티 퓨즈(ANTI-FUSE)에 제공된다.
안티 퓨즈(ANTI-FUSE)는 프로그램되지 않은 상태에서는 커패시터로서 기능을 하고, 10 ㏁정도의 매우 큰 저항 값을 갖는다. 프로그램된 후에는 안티 퓨즈(ANTI- FUSE)는 200~500Ω정도의 작은 저항 값을 갖는다.
도 7 내지 도 9는 도 1의 메모리 시스템(1000)에 포함된 메모리 모듈(1200)의 예들을 나타내는 회로도이다.
도 7을 참조하면, 메모리 모듈(1200a)은 반도체 메모리 장치들(1210, 1220, 1230 및 1240)을 포함한다.
반도체 메모리 장치들(1210, 1220, 1230 및 1240) 각각은 플라이-바이(fly-by) 형태로 커맨드/어드레스 버스(1201)에 결합되고, 종단 회로들(1211, 1221, 1231 또는 1241) 및 핀들(PIN1, PIN2, PIN3 또는 PIN4)을 포함한다. 종단 전압(VTT)은 도전 라인(1207) 및 반도체 메모리 장치들(1210, 1220, 1230 및 1240) 각각에 포함된 핀들(PIN1, PIN2, PIN3 또는 PIN4)을 통해 종단 회로들(1211, 1221, 1231 또는 1241)에 제공된다.
종단 회로(1211)는 커맨드/어드레스 버스(1201)에 연결된 제 1 단자를 갖는 종단 저항(R1), 및 종단 저항(R1)의 제 2 단자와 종단 전압(VTT) 사이에 결합되고 종단저항 제어신호(RTC)에 응답하여 스위칭 동작하는 PMOS 트랜지스터(MP4)를 포함한다. 종단 회로(1221)는 커맨드/어드레스 버스(1201)에 연결된 제 1 단자를 갖는 종단 저항(R2), 및 종단 저항(R2)의 제 2 단자와 종단 전압(VTT) 사이에 결합되고 종단저항 제어신호(RTC)에 응답하여 스위칭 동작하는 PMOS 트랜지스터(MP5)를 포함한다. 종단 회로(1231)는 커맨드/어드레스 버스(1201)에 연결된 제 1 단자를 갖는 종단 저항(R3), 및 종단 저항(R3)의 제 2 단자와 종단 전압(VTT) 사이에 결합되고 종단저항 제어신호(RTC)에 응답하여 스위칭 동작하는 PMOS 트랜지스터(MP6)를 포함 한다. 종단 회로(1241)는 커맨드/어드레스 버스(1201)에 연결된 제 1 단자를 갖는 종단 저항(R4), 및 종단 저항(R4)의 제 2 단자와 종단 전압(VTT) 사이에 결합되고 종단저항 제어신호(RTC)에 응답하여 스위칭 동작하는 PMOS 트랜지스터(MP7)를 포함한다.
종단 회로들(1211, 1221, 1231 및 1241)은 각각 커맨드/어드레스 버스(1201)와 종단 전압(VTT) 사이에 결합되고, 종단저항 제어신호(RTC)에 응답하여 커맨드/어드레스 버스(1201)의 종단 저항 값을 변화시킨다.
도 7의 메모리 모듈(1200a)은 종단저항 제어신호(RTC)에 응답하여 반도체 메모리 장치들(1210, 1220, 1230 및 1240) 각각에 포함된 종단 회로들(1211, 1221, 1231 또는 1241) 모두를 턴온시켜 커맨드/어드레스 버스(1201)의 종단 저항 값을 변화시킬 수도 있고, 반도체 메모리 장치(1240)에 포함된 종단 회로(1241)만 턴온시키고, 나머지 종단 회로들(1211, 1221, 1231)은 턴오프시켜, 커맨드/어드레스 버스(1201)의 종단 저항 값을 변화시킬 수도 있다. 또한, 도 6의 메모리 모듈(1200a)은 반도체 메모리 장치들(1210, 1220, 1230 및 1240) 중 신호 충실도(signal integrity)가 낮은 반도체 메모리 장치들, 예를 들면 반도체 메모리 장치들(1220 및 1240)에 포함된 종단 회로들(1221 및 1241)은 턴온시키고, 나머지 종단 회로들(1211, 1231)은 턴오프시켜, 커맨드/어드레스 버스(1201)의 종단 저항 값을 변화시킬 수도 있다.
도 8을 참조하면, 메모리 모듈(1200b)은 반도체 메모리 장치들(1250, 1260, 1270 및 1280)을 포함한다.
반도체 메모리 장치들(1250, 1260, 1270 및 1280) 각각은 플라이-바이(fly-by) 형태로 커맨드/어드레스 버스(1201)에 결합되고, 종단 회로들(1251, 1261, 1271 또는 1281) 및 핀들(PIN5, PIN6, PIN7 또는 PIN8)을 포함한다. 종단 전압(VTT)은 도전 라인(1207) 및 반도체 메모리 장치들(1250, 1260, 1270 및 1280) 각각에 포함된 핀들(PIN5, PIN6, PIN7 또는 PIN8)을 통해 종단 회로들(1251, 1261, 1271 또는 1281)에 제공된다.
종단 회로(1251)는 커맨드/어드레스 버스(1201)에 연결된 제 1 단자를 갖는 가변 종단 저항(VR1), 및 가변 종단 저항(VR1)의 제 2 단자와 종단 전압(VTT) 사이에 결합되고 제 1 종단저항 제어신호(RTC1)에 응답하여 스위칭 동작하는 PMOS 트랜지스터(MP8)를 포함한다. 가변 종단 저항(VR1)은 제 2 종단저항 제어신호(RTC2)에 응답하여 저항 값이 변화될 수 있다. 종단 회로(1261)는 커맨드/어드레스 버스(1201)에 연결된 제 1 단자를 갖는 가변 종단 저항(VR2), 및 가변 종단 저항(VR2)의 제 2 단자와 종단 전압(VTT) 사이에 결합되고 제 1 종단저항 제어신호(RTC1)에 응답하여 스위칭 동작하는 PMOS 트랜지스터(MP9)를 포함한다. 가변 종단 저항(VR2)은 제 2 종단저항 제어신호(RTC2)에 응답하여 저항 값이 변화될 수 있다. 종단 회로(1271)는 커맨드/어드레스 버스(1201)에 연결된 제 1 단자를 갖는 가변 종단 저항(VR3), 및 가변 종단 저항(VR3)의 제 2 단자와 종단 전압(VTT) 사이에 결합되고 제 1 종단저항 제어신호(RTC1)에 응답하여 스위칭 동작하는 PMOS 트랜지스터(MP10)를 포함한다. 가변 종단 저항(VR3)은 제 2 종단저항 제어신호(RTC2)에 응답하여 저항 값이 변화될 수 있다. 종단 회로(1281)는 커맨드/어드레스 버 스(1201)에 연결된 제 1 단자를 갖는 가변 종단 저항(VR4), 및 가변 종단 저항(VR4)의 제 2 단자와 종단 전압(VTT) 사이에 결합되고 제 1 종단저항 제어신호(RTC1)에 응답하여 스위칭 동작하는 PMOS 트랜지스터(MP11)를 포함한다. 가변 종단 저항(VR4)은 제 2 종단저항 제어신호(RTC2)에 응답하여 저항 값이 변화될 수 있다.
종단 회로들(1251, 1261, 1271 및 1281)은 각각 커맨드/어드레스 버스(1201)와 종단 전압(VTT) 사이에 결합되고, 제 1 및 제 2 종단저항 제어신호(RTC1 및 RTC2)에 응답하여 커맨드/어드레스 버스(1201)의 종단 저항 값을 변화시킨다.
도 8의 메모리 모듈(1200b)은 제 1종단저항 제어신호(RTC1)에 응답하여 반도체 메모리 장치들(1250, 1260, 1270 및 1280) 각각에 포함된 종단 회로들(1251, 1261, 1271 또는 1281) 모두를 턴온시켜 커맨드/어드레스 버스(1201)의 종단 저항 값을 변화시킬 수도 있고, 반도체 메모리 장치(1280)에 포함된 종단 회로(1281)만 턴온시키고, 나머지 종단 회로들(1251, 1261, 1271)은 턴오프시켜, 커맨드/어드레스 버스(1201)의 종단 저항 값을 변화시킬 수도 있다. 또한, 도 8의 메모리 모듈(1200b)은 반도체 메모리 장치들(1250, 1260, 1270 및 1280) 중 신호 충실도(signal integrity)가 낮은 반도체 메모리 장치들, 예를 들면 반도체 메모리 장치들(1260 및 1280)에 포함된 종단 회로들(1261 및 1281)은 턴온시키고, 나머지 종단 회로들(1251, 1271)은 턴오프시켜, 커맨드/어드레스 버스(1201)의 종단 저항 값을 변화시킬 수도 있다.
도 9에 도시된 메모리 모듈(1200c)은 커맨드/어드레스 신호(A/C)가 패킷 형 태의 신호가 아닌 개별적인 신호로 전송되는 경우에 메모리 모듈의 구조의 하나의 예를 나타낸다. 도 9의 메모리 모듈(1200c)은 어드레스 신호(A0, A1, A2), 칩 선택신호(CS), 클럭 인에이블 신호(CKE), 로우 어드레스 스트로브 신호(RAS), 칼럼 어드레스 스트로브 신호(CAS), 및 기입 인에이블 신호(WE)를 전송하는 8 개의 버스를 종단하는 구조를 갖는다.
도 9를 참조하면, 메모리 모듈(1200c)은 반도체 메모리 장치들(1310, 1320, 1330 및 1340)을 포함한다. 메모리 모듈(1200c)은 탭(TAPS)을 통해서 외부와 통신한다.
반도체 메모리 장치들(1310, 1320, 1330 및 1340) 각각은 플라이-바이(fly-by) 형태로 커맨드/어드레스 신호들(A0, A1, A2, CS, CKE, RAS, CAS, WE)을 위한 버스들에 결합되고, 종단 회로들(1311, 1321, 1331 또는 1341) 및 핀들(PIN9, PIN10, PIN11 또는 PIN12)을 포함한다. 종단 전압(VTT)은 반도체 메모리 장치들(1310, 1320, 1330 및 1340) 각각에 포함된 핀들(PIN9, PIN10, PIN11 또는 PIN12)을 통해 종단 회로들(1311, 1321, 1331 또는 1341)에 제공된다.
종단 회로들(1311, 1321, 1331 또는 1341)은 도 2 내지 도 5에 도시된 바와 같은 회로 구성을 가질 수 있다.
종단 회로들(1311, 1321, 1331 및 1341)은 각각 커맨드/어드레스 신호들(A0, A1, A2, CS, CKE, RAS, CAS, WE)을 위한 버스들과 종단 전압(VTT) 사이에 결합되고, 종단저항 제어신호에 응답하여 커맨드/어드레스들(A0, A1, A2, CS, CKE, RAS, CAS, WE)을 위한 버스들의 종단 저항 값을 변화시킨다.
도 9의 메모리 모듈(1200c)은 반도체 메모리 장치들(1250, 1260, 1270 및 1280) 각각에 포함된 종단 회로들(1251, 1261, 1271 또는 1281) 모두를 턴온시켜 커맨드/어드레스 신호들(A0, A1, A2, CS, CKE, RAS, CAS, WE)을 위한 버스들의 종단 저항 값을 변화시킬 수도 있고, 반도체 메모리 장치(1340)에 포함된 종단 회로(1341)만 턴온시키고, 나머지 종단 회로들(1311, 1321, 1331)은 턴오프시켜, 커맨드/어드레스 신호들(A0, A1, A2, CS, CKE, RAS, CAS, WE)을 위한 버스들의 종단 저항 값을 변화시킬 수도 있다. 또한, 도 8의 메모리 모듈(1200c)은 반도체 메모리 장치들(1310, 1320, 1330 및 1340) 중 신호 충실도가 낮은 반도체 메모리 장치들, 예를 들면 반도체 메모리 장치들(1320 및 1340)에 포함된 종단 회로들(1321 및 1341)은 턴온시키고, 나머지 종단 회로들(1311, 1331)은 턴오프시켜, 커맨드/어드레스 신호들(A0, A1, A2, CS, CKE, RAS, CAS, WE)을 위한 버스들의 종단 저항 값을 변화시킬 수도 있다.
도 10은 본 발명의 제 2 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2100) 및 메모리 모듈(2200)을 포함한다.
메모리 컨트롤러(2100)는 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)를 발생한다. 메모리 모듈(2200)은 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)에 응답하여 동작한다. 메모리 모듈(2200)의 표면에는 커맨드/어드레스 신호(C/A)가 전송되는 커맨드/어드레스 버스(1201)를 위한 종단 회로(2211, 2221, 2231 또는 2241)를 갖는 복수의 반도체 메모리 장치(2210, 2220, 2230 및 2240)가 장착된다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다. 또한, 반도체 메모리 장치(2210, 2220, 2230 및 2240)는 데이터 신호(DQ)가 전송되는 데이터 버스(1203)를 위한 종단 회로(2212, 2222, 2232 또는 2242)를 포함한다.
도 10에는 4 개의 반도체 메모리 장치들을 갖는 메모리 모듈(2200)이 도시되어 있지만, 메모리 모듈(2200)은 2 개 이상의 반도체 메모리 장치들을 포함할 수 있다. 또한, 반도체 메모리 장치들은 메모리 모듈(2200)의 기판의 양쪽 면에 장착될 수 있다.
데이터 신호(DQ)는 데이터 버스(1203)를 통해 메모리 컨트롤러(2100)와 메모리 모듈(2200)을 구성하는 반도체 메모리 장치들(2210, 2220, 2230 및 2240) 사이에 송수신된다. 종단저항 제어신호(RTC)는 제어신호 버스(1205)를 통해 반도체 메모리 장치들(2210, 2220, 2230 및 2240)에 제공된다.
커맨드/어드레스 버스(1201)는 플라이-바이(fly-by) 구조를 가지며, 반도체 메모리 장치들(2210, 2220, 2230, 2240)을 서로 전기적으로 연결한다. 반도체 메모리 장치들(2210, 2220, 2230, 2240) 각각에 포함된 종단 회로들(2211, 2221, 2231 또는 2241)은 각각 커맨드/어드레스 버스(1201)와 제 1 종단 전압(VTT1) 사이에 결합되고, 종단저항 제어신호(RTC)에 응답하여 커맨드/어드레스 버스(1201)의 종단 저항 값을 변화시킨다. 또한, 반도체 메모리 장치들(2210, 2220, 2230, 2240) 각각에 포함된 종단 회로들(2212, 2222, 2232 또는 2242)은 각각 데이터 버스(1203)와 제 2 종단 전압(VTT2) 사이에 결합되고, 종단저항 제어신호(RTC)에 응답하여 데이터 버스(1203)의 종단 저항 값을 변화시킨다.
제 1 종단 전압(VTT1)은 종단 회로들(1211, 1221, 1231 및 1241)에 제공되고, 제 2 종단 전압(VTT2)은 종단 회로들(1212, 1222, 1232 및 1242)에 제공된다.
또한, 도 10에 도시된 메모리 모듈(2200)은 커맨드/어드레스 버스(1201) 및 데이터 버스(1203)와 반도체 메모리 장치들(2210, 2220, 2230, 2240) 사이의 임피던스 매칭을 위하여 반도체 메모리 장치들(2210, 2220, 2230, 2240) 각각의 내부에 스텁(stub) 저항을 포함할 수 있다.
도 11은 본 발명의 제 3 실시예에 따른 메모리 시스템(3000)을 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(3000)은 메모리 컨트롤러(3100) 및 메모리 모듈부(3200)를 포함한다. 메모리 모듈부(3200)는 복수의 메모리 모듈(3210, 3220, 3230, 3240)을 포함한다.
메모리 컨트롤러(3100)는 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)를 발생한다. 메모리 모듈부(3200)의 메모리 모듈들(3210, 3220, 3230, 3240)은 각각 커맨드/어드레스 신호(C/A), 데이터 신호(DQ) 및 종단저항 제어신호(RTC)에 응답하여 동작한다. 메모리 모듈들(3210, 3220, 3230, 3240) 각각의 표면에는 커맨드/어드레스 신호(C/A)가 전송되는 커맨드/어드레스 버스를 위한 종단 회로(미도시)를 갖는 복수의 반도체 메모리 장치(미도시)가 장착된다. 커맨드/어드레스 신호(C/A)는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터일 수 있다. 커맨드/어드레스 버스(1201)를 위한 종단 회로는 도 2 내지 도 6에 도시된 바와 같은 회로 구성을 가질 수 있다.
도 11에는 4 개의 메모리 모듈들을 갖는 메모리 모듈부(3200)가 도시되어 있지만, 메모리 모듈부(3200)는 2 개 이상의 메모리 모듈들을 포함할 수 있다.
데이터 신호(DQ)는 데이터 버스를 통해 메모리 컨트롤러(3100)와 메모리 모듈(3200)의 메모리 모듈들(3210, 3220, 3230, 3240) 사이에 송수신된다. 종단저항 제어신호(RTC)는 제어신호 버스를 통해 메모리 모듈들(3210, 3220, 3230, 3240)에 제공된다.
커맨드/어드레스 버스는 플라이-바이(fly-by) 구조를 가지며, 메모리 모듈들(3210, 3220, 3230, 3240) 각각에 장착된 반도체 메모리 장치들(미도시)을 서로 전기적으로 연결한다. 메모리 모듈들(3210, 3220, 3230, 3240) 내에 있는 반도체 메모리 장치들 각각에 포함된 종단 회로들(미도시)은 각각 커맨드/어드레스 버스와 종단 전압(VTT) 사이에 결합되고, 종단저항 제어신호(RTC)에 응답하여 커맨드/어드레스 버스의 종단 저항 값을 변화시킨다. 또한, 메모리 모듈들(3210, 3220, 3230, 3240) 내에 있는 반도체 메모리 장치들은 각각 종단저항 제어신호(RTC)에 응답하여 데이터 버스의 종단 저항 값을 변화시키는 종단 회로들(미도시)을 포함할 수 있다.
도 11의 메모리 시스템(3000)에 포함된 종단 회로가 도 3에 도시된 종단 회로(1211b)와 같이 PMOS 트랜지스터(MP1)와 가변 종단 저항(VRTT)를 포함하는 경우, 도 10의 종단저항 제어신호(RTC)는 제 1 종단저항 제어신호(RTC1) 및 제 2 종단저항 제어신호(RTC2)를 포함할 수 있다.
도 12는 동작 모드에 따라 도 3의 메모리 시스템(3000)을 구성하는 메모리 모듈들에 포함된 종단 회로가 가질 수 있는 종단 저항 값의 예를 나타내는 표이다.
도 12의 표를 참조하면, 4 개의 메모리 모듈들(MOD1, MOD2, MOD3, MOD4)을 갖는 메모리 시스템에서, 독출 동작모드(READ)와 기입 동작모드(WRITE)에서 각 메모리 모듈은 다른 종단 저항 값을 가질 수 있다.
예를 들면, 제 1 메모리 모듈(MOD1)을 독출할 때(READ(MOD1)), 제 1 메모리 모듈(MOD1)의 종단 저항은 종단 전압(VTT)에 전기적으로 연결되지 않으므로 무한대(INFINITE)의 저항 값을 가지며, 제 2 내지 제 4 메모리 모듈들(MOD2, MOD3, MOD4)은 각각 120Ω의 종단 저항 값을 가진다. 제 2 메모리 모듈(MOD2)을 독출할 때(READ(MOD2)), 제 2 메모리 모듈(MOD2)의 종단 저항은 종단 전압(VTT)에 전기적으로 연결되지 않으므로 무한대(INFINITE)의 저항 값을 가지며, 제 1, 제 3, 제 4 메모리 모듈들(MOD1, MOD3, MOD4)은 각각 120Ω의 종단 저항 값을 가진다.
또한, 제 1 메모리 모듈(MOD1)에 기입할 때(WRITE(MOD1)), 제 1 메모리 모듈(MOD1)의 종단 저항은 종단 전압(VTT)에 전기적으로 연결되지 않으므로 무한대(INFINITE)의 저항 값을 가지며, 제 2 내지 제 4 메모리 모듈들(MOD2, MOD3, MOD4)은 각각 75Ω의 종단 저항 값을 가진다. 제 2 메모리 모듈(MOD2)에 기입할 때(WRITE(MOD2)), 제 2 메모리 모듈(MOD2)의 종단 저항은 종단 전압(VTT)에 전기적으로 연결되지 않으므로 무한대(INFINITE)의 저항 값을 가지며, 제 1, 제 3, 제 4 메모리 모듈들(MOD1, MOD3, MOD4)은 각각 75Ω의 종단 저항 값을 가진다.
상기한 바와 같이, 본 발명의 메모리 모듈 및 이를 포함하는 메모리 시스템 은 메모리 모듈에 포함된 반도체 메모리 장치들 각각에 커맨드/어드레스 신호(C/A)가 전송되는 커맨드/어드레스 버스를 위한 종단 회로를 포함한다. 반도체 메모리 장치들 각각에 포함된 종단 회로는 종단저항 제어신호(RTC)에 응답하여 턴온 또는 턴 오프하며, 동작 모드에 따라 종단 저항 값을 변화시킬 수 있다.
본 발명의 실시예에 따른 메모리 모듈은 커맨드/어드레스 버스를 위한 종단 회로가 반도체 메모리 칩 내에 포함되므로, 종래 메모리 모듈의 기판 상에 종단 회로를 장착했을 때보다 생산성이 높고, 불량률이 낮다. 또한, 메모리 모듈의 기판 상에 여유 공간이 생기므로, 여유 공간에 커패시터 등을 장착하여 파워 노이즈를 줄일 수 있다.
본 발명은 메모리 모듈 및 이를 포함하는 메모리 시스템에 적용이 가능하며, 특히 종단 회로를 구비한 메모리 모듈에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제 1 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2 내지 도 6은 도 1에 있는 메모리 모듈을 구성하는 반도체 메모리 장치들 각각에 포함된 종단 회로의 예들을 나타내는 회로도이다.
도 7 내지 도 9는 도 1의 메모리 시스템에 포함된 메모리 모듈의 예들을 나타내는 회로도이다.
도 10은 본 발명의 제 2 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 11은 본 발명의 제 3 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 12는 동작 모드에 따라 도 3의 메모리 시스템을 구성하는 메모리 모듈들에 포함된 종단 회로가 가질 수 있는 종단 저항 값의 예를 나타내는 표이다.
<도면의 주요부분에 대한 부호의 설명>
1000, 2000: 메모리 시스템
1100, 2100: 메모리 컨트롤러
1200, 2200: 메모리 모듈
1210, 1220, 1230, 1240, 2210, 2220, 2230, 2240: 반도체 메모리 장치
1211, 1221, 1231, 1241: 종단 회로
2211, 2221, 2231, 2241, 2212, 2222, 2232, 2242: 종단 회로

Claims (10)

  1. 기판; 및
    커맨드/어드레스 신호(C/A), 데이터 신호 및 종단저항 제어신호에 응답하여 동작하며, 상기 기판의 표면에 장착되고 상기 커맨드/어드레스 신호가 전송되는 커맨드/어드레스 버스를 위한 종단 회로를 내포하는 복수의 반도체 메모리 장치를 포함하는 메모리 모듈.
  2. 제 1 항에 있어서,
    상기 커맨드/어드레스 신호는 커맨드 신호와 어드레스 신호가 패킷 형태로 결합된 패킷 데이터인 것을 특징으로 하는 메모리 모듈.
  3. 제 1 항에 있어서,
    상기 커맨드/어드레스 버스는 플라이-바이(fly-by) 구조를 가지며, 상기 반도체 메모리 장치들을 서로 전기적으로 연결하는 것을 특징으로 하는 메모리 모듈.
  4. 제 1 항에 있어서,
    상기 반도체 메모리 장치들 각각에 포함된 상기 종단 회로들은 각각 상기 종단저항 제어신호에 응답하여 상기 커맨드/어드레스 버스의 종단 저항 값을 변화시키는 것을 특징으로 하는 메모리 모듈.
  5. 제 1 항에 있어서, 상기 종단 회로는
    상기 커맨드/어드레스 버스에 연결된 제 1 단자를 갖는 종단 저항; 및
    상기 종단 저항의 제 2 단자와 종단 전압 사이에 결합되고 상기 종단저항 제어신호에 응답하여 스위칭 동작하는 제 1 트랜지스터를 포함하는 것을 특징으로 하는 메모리 모듈.
  6. 제 1 항에 있어서, 상기 종단 회로는
    종단 전압이 인가되는 제 1 단자를 갖고, 제 1 종단저항 제어신호에 응답하여 스위칭 동작하는 제 1 트랜지스터; 및
    상기 커맨드/어드레스 버스와 상기 제 1 트랜지스터의 제 2 단자 사이에 결합되고 제 2 종단저항 제어신호에 응답하여 변화하는 저항을 갖는 가변 종단 저항을 포함하는 것을 특징으로 하는 메모리 모듈.
  7. 제 1 항에 있어서, 상기 종단 회로는
    종단 전압이 인가되는 제 1 단자를 갖고, 제 1 종단저항 제어신호에 응답하여 스위칭 동작하는 제 1 트랜지스터;
    상기 제 1 트랜지스터의 제 2 단자에 연결된 제 1 단자를 갖는 제 1 종단 저항;
    상기 제 1 트랜지스터의 상기 제 2 단자에 연결된 제 1 단자를 갖는 제 2 종단 저항;
    상기 제 1 종단 저항의 제 2 단자와 상기 커맨드/어드레스 버스 사이에 결합되고, 제 2 종단저항 제어신호에 응답하여 스위칭하는 제 2 트랜지스터;
    상기 제 2 종단저항 제어신호의 위상을 반전시키는 인버터; 및
    상기 제 2 종단 저항의 제 2 단자와 상기 커맨드/어드레스 버스 사이에 결합되고, 상기 인버터의 출력신호에 응답하여 스위칭하는 제 3 트랜지스터를 포함하는 것을 특징으로 하는 메모리 모듈.
  8. 제 1 항에 있어서, 상기 종단 회로는
    상기 종단저항 제어신호에 응답하여 퓨즈 제어신호를 발생하는 퓨즈 제어회로;
    상기 커맨드/어드레스 버스에 연결된 제 1 단자를 갖는 종단 저항; 및
    상기 종단 저항의 제 2 단자와 종단 전압 사이에 결합되고 상기 퓨즈 제어신호에 응답하여 차단되는 퓨즈를 포함하는 것을 특징으로 하는 메모리 모듈.
  9. 제 1 항에 있어서, 상기 반도체 메모리 장치들 각각은
    상기 반도체 메모리 장치들 각각에 포함된 종단 회로들 각각을 상기 커맨드/어드레스 버스에 전기적으로 연결하기 위한 핀을 포함하는 것을 특징으로 하는 메모리 모듈.
  10. 커맨드/어드레스 신호(C/A), 데이터 신호 및 종단저항 제어신호를 발생하는 메모리 컨트롤러; 및
    상기 커맨드/어드레스 신호, 상기 데이터 신호 및 상기 종단저항 제어신호에 응답하여 동작하며, 상기 커맨드/어드레스 신호가 전송되는 커맨드/어드레스 버스를 위한 종단 회로를 갖는 복수의 반도체 메모리 장치를 구비한 메모리 모듈을 포함하는 메모리 시스템.
KR1020090133214A 2009-12-29 2009-12-29 메모리 모듈 및 이를 포함하는 메모리 시스템 KR20110076481A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090133214A KR20110076481A (ko) 2009-12-29 2009-12-29 메모리 모듈 및 이를 포함하는 메모리 시스템
US12/897,189 US8547761B2 (en) 2009-12-29 2010-10-04 Memory module and memory system comprising memory module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090133214A KR20110076481A (ko) 2009-12-29 2009-12-29 메모리 모듈 및 이를 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20110076481A true KR20110076481A (ko) 2011-07-06

Family

ID=44188859

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090133214A KR20110076481A (ko) 2009-12-29 2009-12-29 메모리 모듈 및 이를 포함하는 메모리 시스템

Country Status (2)

Country Link
US (1) US8547761B2 (ko)
KR (1) KR20110076481A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180068231A (ko) * 2016-12-13 2018-06-21 삼성전자주식회사 반도체 장치

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8762657B2 (en) * 2009-07-28 2014-06-24 Rambus Inc. Method and system for synchronizing address and control signals in threaded memory modules
US8996822B2 (en) * 2011-07-29 2015-03-31 Micron Technology, Inc. Multi-device memory serial architecture
US9384163B2 (en) * 2011-12-22 2016-07-05 Intel Corporation Non-linear termination for an on-package input/output architecture
US9214939B2 (en) * 2013-12-02 2015-12-15 Texas Instruments Deutschland Gmbh Adaptive bus termination apparatus and methods
KR20200051303A (ko) 2018-11-05 2020-05-13 에스케이하이닉스 주식회사 터미네이션 회로 및 이를 사용하는 반도체 장치
KR20220126364A (ko) * 2021-03-09 2022-09-16 에스케이하이닉스 주식회사 컴퓨터 시스템 및 이를 위한 인터페이스 회로

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW588235B (en) * 2001-04-02 2004-05-21 Via Tech Inc Motherboard with less power consumption
JP3799251B2 (ja) * 2001-08-24 2006-07-19 エルピーダメモリ株式会社 メモリデバイス及びメモリシステム
JP2004021916A (ja) * 2002-06-20 2004-01-22 Renesas Technology Corp データバス
KR20050001167A (ko) 2003-06-27 2005-01-06 삼성전자주식회사 반도체 메모리 소자의 종단장치
KR20060031109A (ko) 2004-10-07 2006-04-12 삼성전자주식회사 멀티 랭크 메모리 시스템 및 이를 위한 메모리 랭크별 온다이 터미네이션 저항 조절 방법
US7996590B2 (en) * 2004-12-30 2011-08-09 Samsung Electronics Co., Ltd. Semiconductor memory module and semiconductor memory system having termination resistor units
KR100805696B1 (ko) 2005-09-29 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
DE102006036822A1 (de) * 2006-08-07 2008-02-14 Qimonda Ag Verfahren zum Betrieb eines Speichermoduls und Speichermodul

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180068231A (ko) * 2016-12-13 2018-06-21 삼성전자주식회사 반도체 장치

Also Published As

Publication number Publication date
US20110161576A1 (en) 2011-06-30
US8547761B2 (en) 2013-10-01

Similar Documents

Publication Publication Date Title
KR20110076481A (ko) 메모리 모듈 및 이를 포함하는 메모리 시스템
CN105304141B (zh) 包括共用校准参考电阻器的存储器的系统及其校准方法
KR102070619B1 (ko) 온다이 터미네이션 회로, 이를 포함하는 반도체 장치 및 온다이 터미네이션 방법
KR100670674B1 (ko) 반도체 메모리 장치
KR100790821B1 (ko) 반도체 메모리 장치에서의 온다이 터미네이션 회로
WO1999046687A1 (fr) Emetteur de donnees
EP3208806B1 (en) Termination topology of memory system and associated memory module and control method
US7277337B1 (en) Memory module with a defective memory chip having defective blocks disabled by non-multiplexed address lines to the defective chip
KR19990076659A (ko) 다중 메모리 소자 모듈에서 기능을 인에이블시키기 위한 회로및 방법
KR20100029236A (ko) 입력/출력 버퍼에 대한 동적 임피던스 제어
CN106407135B (zh) 电子装置
US20090009212A1 (en) Calibration system and method
US11030141B2 (en) Apparatuses for independent tuning of on-die termination impedances and output driver impedances, and related methods, semiconductor devices, and systems
CN110659228B (zh) 存储器系统以及用于访问存储器系统的方法
US20090002091A1 (en) On die termination device that can control terminal resistance
US20060215467A1 (en) Method of increasing data setup and hold margin in case of non-symmetrical PVT
CN111406285B (zh) 用于在存储器件中产生交错延迟的系统和方法
KR101959929B1 (ko) 메모리 시스템과 관련 메모리 모듈의 터미네이션 토폴로지 및 제어 방법
KR100480647B1 (ko) 메모리 시스템의 능동 종단저항 및 저항값 조절방법
KR100362056B1 (ko) 본딩 패드에 의해 프리세팅된 데이터 입출력-구성 형태를갖는 집적 반도체칩
CN110782929B (zh) 每个通路的占空比校正
JP2008277515A (ja) 半導体装置
KR100323254B1 (ko) 반도체 집적 회로
US9542305B2 (en) Impedance matching for high speed signaling in memory system
KR100766374B1 (ko) 반도체 메모리의 센스앰프 스트로브 신호 생성장치 및 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid