JP2001189076A - 同期式メモリ装置のデータ出力装置 - Google Patents
同期式メモリ装置のデータ出力装置Info
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Abstract
(57)【要約】
【課題】 ２ビットプリフェッチ方式とウェーブパイプ
ライン方式の両方式を適用した高速データ出力可能なDD
R SDRAMを提供する。 【解決手段】 偶数バンクに接続された第1感知増幅器
から出力された偶数データを貯蔵するための第1貯蔵手
段と、奇数バンクに接続された第2感知増幅器から出力
された奇数データを貯蔵するための第2貯蔵手段と、前
記第1貯蔵手段及び前記第2貯蔵手段に接続された前記偶
数データ及び前記奇数データを同時に入力するための選
択手段と、クロック信号の立ち上がりエッジに同期させ
て前記偶数データ及び前記奇数データのいずれか１つを
貯蔵及び出力する第3貯蔵手段と、クロック信号の立ち
下がりエッジに同期させて前記偶数データ及び前記奇数
データのいずれか１つを貯蔵及び出力する第4貯蔵手段
と、前記第3貯蔵手段から入力されたデータ及び前記第4
貯蔵手段から入力されたデータを出力するデータ出力手
段とを備える。
ライン方式の両方式を適用した高速データ出力可能なDD
R SDRAMを提供する。 【解決手段】 偶数バンクに接続された第1感知増幅器
から出力された偶数データを貯蔵するための第1貯蔵手
段と、奇数バンクに接続された第2感知増幅器から出力
された奇数データを貯蔵するための第2貯蔵手段と、前
記第1貯蔵手段及び前記第2貯蔵手段に接続された前記偶
数データ及び前記奇数データを同時に入力するための選
択手段と、クロック信号の立ち上がりエッジに同期させ
て前記偶数データ及び前記奇数データのいずれか１つを
貯蔵及び出力する第3貯蔵手段と、クロック信号の立ち
下がりエッジに同期させて前記偶数データ及び前記奇数
データのいずれか１つを貯蔵及び出力する第4貯蔵手段
と、前記第3貯蔵手段から入力されたデータ及び前記第4
貯蔵手段から入力されたデータを出力するデータ出力手
段とを備える。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ装置
において、DDR(Double Data Rate)同期式メモリのデー
タ出力装置に関し、特にデータがクロックの立ち上がり
エッジ及び立ち下がりエッジに同期されて出力されるDD
R SDRAMに関する。
において、DDR(Double Data Rate)同期式メモリのデー
タ出力装置に関し、特にデータがクロックの立ち上がり
エッジ及び立ち下がりエッジに同期されて出力されるDD
R SDRAMに関する。
【０００２】
【従来の技術】一般に、DDR(Double Data Rate)同期式
メモリ装置とは、従来のSDR(Single Data Rate)同期式
メモリ装置がクロックの立ち上がりエッジでのみデータ
を出力するのに対し、クロックの立ち上がりエッジ及び
立ち下がりエッジの両方においてデータを出力する方式
を使用したメモリ装置をいう。
メモリ装置とは、従来のSDR(Single Data Rate)同期式
メモリ装置がクロックの立ち上がりエッジでのみデータ
を出力するのに対し、クロックの立ち上がりエッジ及び
立ち下がりエッジの両方においてデータを出力する方式
を使用したメモリ装置をいう。
【０００３】図１は、従来の技術にかかるデータ出力装
置が含まれた同期式メモリ装置の回路図である。
置が含まれた同期式メモリ装置の回路図である。
【０００４】多数のレジスタ(Register)を使用するウェ
ーブパイプライン(Wave Pipeline)方式が適用された同
期式メモリ装置に関して、データを高速に出力させ、デ
ータの帯域幅(Bandwidth)をさらに高めたDDR同期式メモ
リにおいても同様にウェーブパイプライン方式がデータ
の出力経路に適用される。
ーブパイプライン(Wave Pipeline)方式が適用された同
期式メモリ装置に関して、データを高速に出力させ、デ
ータの帯域幅(Bandwidth)をさらに高めたDDR同期式メモ
リにおいても同様にウェーブパイプライン方式がデータ
の出力経路に適用される。
【０００５】図1において、メモリに入力された命令信
号（Command）は、命令デコーダ(Command Decoder)120
に入力される。命令デコーダ120は、入力された命令信
号をデコード(Decoding)してそれに適合した信号を生成
する。
号（Command）は、命令デコーダ(Command Decoder)120
に入力される。命令デコーダ120は、入力された命令信
号をデコード(Decoding)してそれに適合した信号を生成
する。
【０００６】例えば、同期式メモリにおいて読出し命令
信号として/CS、/RAS、/CAS、/WEが入力された場合、命
令デコーダ120は、メモリ内部において読出し動作の開
始を指示する読出し信号122及びバースト長の情報を有
しているbst＿end信号124を生成する。
信号として/CS、/RAS、/CAS、/WEが入力された場合、命
令デコーダ120は、メモリ内部において読出し動作の開
始を指示する読出し信号122及びバースト長の情報を有
しているbst＿end信号124を生成する。
【０００７】この信号は、モードレジスタ(Mode Regist
er)130にプログラム(Programming)されたCASレイテンシ
信号（CAS latency）132とクロックバッファ(Clock Buf
fer)110から生成された内部クロック信号であるiclk(In
ternal Clock)信号112と共にデータ出力制御部170に入
力されて複数のレジスタの入力と出力を制御する信号で
あるパイプ入力信号(pin)180とパイプ出力信号(pout)18
2とを生成する。
er)130にプログラム(Programming)されたCASレイテンシ
信号（CAS latency）132とクロックバッファ(Clock Buf
fer)110から生成された内部クロック信号であるiclk(In
ternal Clock)信号112と共にデータ出力制御部170に入
力されて複数のレジスタの入力と出力を制御する信号で
あるパイプ入力信号(pin)180とパイプ出力信号(pout)18
2とを生成する。
【０００８】(N+1)個のカラムアドレス(Column Addres
s)信号は、(N+1)個のカラムアドレスバッファ140を介し
て内部カラムアドレス信号(ca<0:n>)142を生成する。内
部カラムアドレス信号(ca<0:n>)は、バースト読出し(Bu
rst Read)動作の際に連続的な内部カラムアドレス(Colu
mn Address)を生成するバーストカラムアドレスカウン
タ(Burst Column Address Counter)150にスタートアド
レスとして入力される。
s)信号は、(N+1)個のカラムアドレスバッファ140を介し
て内部カラムアドレス信号(ca<0:n>)142を生成する。内
部カラムアドレス信号(ca<0:n>)は、バースト読出し(Bu
rst Read)動作の際に連続的な内部カラムアドレス(Colu
mn Address)を生成するバーストカラムアドレスカウン
タ(Burst Column Address Counter)150にスタートアド
レスとして入力される。
【０００９】バーストカラムアドレスカウンタ150は、
内部クロック(iclk)112により同期されてカラムアドレ
スデコーダ160にカラムアドレスを伝達し、カラムアド
レスデコーダ160は出力信号(Yi)165を出力する。
内部クロック(iclk)112により同期されてカラムアドレ
スデコーダ160にカラムアドレスを伝達し、カラムアド
レスデコーダ160は出力信号(Yi)165を出力する。
【００１０】出力信号(Yi)165によってビットライン感
知増幅器(Bit Line Sense Amplifier)210が選択され
る。バンク活性化命令(Bank Active Command)によりワ
ードライン(Word Line)211が選択された場合、セルキャ
パシタ214に貯蔵されているデータは、ビットライン(Bi
t Line)212に載せられることとなり、ビットライン感知
増幅器210により感知増幅される。
知増幅器(Bit Line Sense Amplifier)210が選択され
る。バンク活性化命令(Bank Active Command)によりワ
ードライン(Word Line)211が選択された場合、セルキャ
パシタ214に貯蔵されているデータは、ビットライン(Bi
t Line)212に載せられることとなり、ビットライン感知
増幅器210により感知増幅される。
【００１１】ビットライン感知増幅器210によって増幅
されたデータは、ローカル入出力ライン(Local IO)に載
せられることとなる。ローカル入出力ライン(Local IO)
に伝達されたデータは、ローカル入出力ライン感知増幅
器(IO Sense Amplifier)220を介して再び感知、増幅さ
れてグローバル入出力ライン(Global IO)230に載せられ
ることとなる。
されたデータは、ローカル入出力ライン(Local IO)に載
せられることとなる。ローカル入出力ライン(Local IO)
に伝達されたデータは、ローカル入出力ライン感知増幅
器(IO Sense Amplifier)220を介して再び感知、増幅さ
れてグローバル入出力ライン(Global IO)230に載せられ
ることとなる。
【００１２】データ出力制御部170から出力されたパイ
プ入力信号(pin<0:n>)180-0〜180-nは、レジスタの入力
スイッチ184-0〜184-nを制御してグローバル入出力ライ
ン230に連続的に載せられたデータを順にレジスタ190-0
〜190-nに貯蔵する役割をする。したがって、n個のレジ
スタがあれば、n個のパイプ入力信号(pin)が存在する。
プ入力信号(pin<0:n>)180-0〜180-nは、レジスタの入力
スイッチ184-0〜184-nを制御してグローバル入出力ライ
ン230に連続的に載せられたデータを順にレジスタ190-0
〜190-nに貯蔵する役割をする。したがって、n個のレジ
スタがあれば、n個のパイプ入力信号(pin)が存在する。
【００１３】また、データ出力制御部170から出力され
たパイプ出力信号(pout<0:n>)182-0〜182-nは、各レジ
スタの出力スイッチを制御してレジスタに貯蔵されてい
るデータを順に出力ドライバー200に送り、データ(DQ)2
90を出力する役割を果す信号である。同様に、n個のレ
ジスタがあればn個のパイプ出力信号(pout)が存在す
る。
たパイプ出力信号(pout<0:n>)182-0〜182-nは、各レジ
スタの出力スイッチを制御してレジスタに貯蔵されてい
るデータを順に出力ドライバー200に送り、データ(DQ)2
90を出力する役割を果す信号である。同様に、n個のレ
ジスタがあればn個のパイプ出力信号(pout)が存在す
る。
【００１４】図2は、従来の技術にかかる図1に示した同
期式メモリのデータ出力に関する信号のフローチャート
であって、CASレイテンシは3であって、バースト長は4
である場合を示す。
期式メモリのデータ出力に関する信号のフローチャート
であって、CASレイテンシは3であって、バースト長は4
である場合を示す。
【００１５】外部のクロックがメモリに入力されて内部
クロック(iclk)が生成される。読出し命令が入力されれ
ば、読出し命令が入力されたクロックからCL(Cas Laten
cy)−1個のクロックが過ぎた後に最初のパイプ出力信号
(pout)がイネーブル(enable)され、以後のクロックに応
じてバースト長だけ、順にパイプ出力信号(pout)がイネ
ーブルされる。
クロック(iclk)が生成される。読出し命令が入力されれ
ば、読出し命令が入力されたクロックからCL(Cas Laten
cy)−1個のクロックが過ぎた後に最初のパイプ出力信号
(pout)がイネーブル(enable)され、以後のクロックに応
じてバースト長だけ、順にパイプ出力信号(pout)がイネ
ーブルされる。
【００１６】CL−1個が過ぎたクロックからそれぞれの
パイプ出力信号(pout)によりクロックアクセスタイム(C
lock Access Time、tAC)程度の時間が過ぎた後にデータ
が出力され、このデータは出力保持時間(Output Hold T
ime、tOH)程度の間保持される。
パイプ出力信号(pout)によりクロックアクセスタイム(C
lock Access Time、tAC)程度の時間が過ぎた後にデータ
が出力され、このデータは出力保持時間(Output Hold T
ime、tOH)程度の間保持される。
【００１７】以上で説明したように、ウェーブパイプラ
イン方式を適用すれば、データを高速に出力することの
できるため、DDR SDRAMにも前記ウェーブパイプライン
方式を適用すれば、データを高速に出力することができ
る。ところが、DDR SDRAMは、クロックの両側エッジを
使用してデータを出力させるため、通常2ビットプリフ
ェッチ方式(2Bit Prefetch)を適用している。したがっ
てDDR SDRAMでは、2ビットプリフェッチ方式とウェーブ
パイプライン方式の両方式を適用するためには新しいデ
ータ出力経路の設計が必要となる。
イン方式を適用すれば、データを高速に出力することの
できるため、DDR SDRAMにも前記ウェーブパイプライン
方式を適用すれば、データを高速に出力することができ
る。ところが、DDR SDRAMは、クロックの両側エッジを
使用してデータを出力させるため、通常2ビットプリフ
ェッチ方式(2Bit Prefetch)を適用している。したがっ
てDDR SDRAMでは、2ビットプリフェッチ方式とウェーブ
パイプライン方式の両方式を適用するためには新しいデ
ータ出力経路の設計が必要となる。
【００１８】
【発明が解決しようとする課題】本発明は、2ビットプ
リフェッチ方式とウェーブパイプライン方式の両方式を
適用して高速のデータ出力を可能にするDDR SDRAMを提
供することが目的である。
リフェッチ方式とウェーブパイプライン方式の両方式を
適用して高速のデータ出力を可能にするDDR SDRAMを提
供することが目的である。
【００１９】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る同期式メモリ装置のデータ出力装置
は、同期式メモリ装置に含まれたデータ出力装置におい
て、選択された偶数バンクに接続された第1感知増幅器
から出力された偶数データを順に貯蔵するための第1貯
蔵手段と、選択された奇数バンクに接続された第2感知
増幅器から出力された奇数データを順に貯蔵するための
第2貯蔵手段と、前記第1貯蔵手段及び前記第2貯蔵手段
に接続された前記偶数データ及び前記奇数データを同時
に入力させるための選択手段と、クロック信号の立ち上
がりエッジに同期させて前記偶数データ及び前記奇数デ
ータの内のいずれか１つを貯蔵及び出力する第3貯蔵手
段と、クロック信号の立ち下がりエッジに同期させて前
記偶数データ及び前記奇数データの内のいずれか１つを
貯蔵及び出力する第4貯蔵手段と、前記第3貯蔵手段から
入力されたデータ及び前記第4貯蔵手段から入力された
データを出力するデータ出力手段とを備える。
に、本発明に係る同期式メモリ装置のデータ出力装置
は、同期式メモリ装置に含まれたデータ出力装置におい
て、選択された偶数バンクに接続された第1感知増幅器
から出力された偶数データを順に貯蔵するための第1貯
蔵手段と、選択された奇数バンクに接続された第2感知
増幅器から出力された奇数データを順に貯蔵するための
第2貯蔵手段と、前記第1貯蔵手段及び前記第2貯蔵手段
に接続された前記偶数データ及び前記奇数データを同時
に入力させるための選択手段と、クロック信号の立ち上
がりエッジに同期させて前記偶数データ及び前記奇数デ
ータの内のいずれか１つを貯蔵及び出力する第3貯蔵手
段と、クロック信号の立ち下がりエッジに同期させて前
記偶数データ及び前記奇数データの内のいずれか１つを
貯蔵及び出力する第4貯蔵手段と、前記第3貯蔵手段から
入力されたデータ及び前記第4貯蔵手段から入力された
データを出力するデータ出力手段とを備える。
【００２０】
【発明の実施の形態】以下、本発明が属する技術分野に
おいて通常の知識を有する者が本発明の技術的思想を容
易に実施できる程度に詳細に説明するため、添付した図
面を参照して本発明の最も好ましい実施の形態を説明す
る。
おいて通常の知識を有する者が本発明の技術的思想を容
易に実施できる程度に詳細に説明するため、添付した図
面を参照して本発明の最も好ましい実施の形態を説明す
る。
【００２１】通常、2ビットプリフェッチ方式が適用さ
れる同期式メモリ装置は、バンクが偶数と奇数とに分け
られている。図3a、図3bに本発明に係るデータ出力装置
を備えるDDR同期式メモリ装置の回路図を示す。図3a、
図3bに示すように、前記の同期式メモリ装置にウェーブ
パイプライン方式を適用するために、本発明のデータ出
力装置300は、偶数バンクのデータを貯蔵する複数の偶
数レジスタ320-0〜320-nと、奇数バンクのデータを貯蔵
する複数の奇数レジスタ330-0〜330-nと、優先順位制御
信号(sose<0:n>)345-0〜345-nに応答して前記偶数レジ
スタから出力されたデータと前記奇数レジスタから出力
されたデータとを順に出力する複数のマルチプレクサ34
0-0〜340-nと、前記マルチプレクサから先に出力された
データをラッチした後、クロックの立ち上がりエッジに
同期させて出力するrdoレジスタ350と、前記マルチプレ
クサから後に出力されたデータをラッチした後、クロッ
クの立ち下がりエッジに同期させて出力するfdoレジス
タ360と、前記rdoレジスタ350及びfdoレジスタ360から
伝達されたデータをバッファリングしてメモリ外部に出
力するための出力ドライバー370を含んで構成される。
れる同期式メモリ装置は、バンクが偶数と奇数とに分け
られている。図3a、図3bに本発明に係るデータ出力装置
を備えるDDR同期式メモリ装置の回路図を示す。図3a、
図3bに示すように、前記の同期式メモリ装置にウェーブ
パイプライン方式を適用するために、本発明のデータ出
力装置300は、偶数バンクのデータを貯蔵する複数の偶
数レジスタ320-0〜320-nと、奇数バンクのデータを貯蔵
する複数の奇数レジスタ330-0〜330-nと、優先順位制御
信号(sose<0:n>)345-0〜345-nに応答して前記偶数レジ
スタから出力されたデータと前記奇数レジスタから出力
されたデータとを順に出力する複数のマルチプレクサ34
0-0〜340-nと、前記マルチプレクサから先に出力された
データをラッチした後、クロックの立ち上がりエッジに
同期させて出力するrdoレジスタ350と、前記マルチプレ
クサから後に出力されたデータをラッチした後、クロッ
クの立ち下がりエッジに同期させて出力するfdoレジス
タ360と、前記rdoレジスタ350及びfdoレジスタ360から
伝達されたデータをバッファリングしてメモリ外部に出
力するための出力ドライバー370を含んで構成される。
【００２２】入出力感知増幅器220aで増幅された前記偶
数バンクから出力された偶数データは、各偶数レジスタ
に貯蔵され、入出力感知増幅器220bで増幅された前記奇
数バンクから出力された奇数データは、各奇数レジスタ
に貯蔵される。
数バンクから出力された偶数データは、各偶数レジスタ
に貯蔵され、入出力感知増幅器220bで増幅された前記奇
数バンクから出力された奇数データは、各奇数レジスタ
に貯蔵される。
【００２３】各偶数レジスタ320-0〜320-nは、偶数グロ
ーバル入出力ライン230aに載せられた前記偶数データを
対応する各スイッチング素子310-0〜310-nを介して取り
込んで貯蔵する。各スイッチング素子310-0〜310-nは、
複数のパイプ入力信号315-0〜315-nに応答して動作す
る。
ーバル入出力ライン230aに載せられた前記偶数データを
対応する各スイッチング素子310-0〜310-nを介して取り
込んで貯蔵する。各スイッチング素子310-0〜310-nは、
複数のパイプ入力信号315-0〜315-nに応答して動作す
る。
【００２４】同様に、各奇数レジスタ330-0〜330-nは、
奇数グローバル入出力ライン230bに載せられた前記奇数
データを対応する各スイッチング素子311-0〜311-nを介
して取り込んで貯蔵する。各スイッチング素子311-0〜3
11-nは、複数のパイプ入力信号316-0〜316-nに応答して
動作する。
奇数グローバル入出力ライン230bに載せられた前記奇数
データを対応する各スイッチング素子311-0〜311-nを介
して取り込んで貯蔵する。各スイッチング素子311-0〜3
11-nは、複数のパイプ入力信号316-0〜316-nに応答して
動作する。
【００２５】図4、図5に示したように、データ出力制御
回路520から出力されたパイプ入力信号315は、前記デー
タ出力制御回路520に入力されたCASレイテンシ信号45
3、読出し信号451、bst＿end信号452、rclk信号541、fc
lk信号542が利用されて生成される。
回路520から出力されたパイプ入力信号315は、前記デー
タ出力制御回路520に入力されたCASレイテンシ信号45
3、読出し信号451、bst＿end信号452、rclk信号541、fc
lk信号542が利用されて生成される。
【００２６】上記したように、CASレイテンシ信号453
は、モードレジスタ420にプログラムされており、読出
し信号451とbst＿end信号は、読出し命令信号400に応答
して命令デコーダ410によって生成され、出力される。
は、モードレジスタ420にプログラムされており、読出
し信号451とbst＿end信号は、読出し命令信号400に応答
して命令デコーダ410によって生成され、出力される。
【００２７】rclk信号541とfclk信号542は、各々外部ク
ロック信号(CLK)の立ち上がりエッジ及び立ち下がりエ
ッジに同期して生成されるが、遅延固定ループ回路(DL
L)510に入力された内部クロック信号(iclk)456に応答し
て遅延固定ループ回路(DLL)510で生成されて出力され
る。上記したように、内部クロック信号456は、クロッ
クバッファ440に入力された外部クロック信号402が利用
されて生成される。
ロック信号(CLK)の立ち上がりエッジ及び立ち下がりエ
ッジに同期して生成されるが、遅延固定ループ回路(DL
L)510に入力された内部クロック信号(iclk)456に応答し
て遅延固定ループ回路(DLL)510で生成されて出力され
る。上記したように、内部クロック信号456は、クロッ
クバッファ440に入力された外部クロック信号402が利用
されて生成される。
【００２８】各マルチプレクサ340-0〜340-nには、偶数
及び奇数レジスタから各々偶数データ及び奇数データが
同時に入力される。各マルチプレクサは、sose信号345-
0〜345-nの制御を受けて、rdoレジスタ及びfdoレジスタ
に各々偶数データ及び奇数データを、あるいはrdoレジ
スタ及びfdoレジスタに各々奇数データ及び偶数データ
を伝達する。
及び奇数レジスタから各々偶数データ及び奇数データが
同時に入力される。各マルチプレクサは、sose信号345-
0〜345-nの制御を受けて、rdoレジスタ及びfdoレジスタ
に各々偶数データ及び奇数データを、あるいはrdoレジ
スタ及びfdoレジスタに各々奇数データ及び偶数データ
を伝達する。
【００２９】図7はマルチプレクサの構成を示した回路
図である。
図である。
【００３０】図7に示したように、マルチプレクサ340
は、4個のスイッチング素子710a、710b、710c、710dか
ら構成されており、各スイッチング素子はsose信号720
a、720bと反転されたsose信号(/sose)により制御され
る。
は、4個のスイッチング素子710a、710b、710c、710dか
ら構成されており、各スイッチング素子はsose信号720
a、720bと反転されたsose信号(/sose)により制御され
る。
【００３１】スイッチング素子710a、710bは、第1バッ
ファ342に接続され、スイッチング素子710c、710dは、
第2バッファ344に接続される。第1バッファ342は、rdo
レジスタ350から出力されるデータを一時貯蔵し、第2バ
ッファ344は、fdoレジスタ360から出力されるデータを
一時貯蔵する。
ファ342に接続され、スイッチング素子710c、710dは、
第2バッファ344に接続される。第1バッファ342は、rdo
レジスタ350から出力されるデータを一時貯蔵し、第2バ
ッファ344は、fdoレジスタ360から出力されるデータを
一時貯蔵する。
【００３２】第1及び第4スイッチング素子710a、710dの
入力端は、偶数レジスタの出力端に接続され、第2及び
第3スイッチング素子710b、710cの入力端は、奇数レジ
スタの出力端に接続される。また第1及び第2スイッチン
グ素子710a、710bの出力端は、第1バッファ342の入力端
に接続され、第3及び第4スイッチング素子710c、710dの
出力端は第2バッファ344の入力端に接続される。
入力端は、偶数レジスタの出力端に接続され、第2及び
第3スイッチング素子710b、710cの入力端は、奇数レジ
スタの出力端に接続される。また第1及び第2スイッチン
グ素子710a、710bの出力端は、第1バッファ342の入力端
に接続され、第3及び第4スイッチング素子710c、710dの
出力端は第2バッファ344の入力端に接続される。
【００３３】sose信号720a、720bが入力されて第1スイ
ッチング素子710a及び第3スイッチング素子710cが動作
する場合、偶数レジスタ320に貯蔵された偶数データは
第1バッファ342に出力され、奇数レジスタ330に貯蔵さ
れた奇数データは第2バッファ344に出力される。
ッチング素子710a及び第3スイッチング素子710cが動作
する場合、偶数レジスタ320に貯蔵された偶数データは
第1バッファ342に出力され、奇数レジスタ330に貯蔵さ
れた奇数データは第2バッファ344に出力される。
【００３４】これに対し、反転されたsose信号(/sose)7
30a、730bが入力されて第2スイッチング素子710b及び第
4スイッチング素子710dが動作する場合、偶数レジスタ3
20に貯蔵された偶数データは第2バッファ344に出力さ
れ、奇数レジスタ330に貯蔵された奇数データは第1バッ
ファ342に出力される。
30a、730bが入力されて第2スイッチング素子710b及び第
4スイッチング素子710dが動作する場合、偶数レジスタ3
20に貯蔵された偶数データは第2バッファ344に出力さ
れ、奇数レジスタ330に貯蔵された奇数データは第1バッ
ファ342に出力される。
【００３５】即ち、sose信号に応じて、出力ドライバー
370からデータ（DQ）として偶数データが先に出力され
るか、奇数データが先に出力されるかが決定される。
370からデータ（DQ）として偶数データが先に出力され
るか、奇数データが先に出力されるかが決定される。
【００３６】sose信号は、sose信号発生器530で生成さ
れる。図4及び図5に示すように、sose信号発生器530
は、CASレイテンシ信号（CAS latency）453、読出し信
号（read）451、ca<0>信号454、rclk信号541、fclk信号
542を取り込んで、sose信号345-0〜345-nを生成する。
ここで、ca<0>信号454は、カラムアドレスバッファ430
から出力された内部カラムアドレスca<0:n>の下位ビッ
トである。このca<0>に応じてデータ出力時にスタート
アドレスが偶数(ca<0>="low")であるのか、または奇数
(ca<0>="high")であるのかが決定される。ca<0>以外のc
a<1:n>信号は、内部クロック信号(iclk)456に同期して
偶数バンク方向に向かったYi信号165a、及び奇数バンク
方向に向かったYj信号165bをイネーブルさせる。各ビッ
トライン感知増幅器210a、210bにより増幅された偶数及
び奇数データは、各々Yi及びYj信号に応答してローカル
入出力ラインに載せられることとなる。感知増幅器220
a、220bにより再び増幅された偶数データ及び奇数デー
タは、各々偶数グローバル入出力ライン230a及び奇数グ
ローバル入出力ライン230bに載せられることとなる。
れる。図4及び図5に示すように、sose信号発生器530
は、CASレイテンシ信号（CAS latency）453、読出し信
号（read）451、ca<0>信号454、rclk信号541、fclk信号
542を取り込んで、sose信号345-0〜345-nを生成する。
ここで、ca<0>信号454は、カラムアドレスバッファ430
から出力された内部カラムアドレスca<0:n>の下位ビッ
トである。このca<0>に応じてデータ出力時にスタート
アドレスが偶数(ca<0>="low")であるのか、または奇数
(ca<0>="high")であるのかが決定される。ca<0>以外のc
a<1:n>信号は、内部クロック信号(iclk)456に同期して
偶数バンク方向に向かったYi信号165a、及び奇数バンク
方向に向かったYj信号165bをイネーブルさせる。各ビッ
トライン感知増幅器210a、210bにより増幅された偶数及
び奇数データは、各々Yi及びYj信号に応答してローカル
入出力ラインに載せられることとなる。感知増幅器220
a、220bにより再び増幅された偶数データ及び奇数デー
タは、各々偶数グローバル入出力ライン230a及び奇数グ
ローバル入出力ライン230bに載せられることとなる。
【００３７】各々偶数レジスタ320-0〜320-n及び奇数レ
ジスタ330-0〜330-nに貯蔵される偶数データ及び奇数デ
ータは、CASレイテンシ信号453及びca<0>信号454に含ま
れた情報を利用してsose信号345-0〜345-nの制御に応じ
て、rdoレジスタ350及びfdoレジスタ360、またはfdoレ
ジスタ360及びrdoレジスタ350に伝達される。
ジスタ330-0〜330-nに貯蔵される偶数データ及び奇数デ
ータは、CASレイテンシ信号453及びca<0>信号454に含ま
れた情報を利用してsose信号345-0〜345-nの制御に応じ
て、rdoレジスタ350及びfdoレジスタ360、またはfdoレ
ジスタ360及びrdoレジスタ350に伝達される。
【００３８】例えば、CASレイテンシが2であって、カラ
ムアドレス(ca<0>)がロジックローであるならば、偶数
レジスタに貯蔵されたデータはrdoレジスタ350に伝達さ
れ、奇数レジスタに貯蔵されたデータはfdoレジスタ360
に伝達される。カラムアドレス(ca<0>)がロジックハイ
であるならば、奇数レジスタに貯蔵されたデータはrdo
レジスタ350に伝達され、偶数レジスタに貯蔵されたデ
ータはfdoレジスタ360に伝達される。
ムアドレス(ca<0>)がロジックローであるならば、偶数
レジスタに貯蔵されたデータはrdoレジスタ350に伝達さ
れ、奇数レジスタに貯蔵されたデータはfdoレジスタ360
に伝達される。カラムアドレス(ca<0>)がロジックハイ
であるならば、奇数レジスタに貯蔵されたデータはrdo
レジスタ350に伝達され、偶数レジスタに貯蔵されたデ
ータはfdoレジスタ360に伝達される。
【００３９】CASレイテンシが2.5である場合には、カラ
ムアドレス(ca<0>)がロジックローであるならば、偶数
レジスタに貯蔵されたデータはfdoレジスタ360に伝達さ
れ、奇数レジスタに貯蔵されたデータはrdoレジスタ350
に伝達される。カラムアドレス(ca<0>)がロジックハイ
であるならば、奇数レジスタに貯蔵されたデータはfdo
レジスタ360に伝達され、偶数レジスタに貯蔵されたデ
ータはrdoレジスタ350に伝達される。
ムアドレス(ca<0>)がロジックローであるならば、偶数
レジスタに貯蔵されたデータはfdoレジスタ360に伝達さ
れ、奇数レジスタに貯蔵されたデータはrdoレジスタ350
に伝達される。カラムアドレス(ca<0>)がロジックハイ
であるならば、奇数レジスタに貯蔵されたデータはfdo
レジスタ360に伝達され、偶数レジスタに貯蔵されたデ
ータはrdoレジスタ350に伝達される。
【００４０】この場合、従来のパイプライン技術(pipel
ine technique)が適用された同期式メモリと同様に、複
数の奇数レジスタ及び偶数レジスタに貯蔵されたデータ
を順にrdoレジスタ及びfdoレジスタに伝達するために、
rpout信号及びfpout信号が必要である。
ine technique)が適用された同期式メモリと同様に、複
数の奇数レジスタ及び偶数レジスタに貯蔵されたデータ
を順にrdoレジスタ及びfdoレジスタに伝達するために、
rpout信号及びfpout信号が必要である。
【００４１】図6に示したように、rpout信号 355-0〜35
5-nは、rpout＿en信号 552及び遅延固定ループ回路(DL
L) 510の出力信号fclk 542が入力され、rpout信号発生
器610によって生成される。同様に、fpout信号 365-0〜
365-nは、fpout＿en信号 553及び遅延固定ループ回路(D
LL) 510の出力信号rclk 541が入力され、fpout信号発生
器620によって生成される。rpout＿en信号552及びfpout
＿en信号553は、データ出力制御器520によって生成さ
れ、CASレイテンシとバースト長の情報を含んでいる信
号である。
5-nは、rpout＿en信号 552及び遅延固定ループ回路(DL
L) 510の出力信号fclk 542が入力され、rpout信号発生
器610によって生成される。同様に、fpout信号 365-0〜
365-nは、fpout＿en信号 553及び遅延固定ループ回路(D
LL) 510の出力信号rclk 541が入力され、fpout信号発生
器620によって生成される。rpout＿en信号552及びfpout
＿en信号553は、データ出力制御器520によって生成さ
れ、CASレイテンシとバースト長の情報を含んでいる信
号である。
【００４２】図8はrpout信号発生器を示す回路図であ
る。
る。
【００４３】図8に示したように、rpout信号発生器は、
NANDゲート810、インバータ820、シフトレジスタ840か
ら構成される。NANDゲート810は、fclk信号542とrpout
＿en信号552を取り込んで出力信号を生成する。この出
力信号は、インバータ820に入力されて反転された信号r
pout＿inc信号830として出力される。rpout＿inc信号83
0が、シフトレジスタ840に入力され、rpout＿en信号552
によってイネーブルされることによって、複数のrpout
信号（rpout<0:n>）355-0〜355-nが生成される。
NANDゲート810、インバータ820、シフトレジスタ840か
ら構成される。NANDゲート810は、fclk信号542とrpout
＿en信号552を取り込んで出力信号を生成する。この出
力信号は、インバータ820に入力されて反転された信号r
pout＿inc信号830として出力される。rpout＿inc信号83
0が、シフトレジスタ840に入力され、rpout＿en信号552
によってイネーブルされることによって、複数のrpout
信号（rpout<0:n>）355-0〜355-nが生成される。
【００４４】図6に示すように、fpout信号もrpout信号
を発生する過程と同様に生成される。この場合、複数の
fpout信号365-0〜365-nは、fpout信号発生器620に入力
されるfpout＿en信号553及びrclk信号541を利用して生
成される。
を発生する過程と同様に生成される。この場合、複数の
fpout信号365-0〜365-nは、fpout信号発生器620に入力
されるfpout＿en信号553及びrclk信号541を利用して生
成される。
【００４５】図9は、CASレイテンシが2であって、バー
スト長が2であるDDR同期式メモリにおけるデータ出力の
状態を示すタイミングチャートである。
スト長が2であるDDR同期式メモリにおけるデータ出力の
状態を示すタイミングチャートである。
【００４６】rclk信号は外部クロック信号の立ち上がり
エッジに同期して発生し、fclk信号は外部クロック信号
の立ち下がりエッジに同期して発生する。
エッジに同期して発生し、fclk信号は外部クロック信号
の立ち下がりエッジに同期して発生する。
【００４７】rpout＿en信号に応答して、fclk信号に同
期されたrpout＿inc信号によりrpout信号（rpout<0:n
>）が発生し、fpout＿en信号に応答して、rclk信号に同
期をされたfpout＿inc信号によりfpout信号（fpout<0:n
>）が発生する。
期されたrpout＿inc信号によりrpout信号（rpout<0:n
>）が発生し、fpout＿en信号に応答して、rclk信号に同
期をされたfpout＿inc信号によりfpout信号（fpout<0:n
>）が発生する。
【００４８】rdo＿en信号に応答して、rclk＿do信号がr
clk信号に同期して発生し、このrclk＿do信号が活性化
された直後にrdoレジスタにラッチされたデータが出力
ドライバーを介して出力される。
clk信号に同期して発生し、このrclk＿do信号が活性化
された直後にrdoレジスタにラッチされたデータが出力
ドライバーを介して出力される。
【００４９】また、fdo＿en信号に応答して、fclk＿do
信号がfclk信号に同期して発生し、このfclk＿do信号が
活性化された直後にfdoレジスタにラッチされたデータ
が出力ドライバーを介して出力される。
信号がfclk信号に同期して発生し、このfclk＿do信号が
活性化された直後にfdoレジスタにラッチされたデータ
が出力ドライバーを介して出力される。
【００５０】
【発明の効果】以上で詳述した本発明に係る同期式メモ
リのデータ出力装置は、200MHz以上の高速で動作するDD
R同期式メモリ装置にも適用可能であり、またデータ出
力装置の回路構成が簡単となることから連続的なデータ
出力に起因した電力損失を低減することが可能となる利
点がある。
リのデータ出力装置は、200MHz以上の高速で動作するDD
R同期式メモリ装置にも適用可能であり、またデータ出
力装置の回路構成が簡単となることから連続的なデータ
出力に起因した電力損失を低減することが可能となる利
点がある。
【図１】 従来技術のデータ出力装置が含まれた同期式
メモリ装置を示す回路図である。
メモリ装置を示す回路図である。
【図２】 従来技術の同期式メモリのデータ出力に関す
るタイミングチャートである。
るタイミングチャートである。
【図３ａ】 図３ｂと合わせることによって、本発明に
係るデータ出力装置を備えるDDR同期式メモリ装置を示
す回路図である。
係るデータ出力装置を備えるDDR同期式メモリ装置を示
す回路図である。
【図３ｂ】 図３ａと合わせることによって、本発明に
係るデータ出力装置を備えるDDR同期式メモリ装置を示
す回路図である。
係るデータ出力装置を備えるDDR同期式メモリ装置を示
す回路図である。
【図４】 本発明に係るDDR同期式メモリ装置に備えら
れた命令デコーダ、モードレジスタ、カラムアドレスバ
ッファ、クロックバッファにおける信号の入出力関係を
示す図である。
れた命令デコーダ、モードレジスタ、カラムアドレスバ
ッファ、クロックバッファにおける信号の入出力関係を
示す図である。
【図５】 本発明に係るDDR同期式メモリ装置に備えら
れた遅延固定ループ回路(DLL)、データ出力制御器、sos
e信号発生器における信号の入出力関係を示す図であ
る。
れた遅延固定ループ回路(DLL)、データ出力制御器、sos
e信号発生器における信号の入出力関係を示す図であ
る。
【図６】 本発明に係るDDR同期式メモリ装置に備えら
れたrpout信号発生器、fpout信号発生器における信号の
入出力関係を示す図である。
れたrpout信号発生器、fpout信号発生器における信号の
入出力関係を示す図である。
【図７】 本発明に係るDDR同期式メモリ装置に備えら
れたマルチプレクサを示す回路図である。
れたマルチプレクサを示す回路図である。
【図８】 本発明に係るDDR同期式メモリ装置に備えら
れたrpout信号発生器を示す回路図である。
れたrpout信号発生器を示す回路図である。
【図９】 本発明に係るDDR同期式メモリ装置における
データ出力を示すタイミングチャートである。
データ出力を示すタイミングチャートである。
１００、４０２ クロック信号の入力端 １０１、４００ 命令信号（Command）の入力端 １０２、４０１ アドレス信号（Address）の入力端 ２１１、２１１ａ、２１１ｂ ビットライン ２１２、２１２ａ、２１２ｂ ワードライン ２１３、２１３ａ、２１３ｂ トランジスタ ２１４、２１４ａ、２１４ｂ セルキャパシタ ２１５、２１５ａ、２１５ｂ、２１６、２１６ａ、２１
６ｂ トランジスタ ２９０、３８０ データの出力端 ３４２ 第１バッファ ３４４ 第２バッファ
６ｂ トランジスタ ２９０、３８０ データの出力端 ３４２ 第１バッファ ３４４ 第２バッファ
Claims (22)
- 【請求項１】 同期式メモリ装置のデータ出力装置にお
いて、 選択された偶数バンクに接続された第1感知増幅器から
出力された偶数データを順に貯蔵するための第1貯蔵手
段と、 選択された奇数バンクに接続された第2感知増幅器から
出力された奇数データを順に貯蔵するための第2貯蔵手
段と、 前記偶数データ及び前記奇数データが同時に入力される
前記第1貯蔵手段及び前記第2貯蔵手段に接続された選択
手段と、 クロック信号の立ち上がりエッジに同期して前記偶数デ
ータ及び前記奇数データのいずれか１つを貯蔵及び出力
する第3貯蔵手段と、 クロック信号の立ち下がりエッジに同期して前記偶数デ
ータ及び前記奇数データのいずれか１つを貯蔵及び出力
する第4貯蔵手段と、 前記第3貯蔵手段から入力されたデータ及び前記第4貯蔵
手段から入力されたデータを出力するデータ出力手段と
を備えることを特徴とする同期式メモリ装置のデータ出
力装置。 - 【請求項２】 前記第1貯蔵手段は、 データ出力制御回路において生成された複数の入力制御
信号に応答して前記偶数データを順に取り込んで貯蔵す
る複数の偶数レジスタと、 前記第1感知増幅器と前記複数の偶数レジスタとの間に
接続された、前記複数の入力制御信号に応答してスイッ
チング動作をする第1グループのスイッチ素子とを備え
ることを特徴とする請求項1に記載の同期式メモリ装置
のデータ出力装置。 - 【請求項３】 前記データ出力制御回路の出力信号は、
第1イネーブル信号、第2イネーブル信号、第3イネーブ
ル信号、第4イネーブル信号、第1出力制御信号及び第2
出力制御信号を備えることを特徴とする請求項2に記載
の同期式メモリ装置のデータ出力装置。 - 【請求項４】 前記第2貯蔵手段は、 データ出力制御回路において生成された前記複数の入力
制御信号に応答して前記奇数データを順に取り込んで貯
蔵する複数の奇数レジスタと、 前記第2感知増幅器と前記複数の奇数レジスタとの間に
接続された、前記複数の入力制御信号に応答してスイッ
チング動作をする第2グループのスイッチ素子とを備え
ることを特徴とする請求項1に記載の同期式メモリ装置
のデータ出力装置。 - 【請求項５】 前記選択手段は、 第1信号発生回路により生成された優先順位制御信号に
応答する第1スイッチング素子及び第2スイッチング素
子、反転された優先順位制御信号に応答する第3スイッ
チング素子及び第4スイッチング素子を備え、前記クロ
ック信号の立ち上がりエッジに応答して前記偶数データ
と前記奇数データの内、いずれのデータが出力されるか
を決定する複数のマルチプレックシング装置と、 第1バッファ及び第2バッファを備え、前記複数のマルチ
プレックシング装置から入力された前記偶数データ及び
前記奇数データを貯蔵して前記第3貯蔵手段及び前記第4
貯蔵手段に出力する複数の貯蔵ユニットとを備えること
を特徴とする請求項1に記載の同期式メモリ装置のデー
タ出力装置。 - 【請求項６】 前記第1スイッチング素子及び前記第4ス
イッチング素子の入力端は前記偶数レジスタの出力端に
接続され、前記第2スイッチング素子及び前記第3スイッ
チング素子の入力端は前記奇数レジスタの出力端に接続
され、前記第1スイッチング素子及び第3スイッチング素
子の出力端は互いに接続されて前記第1バッファの入力
端に接続され、前記2スイッチング素子及び第4スイッチ
ング素子の出力端は互いに接続されて前記第2バッファ
の入力端に接続されることを特徴とする請求項5に記載
の同期式メモリ装置のデータ出力装置。 - 【請求項７】 前記第3貯蔵手段は、 第1NANDゲート、第1インバータ、第1ラッチ及びスイッ
チング回路から構成される第2信号発生回路により生成
された複数の第1制御信号に応答して、前記偶数データ
及び前記奇数データの内のいずれか１つを出力する第3
グループのスイッチング素子と、 前記偶数データ及び前記奇数データの内のいずれか１つ
を貯蔵する第1レジスタとを備えることを特徴とする請
求項１に記載の同期式メモリ装置のデータ出力装置。 - 【請求項８】 第４貯蔵手段は、 第２NANDゲート、第２インバータ、第２ラッチ及びスイ
ッチング回路から構成される第３信号発生回路により生
成された複数の第２制御信号に応答して、前記偶数デー
タ及び前記奇数データの内のいずれか１つを出力する第
４グループのスイッチング素子と、 前記偶数データ及び前記奇数データのいずれか１つを貯
蔵する第２レジスタとを備えることを特徴とする請求項
１に記載の同期式メモリ装置のデータ出力装置。 - 【請求項９】 前記データ出力手段は、 前記データ出力制御回路から生成された第1出力制御信
号に応答して前記第1レジスタから入力されたデータを
出力する第5スイッチング素子と、 前記データ出力制御回路から生成された第２出力制御信
号に応答して前記第２レジスタから入力されたデータを
出力する第６スイッチング素子と、 前記第１レジスタ及び前記第２レジスタの各々から入力
された前記偶数データ及び前記奇数データ、または前記
第２レジスタ及び前記制１レジスタの各々から入力され
た前記偶数データ及び前記奇数データを前記メモリ装置
の外部に出力する出力ドライバーとを備えることを特徴
とする請求項1に記載の同期式メモリ装置のデータ出力
装置。 - 【請求項１０】 前記入力制御信号は、前記データ出力
回路から生成され、前記外部クロック信号の立ち上がり
エッジ及び立ち下がりエッジに各々同期化される第１内
部クロック信号及び第２内部クロック信号を備えること
を特徴とする請求項２に記載の同期式メモリ装置のデー
タ出力装置。 - 【請求項１１】 CASレイテンシ＝2であり、スタートア
ドレスがロジックローである場合、前記第1スイッチン
グ素子及び前記第2スイッチング素子が作動することを
特徴とする請求項5に記載の同期式メモリ装置のデータ
出力装置。 - 【請求項１２】 CASレイテン＝2であり、スタートアド
レスがロジックハイである場合、前記第3スイッチング
素子及び前記第4スイッチング素子が作動することを特
徴とする請求項5に記載の同期式メモリ装置のデータ出
力装置。 - 【請求項１３】 CASレイテンシ＝2.5であり、スタート
アドレスがロジックローである場合、前記第3スイッチ
ング素子及び前記第4スイッチング素子が作動すること
を特徴とする請求項5に記載の同期式メモリ装置のデー
タ出力装置。 - 【請求項１４】 CASレイテンシ＝2.5であり、スタート
アドレスがロジックハイである場合、前記第1スイッチ
ング素子及び前記第2スイッチング素子が作動すること
を特徴とする請求項5に記載の同期式メモリ装置のデー
タ出力装置。 - 【請求項１５】 前記第１制御信号は、前記第１イネー
ブル信号に応答して前記第１NANDゲートに入力された前
記第２内部クロック信号をナンド処理し、前記第１NAND
ゲートの出力を前記第１インバータによって反転され、
前記第１イネーブル信号に応答して前記第１ラッチ及び
スイッチング回路に入力された前記第１インバータの出
力信号をラッチ及びスイッチングすることによって生成
されることを特徴とする請求項７に記載の同期式メモリ
装置のデータ出力装置。 - 【請求項１６】 前記第２制御信号は、前記第２イネー
ブル信号に応答して前記第２NANDゲートに入力された前
記第１内部クロック信号をナンド処理し、前記第２NAND
ゲートの出力を前記第２インバータによって反転され、
前記第２イネーブル信号に応答して前記第２ラッチ及び
スイッチング回路に入力された前記第２インバータの出
力信号をラッチ及びスイッチングすることによって生成
されることを特徴とする請求項８に記載の同期式メモリ
装置のデータ出力装置。 - 【請求項１７】 前記第1出力制御信号は、前記データ
出力制御回路から出力された第3イネーブル信号に応答
して前記第1内部クロック信号に同期して生成されるこ
とを特徴とする請求項９に記載の同期式メモリ装置のデ
ータ出力装置。 - 【請求項１８】 前記第２出力制御信号は、前記データ
出力制御回路から出力された第4イネーブル信号に応答
して前記第２内部クロック信号に同期して生成されるこ
とを特徴とする請求項９に記載の同期式メモリ装置のデ
ータ出力装置。 - 【請求項１９】 前記偶数データが前記第1レジスタに
よりラッチされ、前記奇数データが前記第２レジスタに
よりラッチされた場合、前記出力ドライバーは、次の読
み出し動作の前に前記外部クロック信号の１周期の間、
前記外部クロック信号の立ち上がりエッジから前記偶数
データを、前記外部クロック信号の立ち下がりエッジか
ら前記奇数データを外部に出力することを特徴とする請
求項９に記載の同期式メモリ装置のデータ出力装置。 - 【請求項２０】 前記奇数データが前記第１レジスタに
よりラッチされ、前記偶数データが前記第２レジスタに
よりラッチされた場合、前記出力ドライバーは、次の読
み出し動作の前に前記外部クロック信号の１周期の間、
前記外部クロック信号の立ち上がりエッジから前記奇数
データを、前記外部クロック信号の立ち下がりエッジか
ら前記偶数データを外部に出力することを特徴とする請
求項９に記載の同期式メモリ装置に含まれたデータ出力
装置。 - 【請求項２１】 前記偶数データは前記第１出力制御信
号がハイに活性化された直後に出力され、前記奇数デー
タは前記第２出力制御信号がハイに活性化された直後に
出力されることを特徴とする請求項１９に記載の同期式
メモリ装置のデータ出力装置。 - 【請求項２２】 前記奇数データは前記第１出力制御信
号がハイに活性化された直後に出力され、前記偶数デー
タは前記第２出力制御信号がハイに活性化された直後に
出力されることを特徴とする請求項２０に記載の同期式
メモリ装置のデータ出力装置。
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