KR100556179B1

KR100556179B1 - 어드레스 천이 검출 회로

Info

Publication number: KR100556179B1
Application number: KR1019990010857A
Authority: KR
Inventors: 이따가끼도시히로; 요시까와사다오
Original assignee: 산요덴키가부시키가이샤
Priority date: 1998-03-30
Filing date: 1999-03-29
Publication date: 2006-03-03
Also published as: JPH11283371A; US6016284A; TW497101B; JP3263658B2; KR19990078368A

Abstract

노이즈의 영향에 따른 오동작을 방지한다.

NOR 게이트(12)의 한쪽 입력과 접지점 사이에 트랜지스터(11)를 접속하고, 이 트랜지스터(11)의 게이트에, 변화점 검출부(10)로부터의 검출 출력 DS를 접속한다. NOR 게이트(12)의 출력을 인버터(13)의 입력에 접속하고, 인버터(13)의 출력을 NOR 게이트(12)의 한쪽 입력에 접속한다. 신호의 상승을 지연시키는 지연 소자(14) 및 신호의 하강을 지연시키는 지연 소자(15)를 직렬로 접속하고, 귀환로(16)를 통해 지연 소자(15)의 출력 신호를 NOR 게이트(12)의 다른쪽 입력에 접속한다. 그리고, 지연 소자(15)의 출력 신호를 정형 출력 CS로 한다.

어드레스 천이, 메모리 셀, 지연 소자, 정형 출력, 변화점 검출, 타이밍 신호

Description

어드레스 천이 검출 회로{ADDRESS TRANSITION DETECTION CIRCUIT}

도 1은 본 발명의 어드레스 천이 검출 회로의 제1 실시예를 나타내는 회로도.

도 2는 도 1의 어드레스 천이 검출 회로의 동작을 설명하는 타이밍도.

도 3은 본 발명의 어드레스 천이 검출 회로의 제2 실시예를 나타내는 회로도.

도 4는 도 3의 어드레스 천이 검출 회로의 동작을 설명하는 타이밍도.

도 5는 메모리 장치의 구성을 나타내는 블럭도.

도 6은 종래의 어드레스 천이 검출 회로의 구성을 나타내는 회로도.

도 7은 도 6의 어드레스 천이 검출 회로의 제1 동작을 설명하는 타이밍도.

도 8은 도 6의 어드레스 천이 검출 회로의 제2 동작을 설명하는 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 디코더

3 : 센스 앰프

4 : 어드레스 천이 검출 회로

4a : 검출부

4b : 정형부

5 : 클록 발생 회로

10 : 변화점 검출부

11 : 트랜지스터

12, 18 : NOR 게이트

13, 19 : 인버터

14, 15, 17 : 지연 소자

16 : 귀환로

본 발명은 어드레스 정보의 변화를 검출하여 타이밍 신호를 생성하는 어드레스 천이 검출 회로에 관한 것이다.

도 5는 반도체 메모리 장치의 구성을 나타내는 블럭도이다.

메모리 셀 어레이(1)는 복수의 메모리 셀이 행렬 배치되고, 메모리 셀 트랜지스터의 각 행 및 각 열에 따라 복수의 워드선 및 비트선이 각각 배치된다. 디코더(2)는 메모리 셀 어레이(1)에 접속되고, 어드레스 정보에 응답하여 워드선 및 비트선의 하나를 활성화함으로써, 메모리 셀 어레이(1) 내에 배치된 복수의 메모리 셀 중의 하나를 선택한다. 센스 앰프(3)는 메모리 셀 어레이(1)에 접속되고, 선택된 메모리 셀에 기억된 정보를, 예를 들면 비트선의 전위 변동을 토대로 판독하여 데이터 출력을 얻는다. 어드레스 천이 검출(ATD) 회로(4)는 어드레스 정보를 수취하고, 그 변화를 검출하여 타이밍 신호를 생성한다. 즉, 메모리 장치에서는 어드레스 정보의 변화의 타이밍과 각 부의 동작 타이밍을 정합시킬 필요가 있고, 어드레스 정보의 변화를 검출하여 타이밍 신호를 생성하도록 구성된다. 그리고, 클록 발생 회로(5)는 ATD 회로(4)에 접속되고, ATD 회로(4)로부터 입력되는 타이밍 신호에 응답하여 각 부의 동작 타이밍을 결정하는 클록 신호를 발생시킨다.

도 6은 ATD 회로(4)의 구성을 나타내는 회로도이고, 도 7은 그 동작을 설명하는 타이밍도이다.

ATD 회로(4)는 어드레스 정보의 변화를 검출하는 검출부(4a) 및 노이즈 파형을 제거하는 정형부(4b)로 구성된다. 또한, 이들의 검출부(4a) 및 정형부(4b)는, 어드레스 정보의 비트수에 따른 수만큼 병렬로 설치되고, 이들의 출력의 논리합이 최종적인 타이밍 신호로서 출력되도록 구성된다.

검출부(4a)는 지연 소자 D1 및 EXOR 게이트 E1을 포함하고, 어드레스 신호(어드레스 정보의 1비트)가 그대로 EXOR 게이트 E1의 한쪽 입력에 제공됨과 동시에 어드레스 신호가 지연 소자 D1을 통해 EXOR 게이트 E1의 입력의 다른 쪽에 제공된다. EXOR 게이트 E1은 2개의 입력의 상태가 다를 때 출력이 상승하기 때문에, 도 7에 도시된 바와 같이 어드레스 신호가 변화했을 때 상승하고, 지연 소자 D1의 지연 기간에 일치하는 기간 t1을 경과한 후에 하강하는 검출 출력을 얻을 수 있다.

정형부(4b)는 지연 소자 D2, NAND 게이트 N1 및 인버터 I1을 포함하고, 검출부(4a)로부터의 검출 출력이 그대로 NAND 게이트 N1의 한쪽 입력에 제공됨과 동시에 그 검출 출력이 지연 소자 D2를 통해 NAND 게이트 N1의 입력의 다른 쪽에 제공된다. 그리고, NAND 게이트 N1의 출력이, 인버터 I1을 통해 정형 출력으로서 출력된다. NAND 게이트 N1은 2개의 입력의 상태가 모두 하이 레벨일 때 출력이 상승되기 때문에, 도 7에 도시된 바와 같이 검출 출력의 상승만이 지연 소자 D2의 지연 기간에 일치하는 기간 t2만큼 지연된 정형 출력을 얻을 수 있다. 이 정형부(4b)에 따르면, 펄스의 시간폭이 기간 t2에 달하지 않은 경우, 그 펄스는 노이즈로 간주되어 제거된다. 따라서, 어드레스 신호에 혼입된 노이즈의 영향을 받아 검출 출력이 일시적으로 반전했다고 해도, 최종적으로 출력되는 타이밍 신호에 영향이 미치는 일은 없어진다.

노이즈 등의 영향에 따라 어드레스 신호가 일시적으로 반전한 경우, 검출부(4a)에서는, 도 8에 도시된 바와 같이 어드레스 신호의 하강 타이밍과, 그 타이밍으로부터 지연 소자 D1의 지연 기간에 일치하는 기간 t1만큼 지연된 타이밍에서 검출 출력이 상승된다. 이러한 검출 출력은 어드레스 신호가 반전하고 있는 기간이 지연 소자 D1의 지연 기간보다도 짧을 때에 나타난다. 여기서, 노이즈의 영향을 받아 검출 출력이 일시적으로 상승하고 있는 기간이, 정형부(4b)의 지연 소자 D2의 지연 기간보다도 길어지면, 정형부(4b)는 검출 출력의 상승 부분을 완전히 제거할 수 없게 된다. 이러한 정형 출력으로부터 얻을 수 있는 타이밍 신호에 기초하여 클록 발생 회로(5)가 클록 신호를 생성하면, 각 부의 회로가 오동작하고, 메모리 셀로부터 정확한 데이터를 판독할 수 없게 된다. 예를 들면, 센스 앰프(3)에서는 비트선의 용량이나 메모리 셀의 응답 속도에 따르는 주기로 비트선을 충방전했을 때의 전위 변동을 검출하도록 구성되기 때문에, 부정 기간의 노이즈에 영향을 받은 타이밍 신호에 응답하여 클록 신호가 생성되면 안정된 판정 결과를 얻을 수 없게 된다.

그래서 본 발명은 메모리 셀 부분 및 그 주변 부분의 회로가 오동작하지 않 도록, 어드레스 변화의 타이밍을 나타내는 타이밍 신호를 정형하는 것을 목적으로 한다.

본 발명은 상술한 과제를 해결하기 위해 이루어진 것으로, 그 특징으로 하는 점은, 행렬 배치된 복수의 메모리 셀의 어드레스를 지정하는 어드레스 신호의 변화에 응답하여 일정한 시간폭으로 검출 펄스가 상승되는 검출 출력을 발생시키는 검출부와, 상기 검출 출력으로 상기 일정한 시간폭보다도 짧고 소정의 시간폭에 달하지 않는 펄스가 상승했을 때, 이 펄스를 제거하여 정형 출력을 발생하는 정형부를 구비하는 어드레스 천이 검출 회로로서, 상기 정형부는 2입력형의 제1 논리 게이트와, 상기 제1 논리 게이트의 출력을 받아, 출력을 상기 제1 논리 게이트 한쪽 입력에 제공하는 인버터와, 상기 제1 논리 게이트 한쪽 입력과 일정 전위 사이에 접속되어 게이트에 상기 검출 출력이 인가되는 트랜지스터와, 상기 제1 논리 게이트의 출력의 상승 및 하강을 각각 지연시키는 제1 및 제2 지연 소자와, 상기 제1 및 제2 지연 소자의 최종단의 출력을 상기 제1 논리 게이트의 다른쪽 입력에 제공하는 귀환로를 구비하고, 상기 제1 및 제2 지연 소자의 최종단으로부터 상기 정형 출력을 얻는 것에 있다.

본 발명에 따르면, 타이밍 신호로 소정의 시간폭에 달하지 않는 펄스가 상승했을 때, 그 펄스의 폭이, 회로의 오동작을 초래하지 않는 시간폭까지 연장된다. 이 타이밍 신호를 받아 회로가 동작하면, 판독 동작이 반복되지만, 어드레스 정보 자체에 변경이 없으면, 동일한 데이터가 반복해서 판독되기 때문에, 메모리 장치의 출력 데이터에 변화는 없다.

도 1은 본 발명의 어드레스 천이 검출 회로의 제1 실시예를 나타내는 회로도이고, 도 2는 그 동작을 설명하는 타이밍도이다.

변화점 검출부(10)는 도 6에 도시된 검출부(4a)와 동일한 기능의 것으로, 어드레스 신호 ADR의 상승 및 하강 타이밍에서 일정한 시간폭의 펄스를 상승시키는 검출 출력 DS를 발생시킨다. 또한, 구체적인 회로 구성에 대해서는, 도 6에 도시된 검출부(4a)와 동일할 필요는 없다.

N 채널형의 트랜지스터(11)는 변화점 검출부(10)에서 생성되는 검출 출력 DS가 게이트에 인가되고 있으며, NOR 게이트(12)의 한쪽 입력과 접지점 사이에 접속되어 있다. NOR 게이트(12)는 한쪽 입력이 트랜지스터(11)를 통해 접지되고, 다른쪽 입력이 후술되는 귀환로(16)에 접속된다. 인버터(13)는 입력이 NOR 게이트(12)의 출력에 접속되고, 출력이 NOR 게이트(12)의 한쪽 입력에 접속된다. 제1 지연 소자(14)는 NOR 게이트(12)의 출력에 접속되고, NOR 게이트(12)의 출력 신호의 상승을 지연시킨다. 제2 지연 소자(15)는 제1 지연 소자(14)의 출력에 접속되고, 제1 지연 소자(14)의 출력 신호의 하강을 지연시킨다. 귀환로(16)는 제2 지연 소자(15)의 출력과 NOR 게이트(12)의 입력의 다른 쪽 사이를 접속하고, 제2 지연 소자(15)의 출력 신호를 NOR 게이트(12)에 입력한다. 그리고, 제2 지연 소자(15)의 출력 신호가 정형 출력 CS로서 클록 생성 회로(도시하지 않음)에 공급된다.

계속해서, 회로의 동작을 설명한다. 여기서, 어드레스 신호 ADR에 노이즈가 혼입하여 순간적으로 상태가 반전했다고 하면, 변화점 검출부(10)는 그 상태의 변화를 검출하여 시간폭 W1의 펄스가 상승하는 검출 출력 DS를 발생시킨다. 또한, 변화점 검출부(10)에 대해서는, 도 6의 검출부(4a)와 동일한 회로 구성으로 한 경우, 펄스가 두번 상승하게 되지만, 이 설명에서는 펄스가 한번밖에 상승하지 않은 것으로 한다.

검출 출력 DS가 상승하면, 트랜지스터(11)가 온되고, 트랜지스터(11)의 드레인측, 즉 NOR 게이트(12)의 한쪽 입력(a 점)이 접지된다. 여기서, 트랜지스터(11)는, 인버터(13)와 비교해서 구동 능력이 크게 설정되어 있고, a 점의 전위는 접지 전위까지 하강된다. a 점의 전위가 하강하면, NOR 게이트(12)가 반전하고, NOR 게이트(12)의 출력측(b 점)의 전위가 상승한다. a 점 및 b 점의 전위는, b 점의 전위가 상승한 후에는, 크로스 커플링된 NOR 게이트(12) 및 인버터(13)에 의해 래치되기 때문에, 곧 검출 출력 DS가 하강하여 트랜지스터(11)가 오프된 후라도 안정되게 유지된다.

b 점의 전위가 상승하면, 이 상승이 제1 지연 소자(14)에 의해 지연되고, 제1 지연 소자(14)의 지연 기간에 일치한 기간 t1만큼 지연된 타이밍에서 제1 지연 소자(14)의 출력측(c 점)의 전위가 상승한다. 제1 지연 소자(14)는 주로 상승을 지연시키는 것으로, c 점의 전위의 하강 타이밍은, b 점의 하강 타이밍에 대해 크게 지연되는 일은 없다. 또한, 제2 지연 소자(15)는 주로 하강을 지연시키기 때문에, 제2 지연 소자(15)의 출력측의 전위, 즉 정형 출력 CS는 c 점의 전위가 상승 타이밍으로부터 크게 지연되는 일없이 상승한다. 정형 출력 CS가 상승하면, NOR 게이트(12)가 반전하고, b 점의 전위가 하강한다. 또한, b 점의 전위의 하강에 응답하여, 인버터(13)가 반전하면, 이 시점에서는 트랜지스터(11)가 오프되고 있기 때문에, a 점의 전위는 상승한다.

c 점의 전위가 하강하면, 이 하강이 제2 지연 소자(15)에 의해 지연되고, 제2 지연 소자(15)의 지연 기간에 일치한 기간 t2만큼 지연된 타이밍에서 정형 출력 CS가 하강한다. 여기서, NOR 게이트(12)는 정형 출력 CS가 하강했다고 해도, a 점의 전위가 상승한 상태이기 때문에, b 점의 전위는 하강된 상태에서 변화하지 않는다. 이 상태에서, 다음 검출 출력 DS의 상승을 대기하는 대기 상태가 된다.

이상과 같이 함으로써, 정형 출력 CS는 검출 출력 DS의 펄스의 시간폭에 관계없이 소정의 시간폭으로 상승하게 된다. 이 때의 시간폭은, 주로 제2 지연 소자(15)의 지연 기간 t2에 의해 설정된다. 따라서, 노이즈의 영향에 따라 검출 출력 DS에서 짧은 시간폭의 펄스가 상승되었다고 해도, 정형 출력 CS에서는 그 펄스의 시간폭이 충분한 폭까지 늘어나기 때문에, 이 정형 출력 CS를 받는 회로는, 어드레스가 변화했을 때와 동일하도록 정확하게 동작한다. 정형 출력 CS를 받는 회로는, 예를 들면 도 5에 도시된 클록 생성 회로(5)이고, 이 클록 생성 회로(5)가 정상적으로 동작하면, 그 주변 회로가 오동작하는 일은 없다. 통상의 메모리 장치의 경우, 외부로부터 공급하는 어드레스 정보가 변화하지 않을 때에 판독 동작이 반복되어도, 동일 어드레스의 메모리 셀로부터 반복 데이터가 판독될 뿐으로, 데이터 출력이 변화하는 일은 없기 때문에 동작에는 문제가 없다.

그런데, 도 1에 도시된 회로에서는 이하와 같은 문제가 발생하는 경우가 있다. 어드레스 신호 ADR에 연속하여 노이즈가 혼입되고, 검출 출력 DS가 짧은 주기로 연속하여 상승한 경우, 2번째의 검출 출력 DS의 상승이 무시되고, 어드레스 신호 ADR이 충분히 안정되기 전에 정형 출력 CS가 하강되는 경우가 있다. 즉, 도 2에서 파선으로 나타낸 바와 같이 시간폭 W1의 펄스가 상승한 후, a 점의 전위가 상승하는 것보다도 빠른 타이밍으로 시간폭 W2의 펄스가 상승하면, 그 펄스의 상승이 NOR 게이트(12)에서는 무시되게 된다. 이 때, 어드레스 신호 ADR에 혼입된 노이즈가 긴 기간에서 파형을 혼란시키면, 그 혼란이 안정되고나서 충분한 기간을 경과하지 않고 정형 출력 CS가 하강해 버린다. 이와 같이, 어드레스 신호 ADR이 안정되고나서 충분한 시간이 경과하지 않은 동안 정형 출력 CS가 하강하면, 잘못된 어드레스가 지정될 우려가 있어, 정확한 데이터가 판독되지 않게 된다.

도 3은 본 발명의 어드레스 천이 검출 회로의 제2 실시예를 나타내는 회로도이고, 도 4는 그 동작을 설명하는 타이밍도이다. 이 제2 실시예에서는 검출 출력 DS가 짧은 주기로 연속하여 상승했을 때에는, 정형 출력 CS의 하강을 지연시키도록 구성된다.

이 제2 실시예에서는 변화점 검출부(10)와 트랜지스터(11) 사이에 제3 지연 소자(17)가 추가되고, 또한 귀환로(16) 도중에 NOR 게이트(18) 및 인버터(19)가 추가되어 있다. 그 밖의 부분의 구성은, 도 1에 도시된 구성과 동일하다.

제3 지연 소자(17)는 변화점 검출부(10)에 접속되고, 검출 출력 DS를 지연시켜 트랜지스터(11)의 게이트에 인가한다. NOR 게이트(18)는 한쪽 입력에 인버터(19)의 출력이 접속되고, 다른쪽 입력에 검출 출력 DS가 입력된다. 이 NOR 게이트(18)의 출력이 NOR 게이트(12)의 다른쪽의 입력에 접속된다. 인버터(19)는 입력이 귀환로(16)에 접속되고, 출력이 NOR 게이트(18)의 한쪽 입력에 접속된다.

계속해서, 회로의 동작에 대해 설명한다. 여기서, 검출 출력 DS는 노이즈의 영향에 따라 시간폭 W1의 펄스에 이어서, 시간폭 W2의 펄스를 상승하게 한다.

검출 출력 DS가 시간폭 W1의 펄스의 시작에서 상승하면, 제3 지연 소자(17)의 지연 기간에 일치하는 기간 t3만큼 지연된 타이밍에서 트랜지스터(11)가 온되어 a점이 접지되고, a 점의 전위가 접지 전위까지 인하된다. a 점의 전위가 하강하면, NOR 게이트(12)가 반전하여 b 점의 전위가 상승한다. a 점 및 b 점의 전위는, NOR 게이트(12) 및 인버터(13)에 의해 래치되고, 트랜지스터(11)의 온/오프에 관계없이 안정되게 유지된다.

b 점의 전위가 상승하면, 이 상승이 제1 지연 소자(14)에 의해 지연되고, 제1 지연 소자(14)의 지연 기간에 일치한 기간 t1만큼 지연된 타이밍에서 c 점의 전위가 상승한다. 이 때, c 점의 전위의 하강 타이밍은 b 점의 전위의 하강 타이밍에 비해 크게 지연되지 않고, 또한 정형 출력 CS의 상승 타이밍은, c 점의 전위가 상승 타이밍으로부터 크게 지연되지 않는다. 정형 출력 CS가 상승하면, 인버터(19)가 반전하고, NOR 게이트(18)의 한쪽 입력이 하강한다. 이 때, 검출 출력 DS에서 시간폭 W2의 펄스가 상승하고 있으면, NOR 게이트(18)는 반전하지 않고, NOR 게이트(18)의 출력측(d 점)의 전위는 변화하지 않는다. 이 NOR 게이트(18)가, 시간폭 W2의 펄스의 하강까지 대기하여 반전되면, d 점의 전위는 이 시점에서 상승하게 된다. d 점의 전위가 상승하면, NOR 게이트(12)가 반전하고, b 점의 전위가 하강한다. 그리고, b 점의 전위의 하강에 응답하여 인버터(13)가 반전되면 a 점의 전위는 상승한다. 이 제2 실시예에서, 도 2에 도시된 제1 실시예와 비교하여, 이 b 점의 전위의 하강 타이밍이, 검출 출력 DS의 시간폭 W2의 펄스만큼 지연되고 있다.

c 점의 전위가 하강하면, 이 하강이 제2 지연 소자(15)에 의해 지연되고, 제2 지연 소자(15)의 지연 기간과 일치한 기간 t2만큼 지연된 타이밍에서 정형 출력 CS가 하강한다. 여기서, 정형 출력 CS가 하강하여 인버터(19)와 함께 NOR 게이트(18)가 반전하고, d 점의 전위가 하강해도, a 점의 전위가 상승한 상태이기 때문에, NOR 게이트(12)는 반전하지 않고, b 점의 전위는 변화하지 않는다. 이 상태에서, 다음 검출 출력 DS의 상승을 대기하는 대기 상태가 된다.

이상과 같이 함으로써, 정형 출력 CS는 검출 출력 DS의 펄스의 시간폭에 관계없이 소정의 시간폭으로 상승된다. 그리고, 짧은 주기로 연속하여 검출 출력 DS의 펄스가 상승했을 때에도, 그 펄스의 시간폭에 따라 정형 출력 CS의 하강이 지연되게 되기 때문에, 정형 출력 CS의 하강 타이밍에서 어드레스를 지정하도록 해도, 오동작은 발생하지 않는다.

본 발명에 따르면 어드레스 신호가 순간적으로 반전하여 검출부에서 검출 출력에 시간폭이 짧은 펄스가 상승되었다고 해도, 그 펄스의 시간폭이 정형부에서 지연되기 때문에, 정형 출력을 받아 동작하는 회로가 오동작하는 것을 방지할 수 있다.

또한, 노이즈가 연속하여 혼입되고, 검출 출력에서 연속으로 펄스가 상승된 경우라도, 어드레스 신호가 안정되고나서 충분한 시간을 경과한 후에 정형 출력이 하강하게 된다. 따라서, 어드레스의 지정이 불안정한 상태에서 판독 동작이 반복되는 것을 방지할 수 있다.

Claims

행렬 배치된 복수의 메모리 셀의 어드레스를 지정하는 어드레스 신호의 변화에 응답하여 일정한 시간폭으로 검출 펄스가 상승되는 검출 출력을 발생시키는 검출부와, 상기 검출 출력에서 상기 일정한 시간폭보다도 짧고 소정의 시간폭에 도달하지 않은 펄스가 상승했을 때, 이 펄스를 제거하여 정형 출력을 발생시키는 정형부를 포함하는 어드레스 천이 검출 회로로서,

상기 정형부는, 2입력형의 제1 논리 게이트와, 상기 제1 논리 게이트의 출력을 받아, 출력을 상기 제1 논리 게이트의 한쪽 입력에 제공하는 인버터와, 상기 제1 논리 게이트의 한쪽 입력과 일정 전위와의 사이에 접속되는 트랜지스터와, 상기 제1 논리 게이트의 출력의 상승 및 하강을 각각 지연시키는 제1 및 제2 지연 소자와, 상기 제1 및 제2 지연 소자의 최종단의 출력을 한쪽 입력으로 받는 동시에 상기 검출 출력을 다른쪽 입력으로 받고, 그 출력을 상기 제1 논리 게이트의 다른쪽 입력에 제공하는 제2 논리 게이트와, 상기 검출 출력을 지연시켜 상기 트랜지스터의 게이트에 제공하는 제3 지연 소자를 포함하고, 상기 제1 및 제2 지연 소자의 최종단으로부터 상기 정형 출력을 얻는 것을 특징으로 하는 어드레스 천이 검출 회로.
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