KR100668725B1 - 센스앰프 인에이블 회로 - Google Patents

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KR100668725B1
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Abstract

어드레스 천이 검출(ATD) 신호(peq)가 숏펄스를 발생하였을 경우 이를 제거하여 센스앰프가 오동작하게 되는 것을 방지할 수 있는 센스앰프 인에이블 회로를 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 센스앰프 인에이블 회로는 어드레스 천이 검출(ATD)신호를 감지하여 앞단의 펄스신호 또는 숏펄스를 제거하여 출력하는 펄스 제거부와, 상기 펄스 제거부를 통해 출력되는 신호에 따라 센스앰프 인에이블 신호 또는 센스앰프 디제이블 신호를 출력시키는 신호출력부를 포함하여 구성됨을 특징으로 한다.
숏펄스

Description

센스앰프 인에이블 회로{circuit for enabling sense amplifier}
도 1은 종래 센스앰프 인에이블 회로도
도 2는 본 발명에 따른 센스앰프 인에이블 회로도
도 3a와 도 3b는 도 1과 도 2에서의 종래와 본 발명의 입/출력 타이밍 비교도
도면의 주요 부분에 대한 부호의 설명
20 : 숏펄스 제거부 21 : 제1신호지연부
22 : 제2신호지연부 23 : 제3신호지연부
24 : 제4신호지연부
본 발명은 메모리 구동회로에 대한 것으로, 특히 칩 내부의 숏펄스(short pulse)를 제거하여 센스앰프가 오동작 하는 것을 방지하기 위한 센스앰프 인에이블 회로에 관한 것이다.
첨부 도면을 참조하여 종래 센스앰프 인에이블 회로에 대하여 설명하면 다음과 같다.
도 1은 종래 센스앰프 인에이블 회로도이다.
종래 센스앰프 인에이블 회로는 도 1에 도시한 바와 같이 제1인버터(IN1)와 제1신호지연부(11)와 제1낸드게이트(NAND1)와 제2신호지연부(12)와 제2낸드게이트(NAND2)와 노아게이트(NOR)와 제3신호지연부(13)와 제4신호지연부(14)와 제3낸드게이트(NAND3)와 제4인버터(IN4)와 제4낸드게이트(NAND4)와 제5인버터(IN5)로 구성되었다.
이때 제1인버터(IN1)는 (peq)신호를 반전하고, 제1신호지연부(11)는 제1인버터의 출력신호를 입력받아 릴레이로 신호를 출력하는 제1, 제2, 제3, 제4신호출력부가 전원전압(VCC)단과 접지전압(VSS)단의 사이에 각각 구성되었다.
그리고 제1낸드게이트는 제4신호출력부의 출력신호와 제1인버터의 출력신호를 논리곱한 후 반전한다.
그리고 제2신호지연부(12)는 제1낸드게이트의 출력신호를 입력받아 릴레이로 신호를 출력하는 제5 내지 제8신호출력부가 전원전압단과 접지전압단의 사이에 각각 구성되었다.
그리고 제2낸드게이트는 제8신호출력부의 출력신호와 제1인버터의 출력신호를 논리곱한 후 반전한다.
그리고 노아게이트는 3입력인데 첫 번째 입력단에는 제2낸드게이트의 출력신호가 인가되고, 두 번째, 세 번째 입력단은 접지(논리'0'이 입력)되어 있다.
그리고 제3신호지연부(13)는 제 2, 제 3 인버터(IN2,IN3)가 직렬연결되어 있다.
그리고 제4신호지연부(14)에는 제3인버터(IN3)의 신호를 받으며 직렬연결된 제1, 제2, 제3저항이 있고, 제1저항과 제2저항의 사이와 제2저항과 제3저항의 사이에 각각 하나씩의 피모스 게이트캡과 앤모스 게이트캡이 구성되어 있고, 제2인버터(IN2)의 출력신호를 게이트단에 입력받고 제3인버터(IN3)의 출력단과 접지전압단의 사이에 앤모스트랜지스터가 위치하며, 제2인버터(IN2)의 출력단에 게이트단이 연결되고 제3신호지연부(13)의 출력단과 접지전압단의 사이에 앤모스트랜지스터가 구성되어 있다.
제3낸드게이트는 제3, 제4신호지연부(13,14)의 출력신호를 논리곱한 후 반전하여 출력한다.
그리고 제4인버터(IN4)는 제3낸드게이트(NAND3)의 출력신호를 반전하여 출력한다.
그리고 제4낸드게이트는 제4인버터의 출력신호와 전원전압 신호를 논리곱한 후 반전하여 출력한다.
그리고 제5인버터는 제4낸드게이트의 출력신호를 반전하여 출력한다.
상기와 같은 구성을 갖는 종래 센스앰프 인에이블 회로의 동작은 도1과 도3의 (a)와 (b)에 도시한 바와 같이 숏펄스가 발생할 때와 정상적인 펄스가 발생할 때로 나누어 설명할 수 있다.
먼저 peq 신호입력단으로 복수개의 숏펄스(short pulse)가 입력되면 도 1와 도 3a에 도시한 바와 같이 종래의 센스앰프 인에이블 회로는 제1인버터를 통해서 'aa'노드에 복수개의 '로우(low)' 펄스신호를 출력한다.
그리고 제1신호지연부(11)와 제1낸드게이트(NAND1)와 제2신호지연부(12)와 제2낸드게이트(NAND2)와 노아게이트(NOR1)와 제3, 제4신호지연부(13,14)와 제3낸드게이트(NAND3)와 제4인버터(IN4)와 제4낸드게이트(NAND4)와 제5인버터(IN5)를 통해서 최종적으로 pse1 신호출력단으로 일정하지 않은 펄스폭을 갖는 '하이(high)' 펄스신호를 출력하게 된다.
이에 의해서 센스앰프가 오동작하게 되는 현상이 발생한다.
다음에 peq 신호입력단으로 정상적인 하이(high)펄스(예를 들어 10ns의 시간동안 하이 펄스가 입력될 때)가 들어올 경우는 도 1과 도 3b에 도시한 바와 같이 제1인버터를 통해서 'aa'노드에 10ns동안 로우(low)신호를 출력하고, 제1신호지연부(11)와 제1낸드게이트(NAND1)와 제2신호지연부(12)와 제2낸드게이트(NAND2)와 노아게이트(NOR1)와 제3, 제4신호지연부(13,14)와 제3낸드게이트(NAND3)와 제4인버터(IN4)와 제4낸드게이트(NAND4)와 제5인버터(IN5)를 통해서 최종적으로 pse1 신호출력단으로 '하이(high)'의 센스앰프 인에이블 신호를 출력한다.
상기와 같은 종래 센스앰프 인에이블 회로는 다음과 같은 문제가 있다.
어드레스 천이 검출(ATD) 신호가 숏펄스일 경우에 차후에 원하지 않는 센스앰프 인에이블 신호가 출력되어서 센스앰프가 오동작 할 수 있고, 이에 따라서 칩에 페일(fail)이 유발될 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 어드레스 천이 검출(ATD) 신호(peq)가 숏펄스를 발생하였을 경우 이를 제거하여 센스앰프 가 오동작하게 되는 것을 방지할 수 있는 센스앰프 인에이블 회로를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명 센스앰프 인에이블 회로는 어드레스 천이 검출(ATD)신호를 감지하여 앞단의 펄스신호 또는 숏펄스를 제거하여 출력하는 펄스 제거부와, 상기 펄스 제거부를 통해 출력되는 신호에 따라 센스앰프 인에이블 신호 또는 센스앰프 디제이블 신호를 출력시키는 신호출력부를 포함하여 구성됨을 특징으로 한다.
첨부 도면을 참조하여 본 발명 센스앰프 인에이블 회로에 대하여 설명하면 다음과 같다.
도 2는 본 발명에 따른 센스앰프 인에이블 회로도이다.
그리고 도 3a와 도 3b는 도 1과 도 2에서의 종래와 본 발명의 입/출력 타이밍 비교도이다.
본 발명에 따른 센스앰프 인에이블 회로는 도 2에 도시한 바와 같이 숏펄스 제거부(20)와 제2인버터(IN2)와 제1신호지연부(21)와 제1낸드게이트(NAND1)와 제2신호지연부(22)와 제2낸드게이트(NAND2)와 제2노아게이트(NOR2)와 제3신호지연부(23)와 제4신호지연부(24)와 제3낸드게이트(NAND3)와 제5인버터(IN5)와 제4낸드게이트(NAND4)와 제6인버터(IN6)를 포함하여 구성된다.
이때 숏펄스 제거부(20)는 칩 내부의 그라운드 바운싱(ground bouncing)에 의해 숏펄스가 발생할 때 이를 제거하거나 peq신호의 앞단의 펄스폭만 제거하여 출 력하기 위한 것이다.
이때 peq는 어드레스 천이 검출(Address Transition Detection:ATD) 신호이다.
그리고 peq 신호가 숏펄스이면 상기 숏펄스 제거부(20)를 통해 출력되는 신호에 의해 센스앰프 인에이블 신호는 로우(low)를 출력하여 센스앰프를 구동시키지 않고, peq신호가 정상펄스이면 숏펄스 제거부(20)를 통해 앞단의 펄스폭만 일부 제거되어 최종적으로 센스앰프 인에이블 신호는 하이(high)를 출력한다.
이와 같은 숏펄스 제거부(20)는 제1인버터(IN1)와, 전원전압(VCC)단과 접지전압(VSS)단의 사이에 직렬연결되어 제1인버터(IN1)의 신호를 반전하는 제1신호출력부와, 제1신호출력부의 출력신호를 입력받아 반전하도록 전원전압(VCC)단과 접지전압(VSS)단의 사이에 직렬연결된 제2신호출력부와, 상기 제1인버터(IN1)를 통해 반전된 신호를 제1입력단에 받고 상기 제2신호출력부의 출력신호를 제2입력단에 받아 논리합한 후 반전하는 제1노아게이트(NOR1)로 구성되었다.
상기에서 제1신호출력부는 전원전압(VCC)단과 접지전압(VSS)단의 사이에 차례대로 제1, 제2, 제3피모스트랜지스터와 제1앤모스트랜지스터가 직렬연결되어 있고, 출력단은 제3피모스트랜지스터와 제1앤모스트랜지스터의 사이에 위치한다. 그리고 제1피모스트랜지스터는 소오스와 드레인에 전원전압이 공통으로 연결되어 있다.
그리고 제2신호출력부는 전원전압(VCC)단과 접지전압(VSS)단의 사이에 차례대로 제4피모스트랜지스터와 제2, 제3, 제4앤모스트랜지스터가 직렬연결되어 있고, 출력단은 제4피모스트랜지스터와 제2앤모스트랜지스터의 사이에 위치한다. 그리고 제4앤모스트랜지스터는 소오스와 드레인에 접지전압이 공통으로 연결되어 있다.
다음에 제1신호지연부(21)는 제2인버터(IN2)의 신호를 받아 차례로 반전하여 출력하는 제3, 제4, 제5, 제6신호출력부로 구성되었다.
이때 제3신호출력부는 전원전압(VCC)단과 접지전압(VSS)단의 사이에 차례대로 제5피모스트랜지스터와 제5, 제6, 제7앤모스트랜지스터가 직렬연결되어 있고, 출력단은 제5피모스트랜지스터와 제5앤모스트랜지스터의 사이에 위치한다. 그리고 제6, 제7앤모스트랜지스터는 소오스와 드레인에 접지전압이 공통으로 연결되어 있다.
그리고 제4신호출력부는 전원전압(VCC)단과 접지전압(VSS)단의 사이에 차례대로 제6, 제7, 제8피모스트랜지스터와 제8앤모스트랜지스터가 직렬연결되어 있고, 출력단은 제8피모스트랜지스터와 제8앤모스트랜지스터의 사이에 위치한다. 그리고 제6피모스트랜지스터는 소오스와 드레인에 전원전압이 공통으로 연결되어 있다.
그리고 제5신호출력부는 제5피모스트랜지스터가 제9피모스트랜지스터로 대체되고, 제5 내지 제7앤모스트랜지스터는 제9내지 제11앤모스트랜지스터로 대체되는 것을 제외하고는 제3신호출력부와 동일한 회로 구성을 갖는다.
그리고 제6신호출력부는 제6내지 제8피모스트랜지스터가 제10내지 제12피모스트랜지스터로 대체되고, 제8앤모스트랜지스터가 12앤모스트랜지스터로 대체되는 것을 제외하고는 제4신호출력부와 동일한 회로구성을 갖는다.
다음에 제1낸드게이트(NAND1)는 제2인버터(IN2)를 통해 반전된 신호와 제6신 호출력부의 신호를 논리곱한후 반전하여 출력한다.
그리고 제2 신호지연부(22)는 제1낸드게이트(NAND1)의 출력신호를 지연하여 출력하는 제7내지 제10신호출력부로 구성되었다.
이때 제7신호출력부는 제6내지 제8피모스트랜지스터가 제13내지 제15피모스트랜지스터로 대체되고, 제8앤모스트랜지스터가 제13앤모스트랜지스터로 대체되는 것을 제외하고는 제4신호출력부와 동일한 회로구성을 갖는다.
그리고 제8신호출력부는 제5피모스트랜지스터가 제16피모스트랜지스터로 대체되고, 제5 내지 제7앤모스트랜지스터는 제14내지 제16앤모스트랜지스터로 대체되는 것을 제외하고는 제3신호출력부와 동일한 회로 구성을 갖는다.
그리고 제9신호출력부는 제6내지 제8피모스트랜지스터가 제17내지 제19피모스트랜지스터로 대체되고, 제8앤모스트랜지스터가 제17앤모스트랜지스터로 대체되는 것을 제외하고는 제4신호출력부와 동일한 회로구성을 갖는다.
그리고 제10신호출력부는 제5피모스트랜지스터가 제20피모스트랜지스터로 대체되고, 제5 내지 제7앤모스트랜지스터는 제18내지 제20앤모스트랜지스터로 대체되는 것을 제외하고는 제3신호출력부와 동일한 회로 구성을 갖는다.
다음에 제2낸드게이트(NAND2)는 제2인버터(IN2)를 통해 반전된 신호와 제10신호출력부의 신호를 논리곱한후 반전하여 출력한다.
그리고 제2노아게이트(NOR2)는 3입력으로 되었는데, 제2,제3입력단은 접지전압을 입력받고, 제1입력단은 제2낸드게이트(NAND2)의 출력신호를 입력받는다.
이와 같은 제2노아게이트(NOR2)의 출력신호는 제2낸드게이트(NAND2)의 출력 신호에 따라서 '하이'와 '로우'신호가 결정된다.
다음에 제2노아게이트(NOR2)의 신호를 지연출력하기 위해 제3,제4인버터(IN3,IN4)가 직렬연결되어 있다.
그리고 제4신호지연부(24)에는 제4인버터(IN4)의 신호를 받으며 직렬연결된 제1, 제2, 제3저항이 있고, 제1저항과 제2저항의 사이에 제1피모스 게이트캡과 제1앤모스 게이트캡이 있고, 제2저항과 제3저항의 사이에 제2피모스 게이트캡(pmos gate cap)과 제2앤모스 게이트캡이 있고, 제3인버터(IN3)의 출력신호를 입력받고 제4인버터(IN4)의 출력단과 접지전압단사이에 제21앤모스트랜지스터가 위치하며, 제3인버터(IN3)의 출력단에 게이트단이 연결되고 제2,제3저항의 사이에 드레인단이 연결되고 접지전압단에 소오스단이 연결된 제22앤모스트랜지스터가 있다.
그리고 제3낸드게이트(NAND3)는 제4인버터(IN4)의 출력신호와 제3저항을 통한 출력신호를 논리곱한 후 반전하도록 구성된다.
그리고 제5인버터(IN5)는 제3낸드게이트(NAND3)의 신호를 반전하고, 제4낸드게이트(NAND4)는 제5인버터(IN5)의 출력신호와 전원전압신호를 입력받아 논리곱한 후 반전하고, 제6인버터(IN6)는 제4낸드게이트(NAND4)의 신호를 반전하여 출력하도록 구성된다.
다음에 첨부 도면을 참조하여 상기와 같은 구성을 갖는 본 발명 센스앰프 인에이블 회로의 peq(어드레스 천이 검출(Address Transition Detection:ATD)신호에 따른 pse2(센스앰프 인에이블) 출력신호에 대하여 설명한다.
이때 동작은 peq가 숏펄스일 때와 정상적인 펄스일 때로 나누어 설명할 수 있다.
먼저, peq가 숏펄스(short pulse)일 경우 도 2와 도 3a에 도시한 바와 같이 본 발명의 센스앰프 인에이블 회로는 숏펄스 제거부(20)를 통해서 숏펄스가 제거되어 'bb'노드에 연속해서 '하이(high)'신호를 출력하게 된다.
그리고 제1신호지연부(21)와 제1낸드게이트(NAND1)와 제2신호지연부(22)와 제2낸드게이트(NAND2)와 노아게이트(NOR2)와 제3, 제4신호지연부(23,24)와 제3낸드게이트(NAND3)와 제5인버터(IN5)와 제4낸드게이트(NAND4)와 제6인버터(IN6)를 통해서 최종적으로 pse2 신호출력단으로 '로우(low)'신호를 출력하므로써 센스앰프를 디제이블 시킨다.
다시말해서 숏펄스가 발생하면 숏펄스 제거부(20)를 통해서 숏펄스가 제거되므로 센스앰프 인에이블 회로는 센스앰프 디제이블 신호를 출력하여 센스앰프는 구동하지 않는다.
다음에 peq가 정상펄스를 출력할 때(예를 들어 10ns의 시간동안)는 도 2와 도 3b에 도시한 바와 같이 숏펄스 제거부(20)를 통해서 5ns만큼의 앞단펄스가 제거되어 숏펄스 제거부(20)는 뒷단의 5ns의 펄스폭 만큼만 출력한다.
이와 같이 출력된 펄스는 제1인버터를 통해서 'bb'노드에 로우(low)신호를 출력하고, 제1신호지연부(21)와 제1낸드게이트(NAND1)와 제2신호지연부(22)와 제2낸드게이트(NAND2)와 노아게이트(NOR2)와 제3, 제4신호지연부(23,24)와 제3낸드게이트(NAND3)와 제5인버터(IN5)와 제4낸드게이트(NAND4)와 제6인버터(IN6)를 통해서 최종적으로 pse2 신호출력단으로 '하이(high)'의 센스앰프 인에이블 신호를 출력하 게 된다.
상기와 같은 숏펄스 제거부(20)는 일반적인 에스램 구동 회로에서 PWL(워드라인 구동 펄스신호)발생부의 구동에 관여하는 PEQ(어드레스 천이 검출)신호발생부에 적용할 수도 있다.
상기와 같은 본 발명 센스앰프 인에이블 회로는 다음과 같은 효과가 있다.
숏펄스가 발생할 경우 숏펄스 제거부를 통해서 숏펄스를 제거하여 주므로써 차후에 센스앰프가 오동작하는 것을 미연에 방지할 수 있다.

Claims (11)

  1. 어드레스 천이 검출(ATD)신호를 감지하여 앞단의 펄스신호 또는 숏펄스를 제거하여 출력하는 펄스 제거부와,
    상기 펄스 제거부를 통해 출력되는 신호에 따라 센스앰프 인에이블 신호 또는 센스앰프 디제이블 신호를 출력시키는 신호출력부를 포함하여 구성됨을 특징으로 하는 센스앰프 인에이블 회로.
  2. 제 1 항에 있어서, 상기 신호출력부는 상기 펄스 제거부를 통해 출력된 신호를 반전하는 제1인버터와,
    상기 제1인버터의 출력신호를 지연출력하는 제1신호지연부와,
    상기 제1인버터와 상기 제1신호지연부의 출력신호를 논리곱하여 반전시키는 제1낸드게이트와,
    상기 제1낸드게이트의 출력신호를 지연출력하는 제2신호지연부와,
    상기 제1인버터와 상기 제2신호지연부의 출력신호를 논리곱하여 반전시키는 제2낸드게이트와,
    상기 제2낸드게이트의 출력신호와 접지전압신호를 논리합하여 반전시키는 제1노아게이트와,
    상기 제1노아게이트의 출력신호를 지연출력하기 위한 제3, 제4신호지연부와,
    상기 제3, 제4신호지연부의 출력신호를 논리곱하여 반전시키는 제3낸드게이 트와,
    상기 제3낸드게이트의 신호를 반전하여 출력하는 2인버터와,
    상기 제2인버터와 전원전압신호를 논리곱하여 반전시키는 제4낸드게이트와,
    상기 제4낸드게이트의 신호를 반전하여 출력하는 제3인버터를 포함하여 구성됨을 특징으로 하는 센스앰프 인에이블 회로.
  3. 제 1 항에 있어서, 상기 펄스 제거부는 제3인버터와,
    전원전압단과 접지전압단의 사이에 직렬연결되어 상기 제3인버터의 신호를 반전하여 출력하는 제1신호출력부와,
    전원전압(VCC)단과 접지전압(VSS)단의 사이에 직렬연결되어 상기 제1신호출력부의 신호를 반전하여 출력하는 제2신호출력부와,
    상기 제3인버터를 통해 반전된 신호를 제1입력단에 받고 상기 제2신호출력부의 출력신호를 제2입력단에 받아 논리합한 후 반전하는 제2노아게이트로 구성됨을 특징으로 하는 센스앰프 인에이블 회로.
  4. 제 2 항에 있어서, 상기 제1신호지연부는 상기 제1인버터의 신호를 받아 차례로 반전하여 지연출력하는 제3, 제4, 제5, 제6신호출력부로 구성됨을 특징으로 하는 센스앰프 인에이블 회로.
  5. 제 2 항에 있어서, 상기 제2신호지연부는 상기 제1낸드게이트의 출력신호를 받아 차례로 반전하여 지연출력하는 제7, 제8, 제9, 제10신호출력부로 구성됨을 특징으로 하는 센스앰프 인에이블 회로.
  6. 제 2 항에 있어서, 상기 제3신호지연부는 직렬연결된 제5, 제6인버터로 구성됨을 특징으로 하는 센스앰프 인에이블 회로.
  7. 제 2 항에 있어서, 상기 제4신호지연부는 제6인버터의 출력단과 상기 제3낸드게이트의 일입력단의 사이에 직렬연결된 제1, 제2, 제3저항,
    상기 제1저항과 제2저항의 사이에 구성된 제1피모스 게이트캡과 제1앤모스 게이트캡,
    상기 제2저항과 제3저항의 사이에 구성된 제2피모스 게이트캡(pmos gate cap)과 제2앤모스 게이트캡,
    상기 제5인버터의 출력신호를 입력받고 상기 제6인버터의 출력단과 접지전압단사이에 구성된 제1앤모스트랜지스터,
    상기 제5인버터의 출력단에 게이트단이 연결되고 상기 제2, 제3저항의 사이에 드레인단이 연결되고 접지전압단에 소오스단이 연결된 제2앤모스트랜지스터로 구성됨을 특징으로 하는 센스앰프 인에이블 회로.
  8. 제3항이나 제4항이나 제5항에 있어서, 상기 제1, 제4, 제7, 제9신호출력부는 각각 전원전압(VCC)단과 접지전압(VSS)단의 사이에 차례대로 제1, 제2, 제3피모스 트랜지스터와 제1앤모스트랜지스터가 직렬연결되어 있고, 출력단은 제3피모스트랜지스터와 제1앤모스트랜지스터의 사이에 위치하고, 제1피모스트랜지스터의 소오스단과 드레인단은 전원전압단에 공통 연결되어 있음을 특징으로 하는 센스앰프 인에이블 회로.
  9. 제 3 항에 있어서, 상기 제2신호출력부는 전원전압(VCC)단과 접지전압(VSS)단의 사이에 차례대로 제4피모스트랜지스터와 제2, 제3, 제4앤모스트랜지스터가 직렬연결되어 있고, 출력단은 제4피모스트랜지스터와 제2앤모스트랜지스터의 사이에 위치하고, 제4앤모스트랜지스터의 소오스단과 드레인단은 접지전압단에 공통 연결되어 있음을 특징으로 하는 센스앰프 인에이블 회로.
  10. 제 4 항이나 제 5 항에 있어서, 상기 제3, 제5, 제8, 제10신호출력부는 각각 전원전압(VCC)단과 접지전압(VSS)단의 사이에 차례대로 제5피모스트랜지스터와 제5, 제6, 제7앤모스트랜지스터가 직렬연결되어 있고, 출력단은 제5피모스트랜지스터와 제5앤모스트랜지스터의 사이에 위치하고, 제6, 제7앤모스트랜지스터의 소오스단과 드레인단은 접지전압단에 공통으로 연결되어 있음을 특징으로 하는 센스앰프 인에이블 회로.
  11. 제 4 항에 있어서, 상기 제6신호출력부는 전원전압(VCC)단과 접지전압(VSS)단의 사이에 차례대로 제6, 제7, 제8피모스트랜지스터와 제8앤모스트랜지스터가 직 렬연결되어 있고, 출력단은 제8피모스트랜지스터와 제8앤모스트랜지스터의 사이에 위치하고, 제6, 제7피모스트랜지스터는 소오스와 드레인은 각각 전원전압단에 공통으로 연결되어 있음을 특징으로 하는 센스앰프 인에이블 회로.
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JPH11283371A (ja) * 1998-03-30 1999-10-15 Sanyo Electric Co Ltd アドレス遷移検出回路
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