KR100492778B1 - 반도체 메모리 장치의 리페어 회로 - Google Patents

Abstract

본 발명에 따른 반도체 메모리 장치의 리페어 회로는, 다수의 퓨즈에 의해 프로그램된 리페어 어드레스와 입력된 정상 어드레스가 일치하는지를 판단하는 하나 이상의 퓨즈 박스와, 각 퓨즈박스로부터 출력된 신호들을 논리 연산하는 연산수단과, 연산수단으로부터 출력된 신호를 구동하여 리페어 신호를 발생하는 구동수단을 포함하되, 각 퓨즈 박스는 상기 다수의 퓨즈 중 일정 수를 포함하여, 정상 워드라인이 활성화될 때 정상 워드라인이 활성화되는 시간을 빠르게 하여 동작 속도를 향상시킬 수 있다.

Description

반도체 메모리 장치의 리페어 회로{Repair circuit of a semiconductor memory device}

본 발명은 반도체 메모리 장치의 리페어 회로에 관한 것으로, 보다 상세하게는 퓨즈를 여러 개의 파트로 나누어서 정상 워드라인이 활성화되는 시간을 빠르게 하여 동작 속도를 향상시킬 수 있는 반도체 메모리 장치의 리페어 회로에 관한 것이다.

도 1은 종래 기술에 따른 반도체 메모리 장치의 리페어 회로의 상세 회로를 나타낸 도면이다.

리페어 회로는 공통 노드 CN를 갖는 4개의 퓨즈 박스(1, 2, 3, 4)와, 공통 노드 CN의 전위를 유지하는 래치(5)와, 래치(5)에 래치된 전위를 반전시켜 리페어 제어신호 ENR를 출력하는 인버터 INV1와, 리셋 신호 WLCZ(word line clear)에 의해 공통 노드 CN를 하이 레벨(외부전원전압 VEXT)로 프리차지하는 피모스 트랜지스터 PM를 포함한다. 여기서, 래치(5)는 반전 래치 형태를 가지며, 자신의 출력신호가 서로의 입력단자에 인가되는 인버터들 INV2, INV3로 구성된다.

첫 번째 부분(part1)의 퓨즈 박스(1)는 인에이블 신호 EN에 따라 퓨즈 박스(1)를 인에이블 시키는 엔모스 트랜지스터 NM1와, 공통 노드 CN와 엔모스 트랜지스터 NM1의 드레인 사이에 병렬 연결된 4개의 퓨즈 FS10∼FS13와, 어드레스 신호 ADD<2:3>를 프리디코딩한 어드레스 신호 ADDR23<0:3>에 따라 각각 퓨즈 FS10∼FS13를 엔모스 트랜지스터 NM1의 드레인에 선택적으로 연결하는 엔모스 트랜지스터 NM10∼NM13를 포함한다.

두 번째 부분(part2)의 퓨즈 박스(2)는 인에이블 신호 EN에 따라 퓨즈 박스(2)를 인에이블 시키는 엔모스 트랜지스터 NM2와, 공통 노드 CN와 엔모스 트랜지스터 NM2의 드레인 사이에 병렬 연결된 4개의 퓨즈 FS20∼FS23와, 어드레스 신호 ADD<4:5>를 프리디코딩한 어드레스 신호 ADDR45<0:3>에 따라 각각 퓨즈 FS20∼FS23를 엔모스 트랜지스터 NM2의 드레인에 선택적으로 연결하는 엔모스 트랜지스터 NM20∼NM23를 포함한다.

세 번째 부분(part3)의 퓨즈 박스(3)는 인에이블 신호 EN에 따라 퓨즈 박스(3)를 인에이블 시키는 엔모스 트랜지스터 NM3와, 공통 노드 CN와 엔모스 트랜지스터 NM3의 드레인 사이에 병렬 연결된 8개의 퓨즈 FS30∼FS37와, 어드레스 신호 ADD<6:8>를 프리디코딩한 어드레스 신호 ADDR678<0:7>에 따라 각각 퓨즈 FS30∼FS37를 엔모스 트랜지스터 NM3의 드레인에 선택적으로 연결하는 엔모스 트랜지스터 NM30∼NM37를 포함한다.

네 번째 부분(part4)의 퓨즈 박스(4)는 인에이블 신호 EN에 따라 퓨즈 박스(4)를 인에이블 시키는 엔모스 트랜지스터 NM4와, 공통 노드 CN와 엔모스 트랜지스터 NM4의 드레인 사이에 병렬 연결된 8개의 퓨즈 FS40∼FS47와, 어드레스 신호 ADD<9:B>를 프리디코딩한 어드레스 신호 ADDR9AB<0:7>에 따라 각각 퓨즈 FS40∼FS47를 엔모스 트랜지스터 NM4의 드레인에 선택적으로 연결하는 엔모스 트랜지스터 NM40∼NM47를 포함한다.

이와 같이 구성된 종래 기술에 따른 반도체 메모리 장치의 리페어 회로의 동작을 설명하면 다음과 같다.

리페어를 하기 위해서는 각 퓨즈 박스(1∼4)의 퓨즈 셋이 리페어하기 위한 어드레스로 프로그래밍 되고, 프로그램밍된 어드레스가 입력 어드레스와 일치하여 공통 노드 CN가 하이 상태가 될 때, 즉 리페어 인에이블 신호 ENR가 하이 상태가 될 때, 리페어 동작이 수행된다.

정상 동작일 때는 리페어를 위해 프로그래밍된 어드레스와 입력된 어드레스가 일치하지 않기 때문에, 공통 노드 CN의 전위가 로우 레벨이 되고, 따라서 리페어 인에이블 신호 ENR가 로우 상태가 되어 정상 워드라인이 활성화된다.

여기서, 입력된 어드레스가 퓨즈 박스(2, 3, 4)에 프로그래밍된 어드레스와는 일치하고 퓨즈 박스(1)에 프로그래밍된 어드레스와는 일치하지 않을 경우에도 정상 워드라인이 활성화되는데, 이러한 경우가 정상 워드라인을 활성화시키는 경우 중에서 가장 약한(worst) 경우이다.

예를 들어 입력된 어드레스가 퓨즈 박스(2, 3, 4)에 리페어하기 위해 프로그래밍된 어드레스와는 일치하고, 퓨즈 박스(1)에 프로그래밍된 어드레스가 ADDR23<1>이고, 이때 입력된 어드레스가 ADDR23<0>이면, 정상 동작을 수행하도록 리페어 인에이블 신호 ENR가 로우 레벨이 된다.

여기서 초기에는 리셋 신호 WLCZ가 로우 레벨 펄스로 인가되어 피모스 트랜지스터 PM에 의해 공통 노드 CN를 하이 레벨 상태로 프리차지한다.

초기에 하이 레벨 상태로 프리차지된 공통 노드 CN를 정상 워드라인을 활성화시키기 위해서 로우 레벨 상태로 만들기 위해 입력된 어드레스 신호 ADDR23<0>가 인가된 첫 번째 퓨즈 박스(10)의 엔모스 트랜지스터 NM10 한 개만이 턴 온 된다.

따라서 공통 노드 CN가 하이 레벨에서 로우 레벨 상태로 천이되는 시간이 지연된다. 즉, 리페어 인에이블 신호 ENR가 로우 레벨로 천이되는 시점이 지연되어 정상 워드라인이 활성화되는 시점이 지연된다.

여기서 정상 워드라인이 활성화되는 시점이 지연되면, 중요한 동작 파라미터인 로우 어드레스 스트로브 신호 /RAS가 인에이블 되고 칼럼 어드레스 스트로브 신호 /CAS가 인에이블되기까지의 지연시간 파라미터 tRCD가 정상동작을 수행하지 못할 정도의 값으로 설정되는 문제점이 발생한다.

상기 문제점을 해결하기 위한 본 발명의 목적은, 모든 퓨즈 박스를 병렬로 연결하고 모든 퓨즈 박스들로부터 출력된 값을 구동하는 구동수단을 사용하여 정상 동작 시에 정상 워드라인을 활성화시키는 시간을 줄일 수 있는 반도체 메모리 장치의 리페어 회로를 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 리페어 회로는, 리던던시 워드라인을 활성화시키는 리페어 신호를 발생시키는 반도체 메모리 장치의 리페어 회로에 있어서, 다수의 퓨즈에 의해 프로그램된 리페어 어드레스와 입력된 정상 어드레스가 일치하는지를 판단하는 하나 이상의 퓨즈 박스; 상기 각 퓨즈박스로부터 출력된 신호들을 논리 연산하는 연산수단; 상기 연산수단으로부터 출력된 신호를 구동하여 상기 리페어 신호를 발생하는 구동수단을 포함하되, 상기 각 퓨즈 박스는 상기 다수의 퓨즈 중 일정 수를 포함하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.

도 2는 본 발명에 따른 반도체 메모리 장치의 리페어 회로를 나타낸 회로도이다. 여기서는 4개의 퓨즈 박스(11∼14)를 포함하는 경우를 예를 들어 설명한다.

리페어 회로는, 4개의 퓨즈 박스(11∼14), 조합부(15), 구동부(16), 리셋부(17) 및 래치(18)를 포함한다.

첫 번째 퓨즈 박스(11)는, 인에이블 신호 EN에 따라 퓨즈 박스(11)를 인에이블 시키는 엔모스 트랜지스터 NM11와, 출력단자 N0와 엔모스 트랜지스터 NM11의 드레인 사이에 병렬 연결된 4개의 퓨즈 FS110∼FS113와, 어드레스 신호 ADD<2:3>를 프리디코딩한 어드레스 신호 ADDR23<0:3>에 따라 각각 퓨즈 FS110∼FS113를 엔모스 트랜지스터 NM11의 드레인에 선택적으로 연결하는 엔모스 트랜지스터 NM110∼NM113와, 리셋 신호 WLCZ에 따라 출력단자 N0를 외부전원전압 VEXT으로 프리차지하는 피모스 트랜지스터 PM11를 포함한다.

두 번째 퓨즈 박스(12)는 인에이블 신호 EN에 따라 퓨즈 박스(12)를 인에이블 시키는 엔모스 트랜지스터 NM12와, 출력단자 N1와 엔모스 트랜지스터 NM12의 드레인 사이에 병렬 연결된 4개의 퓨즈 FS120∼FS123와, 어드레스 신호 ADD<4:5>를 프리디코딩한 어드레스 신호 ADDR45<0:3>에 따라 각각 퓨즈 FS120∼FS123를 엔모스 트랜지스터 NM12의 드레인에 선택적으로 연결하는 엔모스 트랜지스터 NM120∼NM123와, 리셋 신호 WLCZ에 따라 출력단자 N0를 외부전원전압 VEXT으로 프리차지하는 피모스 트랜지스터 PM12를 포함한다.

세 번째 퓨즈 박스(13)는 인에이블 신호 EN에 따라 퓨즈 박스(13)를 인에이블 시키는 엔모스 트랜지스터 NM13와, 출력 단자 N2와 엔모스 트랜지스터 NM13의 드레인 사이에 병렬 연결된 8개의 퓨즈 FS130∼FS137와, 어드레스 신호 ADD<6:8>를 프리디코딩한 어드레스 신호 ADDR678<0:7>에 따라 각각 퓨즈 FS130∼FS137를 엔모스 트랜지스터 NM13의 드레인에 선택적으로 연결하는 엔모스 트랜지스터 NM130∼NM137와, 리셋 신호 WLCZ에 따라 출력단자 N0를 외부전원전압 VEXT으로 프리차지하는 피모스 트랜지스터 PM13를 포함한다.

네 번째 퓨즈 박스(14)는 인에이블 신호 EN에 따라 퓨즈 박스(14)를 인에이블 시키는 엔모스 트랜지스터 NM14와, 출력단자 N3와 엔모스 트랜지스터 NM14의 드레인 사이에 병렬 연결된 8개의 퓨즈 FS140∼FS147와, 어드레스 신호 ADD<9:B>를 프리디코딩한 어드레스 신호 ADDR9AB<0:7>에 따라 각각 퓨즈 FS140∼FS147를 엔모스 트랜지스터 NM14의 드레인에 선택적으로 연결하는 엔모스 트랜지스터 NM140∼NM147와, 리셋 신호 WLCZ에 따라 출력단자 N0를 외부전원전압 VEXT으로 프리차지하는 피모스 트랜지스터 PM14를 포함한다.

조합부(15)는, 첫 번째 및 두 번째 퓨즈 박스(11, 12)로부터 출력된 신호들 N0, N1을 부정 논리 곱하는 낸드게이트 ND1와, 세 번째 및 네 번째 퓨즈 박스(13, 14)로부터 출력된 신호들 N2, N3을 부정 논리 곱하는 낸드게이트 ND2와, 낸드게이트들 ND1, ND2로부터 출력된 신호들을 부정 논리 합하여 제어신호 CON를 출력하는 노아게이트 NR1를 포함한다.

구동부(16)는, 제어신호 CON를 각각 반전시키는 인버터들 INV11, INV12과, 외부전원전압 VEXT과 접지전압 VSS 사이에 직렬 연결되고, 게이트에 인버터들 INV11, INV12로부터 출력된 신호들이 각각 인가되는 피모스 트랜지스터 PMD 및 엔모스 트랜지스터 NMD를 포함하여 구성되고, 피모스 트랜지스터 PMD 및 엔모스 트랜지스터 NMD의 공통 드레인이 출력단자 DR를 형성한다.

리셋부(17)는 리셋 신호 WLCZ(word line clear)에 의해 제어되어 구동부(16)의 출력단자 DR를 하이 레벨 VEXT로 프리차지시키는 피모스 트랜지스터 PMP를 포함한다.

래치부(18)는 반전 래치 형태를 가지며, 자신의 출력신호가 서로의 입력단자에 인가되는 인버터들 INV14, INV15을 포함한다.

여기서, 구동부(16)로부터 출력된 구동신호 DR는 인버터 INV13에 의해 반전되어 래치부(18)에 인가된다.

이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 리페어 회로의 동작을 설명하면 다음과 같다.

먼저, 리페어할 어드레스인 퓨즈 박스(11∼14)에 프로그래밍된 어드레스와 입력된 어드레스가 일치하는 경우에 리페어 동작이 수행된다.

이때, 모든 퓨즈 박스(11∼14)로부터 출력된 신호들 N0∼N3이 모두 하이 레벨이 되어 조합부(15)로부터 출력된 신호 CON가 하이 레벨이 되면, 구동부(16)의 피모스 트랜지스터 PMD가 턴 온 되어 하이 레벨의 구동신호 DR가 출력된다.

따라서 리페어 인에이블 신호 ENR가 하이 레벨이 되어 인에이블 되기 때문에, 리페어 워드라인을 활성화시켜 리페어 동작이 수행되도록 한다.

한편, 정상 동작이 수행될 때 중에서 최악의 조건에서 동작하는 경우는 모든 퓨즈 박스(11∼14) 중에서 1개의 퓨즈 박스(예를 들어 첫 번째 퓨즈박스(11))에 프로그래밍된 어드레스와 입력된 어드레스가 일치하지 않고, 나머지 퓨즈박스(12∼14)에 프로그래밍된 어드레스와 입력된 어드레스가 일치하는 경우이다.

이런 경우에는, 첫 번째 퓨즈 박스(11)로부터 출력된 신호 N0가 로우 레벨이 되고, 나머지 퓨즈 박스(12∼14)로부터 출력된 신호들(N1∼N3)은 하이 레벨이 된다.

따라서 조합부(15)로부터 출력된 신호 CON는 로우 레벨이 되고, 구동부(16)에 의해 구동된 신호 DR는 로우 레벨이 되어 초기에 로우 펄스를 갖는 리셋 신호 WLCZ에 의해 하이 레벨로 프리차지되어 있던 구동부(16)의 출력단자 DR가 엔모스 트랜지스터 NMD에 의해 로우 레벨로 천이 된다.

결과적으로 리페어 인에이블 신호 ENR는 로우 레벨이 되기 때문에 정상 워드라인이 활성화되어 정상 동작이 수행된다.

따라서 리페어 인에이블 신호 ENR가 지연 없이 로우 레벨이 되기 때문에 정상 동작을 수행할 때 정상 워드라인이 활성화되는 시점이 빨라진다.

이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치의 리페어 회로는, 공통 노드에 모든 퓨즈 박스들이 연결되어 공통 노드의 전위를 천이시키는 시간이 지연되는 문제점을 해결하기 위해 각 퓨즈 박스로부터 출력된 신호를 조합한 신호가 구동회로에 의해 구동되어 정상 워드라인을 활성화시키기 때문에 반도체 메모리 장치의 동작 속도를 향상시킬 수 있는 효과가 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

도 1은 종래 기술에 따른 반도체 메모리 장치의 리페어 회로의 상세 회로도.

도 2는 본 발명에 따른 반도체 메모리 장치의 리페어 회로를 나타낸 회로도.

Claims (7)

1. 리던던시 워드라인을 활성화시키는 리페어 신호를 발생시키는 반도체 메모리 장치의 리페어 회로에 있어서,

   다수의 퓨즈에 의해 프로그램된 리페어 어드레스와 입력된 정상 어드레스가 일치하는지를 판단하는 하나 이상의 퓨즈 박스;

   상기 각 퓨즈박스로부터 출력된 신호들을 논리 연산하는 연산수단;

   상기 연산수단으로부터 출력된 신호를 구동하여 상기 리페어 신호를 발생하는 구동수단을 포함하되,

   상기 각 퓨즈 박스는 상기 다수의 퓨즈 중 일정 수를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
2. 제 1 항에 있어서,

   상기 연산 수단은, 상기 각 퓨즈 박스들로부터 출력된 신호들을 부정논리 곱하는 복수의 낸드게이트들; 및

   상기 낸드게이트들로부터 출력된 신호들을 부정 논리 합하는 노아게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
3. 제 1 항에 있어서,

   상기 구동수단은, 상기 연산수단으로부터 출력된 신호에 따라 출력단자를 외부전원전압으로 풀업시키는 풀업수단; 및

   상기 연산수단으로부터 출력된 신호에 따라 출력단자를 접지전원전압으로 풀다운시키는 풀다운 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
4. 제 1 항에 있어서,

   워드라인 프리차지 시점에서 인에이블되는 리셋 신호에 따라 상기 구동수단의 출력단자를 일정 레벨로 프리차지시키는 프리차지 수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
5. 제 1 항에 있어서,

   상기 각 퓨즈박스는 출력단자를 일정 레벨로 프리차지시키는 프리차지 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
6. 제 5 항에 있어서,

   상기 프리차지수단은, 워드라인 프리차지 시점에서 인에이블 되는 리셋 신호에 따라 상기 출력단자를 외부전원전압으로 프리차지시키는 스위치 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.
7. 제 1 항에 있어서,

   상기 구동 수단으로부터 출력된 신호를 일정시간 래치하는 래치수단을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 회로.