KR100557951B1 - 입력 버퍼 회로 - Google Patents

입력 버퍼 회로 Download PDF

Info

Publication number
KR100557951B1
KR100557951B1 KR1020030072917A KR20030072917A KR100557951B1 KR 100557951 B1 KR100557951 B1 KR 100557951B1 KR 1020030072917 A KR1020030072917 A KR 1020030072917A KR 20030072917 A KR20030072917 A KR 20030072917A KR 100557951 B1 KR100557951 B1 KR 100557951B1
Authority
KR
South Korea
Prior art keywords
transistor
pull
signal
input buffer
drain
Prior art date
Application number
KR1020030072917A
Other languages
English (en)
Other versions
KR20050037681A (ko
Inventor
정회권
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020030072917A priority Critical patent/KR100557951B1/ko
Publication of KR20050037681A publication Critical patent/KR20050037681A/ko
Application granted granted Critical
Publication of KR100557951B1 publication Critical patent/KR100557951B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003Modifications for increasing the reliability for protection
    • H03K19/00346Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Abstract

본 발명은 반도체 메모리 장치의 입력 버퍼 회로에 관한 것으로, 입력 신호 또는 접지(Vss) 라인에서 유입된 노이즈에 의해 발생되는 비정상적인 펄스를 제거할 수 있는 효과가 있다. 이를 위한 본 발명의 입력 버퍼 회로는 반도체 장치의 입력 버퍼 회로에 있어서, 입력 신호에 의해 각각 스위칭 되는 제 1 풀업 드라이버 및 제 1 풀다운 드라이버와, 전원전압 공급라인과 상기 제 1 풀업 드라이버 사이에 직렬로 연결되며, 입력 버퍼 인에이블 신호에 의해 스위칭 되는 제 2 풀업 드라이버 및 제 2 풀다운 드라이버와, 제 1 풀업 드라이버와 제 1 풀다운 드라이버 사이에 연결되어 있으며, 상기 반도체 장치에 인가되는 전원전압이 기준전압 이상인 경우에 동작하는 고전압 패스부와, 제 1 풀업 드라이버와 제 1 풀다운 드라이버 사이에 연결되어 있으며, 상기 반도체 장치에 인가되는 전원전압이 기준전압 이하인 경우에 동작하는 저전압 패스부를 구비한 것을 특징으로 한다.

Description

입력 버퍼 회로{Input buffer circiut}
도 1은 종래 기술에 따른 입력 버퍼의 회로도.
도 2a는 종래의 입력 버퍼 회로에 대한 시뮬레이션 결과 파형도.
도 2b는 종래의 입력 버퍼 회로에 대한 동작 타이밍도.
도 3은 본 발명에 의한 입력 버퍼의 회로도.
도 4a는 본 발명에 의한 입력 버퍼 회로에 대한 시뮬레이션 결과 파형도.
도 4b는 본 발명에 의한 입력 버퍼 회로에 대한 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 고전압 패스부 12 : 저전압 패스부
I11-I12 : 인버터 P11-P44 : PMOS 트랜지스터
N55-N88 : NMOS 트랜지스터
본 발명은 반도체 메모리 장치의 입력 버퍼 회로에 관한 것으로, 특히 입력 신호 또는 접지(Vss) 라인에서 유입된 노이즈(noise)에 의해 발생되는 비정상적인 펄스(pulse)를 제거할 수 있는 입력 버퍼 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치의 입력 버퍼 회로는 외부에서 인가되는 TTL 레벨의 전압을 칩(chip) 내부의 사용 환경에 맞게 CMOS 레벨로 변환시켜 주는 기능을 한다.
도 1은 종래기술에 따른 입력 버퍼 회로를 나타낸 회로도이다.
도 1에 도시된 바와 같이, 종래의 입력 버퍼 회로는 전원 전압(Vcc)과 노드(Nd1) 사이에 PMOS 트랜지스터(P1)(P2)가 직렬로 연결되어 있으며, 상기 PMOS 트랜지스터(P1)는 칩 셀렉터 바 신호(/CS)가 '로직 로우'로 인에이블 될 때 전원 전압(Vcc)을 상기 PMOS 트랜지스터(P2) 쪽으로 전송하고, 상기 PMOS 트랜지스터(P2)는 패드(PAD)를 통해 수신된 입력 신호(IN)가 '로직 로우'가 될 때 상기 PMOS 트랜지스터(P1)를 통해 수신된 전원 전압(Vcc)을 상기 노드(Nd1)로 전송한다.
그리고, 상기 노드(Nd1)와 접지(Vss) 노드 사이에 NMOS 트랜지스터(N1)(N2)가 병렬로 연결되어 있으며, 상기 NMOS 트랜지스터(N1)는 상기 패드(PAD)를 통해 수신된 입력 신호(IN)가 '로직 하이'가 될 때 상기 노드(Nd1)의 신호를 접지(Vss) 노드로 방전하고, 상기 NMOS 트랜지스터(N2)는 상기 칩 셀렉터 바 신호(/CS)가 '로직 하이'가 될 때 상기 노드(Nd1)의 신호(a1)를 접지(Vss) 노드로 방전한다.
그리고, 상기 노드(Nd1)의 신호(a1)를 수신하여 상기 신호(a1)의 반전된 신호(a2)를 완충하여 노드(Nd2)로 출력하는 버퍼부(1)를 구비하고 있다. 상기 버퍼부(1)는 상기 노드(Nd1)의 신호(a1)가 '로직 로우'이면 풀업 트랜지스터(P3)에 의해 전원 전압(Vcc)을 상기 노드(Nd2)로 전송하고, 상기 노드(Nd1)의 신호(a1)가 '로직 하이'이면 풀다운 트랜지스터(N3)에 의해 상기 노드(Nd2)의 신호(a2)를 접지(Vss) 라인으로 방전시킨다.
또한, 상기 버퍼부(1)의 신호(a2)를 수신하여 출력노드(Nd3)로 신호(a0)를 출력하며, 상기 노드(Nd2)의 신호(a2)를 수신하여 반전된 신호(a0b)를 출력하는 인버터(I1)를 구비하고 있다.
상기 입력 버퍼 회로는 상기 칩 셀렉터 바 신호(/CS)가 '로직 로우'로 인에이블되면 패드를 통해 수신된 입력 신호(IN)에 의해 동작하며, 상기 칩 셀렉터 바 신호(/CS)가 '로직 하이'이면 수신된 입력 신호(IN)에 상관없이 상기 출력 노드(Nd3)로 '로직 로우'의 씨모스(CMOS) 레벨 신호(a0)을 출력한다.
그리고, 상기 입력 버퍼 회로의 출력 신호(a0)는 어드레스 전이 검출회로(ATD)(도시하지 않음)로 입력되어 어드레스 전이를 검출한 신호(atd0b)를 발생한다.
도 2a는 종래의 입력 버퍼 회로에 대한 시뮬레이션 결과 파형도이고, 도 2b는 종래의 입력 버퍼 회로에 대한 동작 타이밍도이다.
그러나, 상기와 같이 구성된 종래의 입력 버퍼 회로의 출력이 16비트일 경우에는 도 2a에 도시된 바와 같이, 동시에 16개의 출력버퍼(a0)가 '로직 하이'에서 '로직 로우'로 천이하면서 과도한 전류소모가 일어나게 된다. 따라서, 20nsec 이후에 칩 셀렉터 바 신호(/CS)가 '로직 로우'로 인에이블 되고 16개의 출력버퍼가 동시에 '로직 로우'를 출력하는 경우에 접지전압(Vss)의 전압파형이 바운싱(Bouncing) 현상에 의해 0.35V에서 -0.15V까지 흔들림에 따라 NMOS 트랜지스터(N1)의 소오스 단자에 연결되어 있는 접지전압(a1)도 바운싱 현상에 의해 흔들리고, NMOS 트랜지스터(N1)의 전류도 급격히 감소하게 된다.
또한, 도 2b에 도시된 바와 같이, PMOS 트랜지스터(P2)에 의해서 노드(Nd1)의 신호에 의해 'A'와 같이 원하지 않는 '로직 하이' 펄스를 발생하게 된다. 이로 인해 출력 노드(Nd3)의 신호(a0)를 수신하는 ATD 회로는 비정상적인 어드레스 전이 검출신호(atd0b)를 발생하게 되어 결국은 반도체 메모리 장치가 오동작하는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위해 안출된 것으로, 입력 또는 접지전압(Vss) 라인에서 유입된 노이즈(Noise)에 의해 발생되는 비정상적인 펄스(Pulse)를 제거할 수 있는 입력 퍼버 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 입력 버퍼 회로는 소오스에 전원전압이 공급되며, 게이트에 인가되는 인에이블 신호에 의해 스위치로 동작하는 제1 풀업 트랜지스터; 소오스가 상기 제1 풀업 트랜지스터의 드레인에 연결되며, 게이트에 인가되는 입력신호에 의해 스위치로 동작하는 제2 풀업 트랜지스터; 소오스에 접지전압이 공급되며, 게이트에 인가되는 입력신호에 의해 스위치로 동작하는 제1 풀다운 트랜지스터; 소오스에 접지전압이 공급되며, 게이트에 인가되는 인에이블 신호에 의해 스위치로 동작하는 제2 풀다운 트랜지스터; 소오스가 상기 제2 풀업 트랜지스터의 드레인에 연결되는 제1트랜지스터와, 드레인이 상기 제1트랜지스터의 드레인과 상기 제2 풀업 트랜지스터의 드레인에 공통에 연결되며 소오스가 상기 제1 풀다운 트랜지스터의 드레인에 연결되는 제2트랜지스터를 구비하는 고전압 패스부; 및 소오스가 상기 제2 풀업 트랜지스터의 드레인에 연결되는 제3트랜지스터와, 드레인이 상기 제3 트랜지스터의 드레인과 상기 제2 풀다운 트랜지스터의 드레인에 공통 연결되며 소오스가 상기 제1 풀다운 트랜지스터의 드레인에 연결되는 제4트랜지스터를 구비하는 저전압 패스부를 포함하고, 상기 전원전압이 기 설정된 기준전압 이상인 경우 상기 고전압 패스부의 제1트랜지스터와 제2트랜지스터가 턴온되고, 상기 전원전압이 기 설정된 기준전압 이하인 경우 상기 저전압 패스부의 제3트랜지스터와 제4트랜지스터가 턴온되는 것을 특징으로 한다.
삭제
삭제
여기서 상기 저전압 패스부의 제3트랜지스터와 제4트랜지스터의 폭은 상기 고전압 패스부의 제1트랜지스터와 제2트랜지스터의 폭보다 각각 큰 것이 바람직하다.
(실시예)
삭제
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명하도록 한다.
도 3은 본 발명의 일실시예에 따른 입력 버퍼 회로를 나타낸 회로도이다.
본 발명의 입력 버퍼 회로는 전원전압(Vcc)과 노드(Nd11) 사이에 직렬로 연결되며 입력 신호(IN)와 칩 셀렉터 바 신호(/CS)에 의해 제어되는 PMOS 트랜지스터(P11)(P22)와, 상기 노드(Nd11)와 노드(Nd22) 사이에 병렬로 연결되며, 신호(vhigh_enb)와 신호(vhigh_en)에 의해 제어되는 PMOS 트랜지스터(P33)(P44)와, 상기 노드(Nd22)와 노드(Nd33) 사이에 병렬로 연결되며, 신호(vhigh_en)와 신호(vhigh_enb)에 의해 제어되는 NMOS 트랜지스터(N55)(N66)와, 상기 노드(Nd33) 와 접지전압(Vss) 사이에 연결되며 상기 입력 신호(IN)에 의해 제어되는 NMOS 트랜지스터(N77)와, 상기 노드(Nd22)와 접지전압(Vss) 사이에 연결되며 상기 칩 셀렉터 바 신호(/CS)에 의해 제어되는 NMOS 트랜지스터(N88)를 구비한다.
본 발명에서는 입력 또는 접지전압(Vss) 라인에서 바운싱(Bouncing)에 의한 노이즈 발생을 제거하기 위해 상기 노드(Nd11)와 노드(Nd33) 사이에 고전압 패스부(11)와 저전압 패스부(12)를 추가하였다.
또한, 본 발명에는 전원전압 검출부(미도시)가 추가되어 있으며, 상기 전원전압 검출부는 반도체 장치에 인가되는 전원전압이 기준전압 이상인지 또는 이하인지를 검출하는 역할을 한다. 상기 반도체 장치에 인가되는 전원전압이 기준전압 이상인 경우에는 신호(vhigh_en)에 '로직 하이' 신호가 인가되어 고전압 패스부(11)를 동작시키고, 기준전압 이하인 경우에는 신호(vhigh_en)에 '로직 로우' 신호가 인가되어 저전압 패스부(12)를 동작시킨다. 본 발명에서는 기준전압을 2V로 가정한다.
상기 NMOS 트랜지스터(N55)의 게이트 단자와 PMOS 트랜지스터(P44)의 게이트 단자에는 신호(vhigh_en)가 인가되며, PMOS 트랜지스터(P33)의 게이트와 NMOS 트랜지스터(N66)의 게이트 단자에는 신호(vhigh_enb)가 인가된다.
상기 고전압 패스부(11)는 '로직 하이'에서만 턴 온(Turn-on)되어 패스 트랜지스터로 동작하며, 트랜지스터의 폭(Width)를 작게 설계하여 노이즈를 차단하는 역할을 한다.
상기 저전압 패스부(12)는 '로직 로우'에서만 턴 온(Turn-on)되어 패스 트랜 지스터로 동작하며, 트랜지스터의 폭(Width)를 크게 설계하여 딜레이(Delay)를 방지하는 역할을 한다.
그리고, 2V 이하의 전원전압(Vcc)을 사용하는 경우, 상기 PMOS 트랜지스터(P44)의 게이트 단자에 '로직 로우'인 신호(vhigh_en)가 인가되어 PMOS 트랜지스터(P44)가 턴 온 되며, 상기 PMOS 트랜지스터(P22)의 출력 신호를 노드(Nd22)로 전달한다. 또한, 상기 NMOS 트랜지스터(N66)의 게이트 단자에 '로직 하이'인 신호(vhigh_enb)가 인가되어 NMOS 트랜지스터(N66)가 턴 온 되며, 상기 NMOS 트랜지스터(N77)의 출력 신호를 노드(Nd22)로 전달한다. 따라서, 상기 PMOS 트랜지스터(P44)와 NMOS 트랜지스터(N66)가 모두 턴 온 상태가 되며, 입력 신호(IN)는 반전되어 노드(Nd22)로 전달된다.
또한, 2V 이상의 전원전압(Vcc)을 사용하는 경우, 상기 PMOS 트랜지스터(P33)의 게이트 단자에 '로직 로우'인 신호(vhigh_enb)가 인가되어 PMOS 트랜지스터(P33)가 턴 온 되며, 상기 PMOS 트랜지스터(P22)의 출력 신호를 노드(Nd22)로 전달한다. 또한, 상기 NMOS 트랜지스터(N55)의 게이트 단자에 '로직 하이'인 신호(vhigh_en)가 인가되어 NMOS 트랜지스터(N55)가 턴 온 되며, 상기 NMOS 트랜지스터(N77)의 출력 신호를 노드(Nd22)로 전달한다. 따라서, 상기 PMOS 트랜지스터(P33)와 NMOS 트랜지스터(N55)가 모두 턴 온 상태가 되며, 입력 신호(IN)는 반전되어 노드(Nd22)로 전달된다.
그리고, 상기 노드(Nd22)의 신호를 수신하여 상기 신호의 반전된 신호를 노드(Nd44)로 출력하는 인버터(I11)를 구비하고 있으며, 상기 노드(Nd44)의 신호를 수신하여 출력 노드로 신호(a1)를 출력한다. 또한, 상기 노드(Nd44)의 신호를 수신하여 반전된 신호(a1b)를 출력하는 인버터(I12)를 구비하고 있다.
상기 입력 버퍼 회로는 상기 칩 셀렉터 바 신호(/CS)가 '로직 로우'로 인에이블되면 입력 패드를 통해 수신된 입력 신호(IN)에 의해 동작하며, 상기 칩 셀렉터 바 신호(/CS)가 '로직 하이'이면 수신된 입력 신호(IN)에 상관없이 상기 출력 노드(Nd44)로 '로직 로우'의 씨모스(CMOS) 레벨 신호(a1)을 출력한다.
그리고, 상기 입력 버퍼 회로의 출력 신호(a1)는 어드레스 전이 검출회로(ATD)(도시하지 않음)로 입력되어 어드레스 전이를 검출한 신호(atd1b)를 발생한다.
도 4a는 본 발명에 의한 입력 버퍼 회로에 대한 시뮬레이션 결과 파형도로서, 2V 이상의 전원전압(Vcc)을 사용한 경우에 대한 실험 결과이다.
도 4a에 도시된 바와 같이, 20nsec 이후에 칩 셀렉터 바 신호(/CS)가 인에이블 되고 16개의 출력 버퍼(a1)가 동시에 '로직 로우'를 출력하는 경우, 접지전압(Vss)이 바운싱(Bouncing) 현상에 의해 0.35V에서 -0.15V까지 흔들림에 따라 NMOS 트랜지스터(N77)의 소오스 단자에 연결되어 있는 접지전압의 전압파형(m1)이 흔들리게 되는 것을 알 수 있다. 따라서, 본 발명은 상기 고전압 패스부(11)와 저전압 패스부(12)를 사용함으로써 입력 또는 전지전압(Vcc)에서 발생하는 노이즈에 대한 영향을 최소화할 수 있다.
도 4b는 본 발명에 의한 입력 버퍼 회로에 대한 동작 타이밍도이다.
도 4b에 도시된 바와 같이, 2V 이상의 전원전압(Vcc)을 사용하는 경우, 20nsec 이후에 칩 셀렉터 바 신호(/CS)가 인에이블 되고 입력 신호(IN)에 1.1V가 인가되면, 16개의 출력 버퍼가 동시에 '로직 로우'를 출력한다. 이때, 접지전압(Vss)에서 노이즈에 의해 흔들린 신호(m1)가 발생하더라도 상기 고전압 패스부(11)에 의해 노드(Nd22)의 신호(m1)와 출력 신호(a1)가 반전된 신호(a1b)가 각각 '로직 로우'를 갖게 된다. 따라서, 이 신호(a1)를 입력하는 어드레스 전이 회로는 도 4b에 나타낸 것과 같이 '로직 하이' 전위를 갖는 신호(atd1b)를 출력한다.
따라서, 본 발명의 입력 버퍼 회로는 종래 입력 버퍼 회로와 달리, 노이즈가 자주 발생하는 2V 이상의 전원전압에서 여러개의 출력 버퍼가 동시에 동작하여 노이즈가 발생하더라도 노이즈를 차단할 수 있는 고전압 패스부와 노이즈가 발생하지 않는 2V 이하의 전원전압에서 일어나는 딜레이 현상을 방지할 수 있는 저전압 패스부를 사용함으로써 입력 또는 접지전압 라인에서 발생하는 비정상적인 펄스를 제거할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 입력 또는 접지전압 라인에서 유입된 노이즈에 의해 발생하는 비정상적인 펄스를 제거할 수 있다. 또한, 입력 버퍼 회로에서 노이즈를 차단하여 메모리 소자의 내부회로를 보호할 수 있다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 소오스에 전원전압이 공급되며, 게이트에 인가되는 인에이블 신호에 의해 스위치로 동작하는 제1 풀업 트랜지스터; 소오스가 상기 제1 풀업 트랜지스터의 드레인에 연결되며, 게이트에 인가되는 입력신호에 의해 스위치로 동작하는 제2 풀업 트랜지스터; 소오스에 접지전압이 공급되며, 게이트에 인가되는 입력신호에 의해 스위치로 동작하는 제1 풀다운 트랜지스터; 소오스에 접지전압이 공급되며, 게이트에 인가되는 인에이블 신호에 의해 스위치로 동작하는 제2 풀다운 트랜지스터; 소오스가 상기 제2 풀업 트랜지스터의 드레인에 연결되는 제1트랜지스터와, 드레인이 상기 제1트랜지스터의 드레인과 상기 제2 풀업 트랜지스터의 드레인에 공통에 연결되며 소오스가 상기 제1 풀다운 트랜지스터의 드레인에 연결되는 제2트랜지스터를 구비하는 고전압 패스부; 및 소오스가 상기 제2 풀업 트랜지스터의 드레인에 연결되는 제3트랜지스터와, 드레인이 상기 제3 트랜지스터의 드레인과 상기 제2 풀다운 트랜지스터의 드레인에 공통 연결되며 소오스가 상기 제1 풀다운 트랜지스터의 드레인에 연결되는 제4트랜지스터를 구비하는 저전압 패스부를 포함하고,
    상기 전원전압이 기 설정된 기준전압 이상인 경우 상기 고전압 패스부의 제1트랜지스터와 제2트랜지스터가 턴온되고, 상기 전원전압이 기 설정된 기준전압 이하인 경우 상기 저전압 패스부의 제3트랜지스터와 제4트랜지스터가 턴온되는 것을 특징으로 하는 입력 버퍼 회로.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 저전압 패스부의 제3트랜지스터와 제4트랜지스터의 폭은 상기 고전압 패스부의 제1트랜지스터와 제2트랜지스터의 폭보다 각각 큰 것을 특징으로 하는 입력 버퍼 회로.
KR1020030072917A 2003-10-20 2003-10-20 입력 버퍼 회로 KR100557951B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030072917A KR100557951B1 (ko) 2003-10-20 2003-10-20 입력 버퍼 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030072917A KR100557951B1 (ko) 2003-10-20 2003-10-20 입력 버퍼 회로

Publications (2)

Publication Number Publication Date
KR20050037681A KR20050037681A (ko) 2005-04-25
KR100557951B1 true KR100557951B1 (ko) 2006-03-10

Family

ID=37240302

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030072917A KR100557951B1 (ko) 2003-10-20 2003-10-20 입력 버퍼 회로

Country Status (1)

Country Link
KR (1) KR100557951B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101677887B1 (ko) * 2015-07-07 2016-11-21 (주)에이디테크놀로지 양방향 버스용 버퍼부 및 그 양방향 버퍼부를 구비한 버스회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101677887B1 (ko) * 2015-07-07 2016-11-21 (주)에이디테크놀로지 양방향 버스용 버퍼부 및 그 양방향 버퍼부를 구비한 버스회로

Also Published As

Publication number Publication date
KR20050037681A (ko) 2005-04-25

Similar Documents

Publication Publication Date Title
US6426652B1 (en) Dual-edge triggered dynamic logic
KR100211758B1 (ko) 멀티 파워를 사용하는 데이터 출력버퍼
KR100292408B1 (ko) 고 전압 톨러런트 인터페이스 회로
KR100259070B1 (ko) 데이터 출력 버퍼 회로
US5572146A (en) Noise attenuation output buffer
EP1454414B1 (en) High-speed output circuit with low voltage capability
KR100557951B1 (ko) 입력 버퍼 회로
US5703811A (en) Data output buffer circuit of semiconductor memory device
JP2004364031A (ja) 半導体集積回路
KR200252132Y1 (ko) 반도체 회로의 멀티 비트 데이터 출력 버퍼
KR100530929B1 (ko) 반도체 소자의 시모스 출력 버퍼 회로
KR0143578B1 (ko) 멀티비트 집적회로의 출력 버퍼 동작 제어 회로
KR970004057B1 (ko) 입력버퍼
KR100205094B1 (ko) 반도체 소자의 출력버퍼 회로
US6559678B1 (en) Node predisposition circuit
KR0172514B1 (ko) 고속 출력 버퍼
KR20010005093A (ko) 저전력 레벨 쉬프터 구현을 위한 반도체집적회로
KR100253648B1 (ko) 반도체메모리장치의입출력구동회로
KR100321155B1 (ko) 반도체 장치의 어드레스 버퍼 회로
KR100518234B1 (ko) 출력 버퍼 회로
KR20030000608A (ko) 입력 버퍼 회로
KR100245095B1 (ko) 반도체 메모리의 출력버퍼
KR100411023B1 (ko) 출력 회로
KR950002085B1 (ko) 개선된 래치회로를 갖는 데이타 출력버퍼
US6111811A (en) High-speed synchronous output driver

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110126

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee