JP2000173273A - 半導体記憶システム - Google Patents
半導体記憶システムInfo
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- JP2000173273A JP2000173273A JP10347575A JP34757598A JP2000173273A JP 2000173273 A JP2000173273 A JP 2000173273A JP 10347575 A JP10347575 A JP 10347575A JP 34757598 A JP34757598 A JP 34757598A JP 2000173273 A JP2000173273 A JP 2000173273A
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- sense
- circuit
- sense amplifier
- clock
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Abstract
(57)【要約】
【課題】 低電圧で安定した動作が可能である半導体記
憶システムを提供する。 【解決手段】 本発明は、データの読み出し動作時に各
ビットの読み出し動作を完了したことを示す複数のセン
ス完了信号を発生する複数のセンスアンプ回路１０を備
えるＳＲＡＭ装置１と、センスアンプ回路１０からの複
数のセンス完了信号とクロック信号との論理積信号を発
生してセンス終了信号として出力するＡＮＤ回路３と、
ＡＮＤ回路３からのセンス終了信号に応じてＳＲＡＭ装
置１に供給する電源電圧を制御する電源電圧制御回路２
とを有して構成される。以上の構成により、低電圧で安
定した動作を可能とする。
憶システムを提供する。 【解決手段】 本発明は、データの読み出し動作時に各
ビットの読み出し動作を完了したことを示す複数のセン
ス完了信号を発生する複数のセンスアンプ回路１０を備
えるＳＲＡＭ装置１と、センスアンプ回路１０からの複
数のセンス完了信号とクロック信号との論理積信号を発
生してセンス終了信号として出力するＡＮＤ回路３と、
ＡＮＤ回路３からのセンス終了信号に応じてＳＲＡＭ装
置１に供給する電源電圧を制御する電源電圧制御回路２
とを有して構成される。以上の構成により、低電圧で安
定した動作を可能とする。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶システ
ムに関し、特にＳＲＡＭ（Static Random AccessMemory
）装置を有する半導体記憶システムに関する。
ムに関し、特にＳＲＡＭ（Static Random AccessMemory
）装置を有する半導体記憶システムに関する。
【０００２】
【従来の技術】従来、半導体記憶システムの１つである
ＳＲＡＭ装置は、特に低電圧で動作され、またはゲート
長（Ｌ）が０．２５ミクロン以下である微細のＣＭＯＳ
デバイスのために構成されている。近年、電池駆動の携
帯情報機器向けのＣＭＯＳデバイスは、標準電源電圧よ
りも低い電源電圧で動作されることがことが多くなって
いる。
ＳＲＡＭ装置は、特に低電圧で動作され、またはゲート
長（Ｌ）が０．２５ミクロン以下である微細のＣＭＯＳ
デバイスのために構成されている。近年、電池駆動の携
帯情報機器向けのＣＭＯＳデバイスは、標準電源電圧よ
りも低い電源電圧で動作されることがことが多くなって
いる。
【０００３】従来のＳＲＡＭ装置として、図１１に示す
ものが知られている。このＳＲＡＭ装置は、標準的な同
期式のものである。図１１に示すように、この従来のＳ
ＲＡＭ装置は、複数のメモリセルアレイ１０１と、複数
のプリチャージ回路１０２と、アドレスラッチおよびカ
ラムデコーダ１０３と、アドレスラッチおよびワードデ
コーダ１０４と、ワードドライバ１０５と、複数のカラ
ムセレクタ１０６と、複数のセンスアンプ１０７と、複
数のライトバッファ１０８とを有している。この図１１
のＳＲＡＭ装置の読み出しタイミングが図１２に示され
ている。
ものが知られている。このＳＲＡＭ装置は、標準的な同
期式のものである。図１１に示すように、この従来のＳ
ＲＡＭ装置は、複数のメモリセルアレイ１０１と、複数
のプリチャージ回路１０２と、アドレスラッチおよびカ
ラムデコーダ１０３と、アドレスラッチおよびワードデ
コーダ１０４と、ワードドライバ１０５と、複数のカラ
ムセレクタ１０６と、複数のセンスアンプ１０７と、複
数のライトバッファ１０８とを有している。この図１１
のＳＲＡＭ装置の読み出しタイミングが図１２に示され
ている。
【０００４】また、従来の他のＳＲＡＭ装置として、図
１３に示すものが知られている。図１３に示すように、
従来の他のＳＲＡＭ装置は、図１１に示すＳＲＡＭ装置
において、ダミーセンスアンプ１０９と、ダミーセルア
レイ１１０と、ダミープリチャージ回路１１１とを追加
してなる。ＳＲＡＭ装置は、ダミーセンスアンプ１０９
とダミーセルアレイ１１０とダミープリチャージ回路１
１１とをを組み合わせてセンス終了信号ＳＥを生成し、
ワードドライバ４のワード線立ち下げ信号として利用し
ている。
１３に示すものが知られている。図１３に示すように、
従来の他のＳＲＡＭ装置は、図１１に示すＳＲＡＭ装置
において、ダミーセンスアンプ１０９と、ダミーセルア
レイ１１０と、ダミープリチャージ回路１１１とを追加
してなる。ＳＲＡＭ装置は、ダミーセンスアンプ１０９
とダミーセルアレイ１１０とダミープリチャージ回路１
１１とをを組み合わせてセンス終了信号ＳＥを生成し、
ワードドライバ４のワード線立ち下げ信号として利用し
ている。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
ＳＲＡＭ装置においては、センスアンプ部がアナログ回
路であるため、この素子のばらつきの影響を受けやすい
から、誤動作が生じやすいという問題がある。
ＳＲＡＭ装置においては、センスアンプ部がアナログ回
路であるため、この素子のばらつきの影響を受けやすい
から、誤動作が生じやすいという問題がある。
【０００６】また、従来の図１１のＳＲＡＭ装置におい
ては、図１２に示すビット線間（ＤＤ−ＤＤＢ）にセン
スに十分な電位差が得られるのに時間がかかるため、低
電圧で誤動作をおこしやすいという問題がある。
ては、図１２に示すビット線間（ＤＤ−ＤＤＢ）にセン
スに十分な電位差が得られるのに時間がかかるため、低
電圧で誤動作をおこしやすいという問題がある。
【０００７】さらに、従来のＳＲＡＭ装置においては、
データの読み出し動作が正常に終了したかどうかを検出
する手段を有していないから、安定した動作ができない
という問題がある。
データの読み出し動作が正常に終了したかどうかを検出
する手段を有していないから、安定した動作ができない
という問題がある。
【０００８】本発明の目的は、低電圧で安定した動作が
可能である半導体記憶システムを提供することにある。
可能である半導体記憶システムを提供することにある。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、データの読み出し動作時に
各ビットの読み出し動作を完了したことを示す複数のセ
ンス完了信号を発生する複数のセンスアンプ回路を備え
る半導体記憶装置と、センスアンプ回路からの複数のセ
ンス完了信号とクロック信号との論理積信号を発生して
センス終了信号として出力するＡＮＤ回路と、ＡＮＤ回
路からのセンス終了信号に応じて半導体記憶装置に供給
する電源電圧を制御する電源電圧制御回路とを有するこ
とを特徴とする。
に、請求項１記載の発明は、データの読み出し動作時に
各ビットの読み出し動作を完了したことを示す複数のセ
ンス完了信号を発生する複数のセンスアンプ回路を備え
る半導体記憶装置と、センスアンプ回路からの複数のセ
ンス完了信号とクロック信号との論理積信号を発生して
センス終了信号として出力するＡＮＤ回路と、ＡＮＤ回
路からのセンス終了信号に応じて半導体記憶装置に供給
する電源電圧を制御する電源電圧制御回路とを有するこ
とを特徴とする。
【００１０】請求項２記載の発明は、データの読み出し
動作時に各ビットの読み出し動作を完了したことを示す
複数のセンス完了信号を発生する複数のセンスアンプ回
路を備える半導体記憶装置と、センスアンプ回路からの
複数のセンス完了信号とクロック信号との論理積信号を
発生してセンス終了信号として出力するＡＮＤ回路と、
クロック信号を遅延させてセンスアンプ回路を駆動する
リードイネーブル信号の立ち上がりを制御するディレイ
回路と、ＡＮＤ回路からのセンス終了信号に応じてディ
レイ回路に遅延量を制御するディレイ制御信号を与える
ディレイ制御回路とを有することを特徴とする。
動作時に各ビットの読み出し動作を完了したことを示す
複数のセンス完了信号を発生する複数のセンスアンプ回
路を備える半導体記憶装置と、センスアンプ回路からの
複数のセンス完了信号とクロック信号との論理積信号を
発生してセンス終了信号として出力するＡＮＤ回路と、
クロック信号を遅延させてセンスアンプ回路を駆動する
リードイネーブル信号の立ち上がりを制御するディレイ
回路と、ＡＮＤ回路からのセンス終了信号に応じてディ
レイ回路に遅延量を制御するディレイ制御信号を与える
ディレイ制御回路とを有することを特徴とする。
【００１１】請求項３記載の発明は、データの読み出し
動作時に各ビットの読み出し動作を完了したことを示す
複数のセンス完了信号を発生する複数のセンスアンプ回
路を備える半導体記憶装置と、センスアンプ回路からの
複数のセンス完了信号とクロック信号との論理積信号を
発生してセンス終了信号として出力するＡＮＤ回路と、
ＡＮＤ回路からのセンス終了信号に応じて半導体記憶装
置に供給する電源電圧を制御する電源電圧制御回路と、
クロック信号を遅延させてセンスアンプ回路を駆動する
リードイネーブル信号の立ち上がりを制御するディレイ
回路と、ＡＮＤ回路からのセンス終了信号に応じてディ
レイ回路に遅延量を制御するディレイ制御信号を与える
ディレイ制御回路とを有することを特徴とする。
動作時に各ビットの読み出し動作を完了したことを示す
複数のセンス完了信号を発生する複数のセンスアンプ回
路を備える半導体記憶装置と、センスアンプ回路からの
複数のセンス完了信号とクロック信号との論理積信号を
発生してセンス終了信号として出力するＡＮＤ回路と、
ＡＮＤ回路からのセンス終了信号に応じて半導体記憶装
置に供給する電源電圧を制御する電源電圧制御回路と、
クロック信号を遅延させてセンスアンプ回路を駆動する
リードイネーブル信号の立ち上がりを制御するディレイ
回路と、ＡＮＤ回路からのセンス終了信号に応じてディ
レイ回路に遅延量を制御するディレイ制御信号を与える
ディレイ制御回路とを有することを特徴とする。
【００１２】請求項４記載の発明は、データの読み出し
動作時に各ビットの読み出し動作を完了したことを示す
複数のセンス完了信号を発生する複数のセンスアンプ回
路を備える半導体装置と、センスアンプ回路からの複数
のセンス完了信号とクロック信号との論理積信号を発生
してセンス終了信号として出力するＡＮＤ回路と、ＡＮ
Ｄ回路のセンス終了信号およびクロック信号を受けてセ
ンス終了信号に応じてクロック信号のデューティ比を変
え、該デューティ比を変えたクロック信号を半導体記憶
装置に与えるクロック制御回路とを有することを特徴と
する。
動作時に各ビットの読み出し動作を完了したことを示す
複数のセンス完了信号を発生する複数のセンスアンプ回
路を備える半導体装置と、センスアンプ回路からの複数
のセンス完了信号とクロック信号との論理積信号を発生
してセンス終了信号として出力するＡＮＤ回路と、ＡＮ
Ｄ回路のセンス終了信号およびクロック信号を受けてセ
ンス終了信号に応じてクロック信号のデューティ比を変
え、該デューティ比を変えたクロック信号を半導体記憶
装置に与えるクロック制御回路とを有することを特徴と
する。
【００１３】請求項５記載の発明は、データの読み出し
動作時に各ビットの読み出し動作を完了したことを示す
複数のセンス完了信号を発生する複数のセンスアンプ回
路を備える半導体記憶装置と、センスアンプ回路からの
複数のセンス完了信号とクロック信号との論理積信号を
発生してセンス終了信号として出力するＡＮＤ回路と、
ＡＮＤ回路からのセンス終了信号に応じて半導体記憶装
置に供給する電源電圧を制御する電源電圧制御回路と、
ＡＮＤ回路のセンス終了信号およびクロック信号を受け
てセンス終了信号に応じてクロック信号のデューティ比
を変え、該デューティ比を変えたクロック信号を半導体
記憶装置に与えるクロック制御回路とを有することを特
徴とする。
動作時に各ビットの読み出し動作を完了したことを示す
複数のセンス完了信号を発生する複数のセンスアンプ回
路を備える半導体記憶装置と、センスアンプ回路からの
複数のセンス完了信号とクロック信号との論理積信号を
発生してセンス終了信号として出力するＡＮＤ回路と、
ＡＮＤ回路からのセンス終了信号に応じて半導体記憶装
置に供給する電源電圧を制御する電源電圧制御回路と、
ＡＮＤ回路のセンス終了信号およびクロック信号を受け
てセンス終了信号に応じてクロック信号のデューティ比
を変え、該デューティ比を変えたクロック信号を半導体
記憶装置に与えるクロック制御回路とを有することを特
徴とする。
【００１４】請求項６記載の発明は、データの読み出し
動作時に各ビットの読み出し動作を完了したことを示す
複数のセンス完了信号を発生する複数のセンスアンプ回
路を備える半導体記憶装置と、センスアンプ回路からの
複数のセンス完了信号とクロック信号との論理積信号を
発生してセンス終了信号として出力するＡＮＤ回路と、
ＡＮＤ回路のセンス終了信号およびクロック信号を受け
てセンス終了信号に応じてクロック信号の周期を変え、
該周期を変えたクロック信号を半導体記憶装置に与える
クロック制御回路とを有することを特徴とする。
動作時に各ビットの読み出し動作を完了したことを示す
複数のセンス完了信号を発生する複数のセンスアンプ回
路を備える半導体記憶装置と、センスアンプ回路からの
複数のセンス完了信号とクロック信号との論理積信号を
発生してセンス終了信号として出力するＡＮＤ回路と、
ＡＮＤ回路のセンス終了信号およびクロック信号を受け
てセンス終了信号に応じてクロック信号の周期を変え、
該周期を変えたクロック信号を半導体記憶装置に与える
クロック制御回路とを有することを特徴とする。
【００１５】請求項７記載の発明は、データの読み出し
動作時に各ビットの読み出し動作を完了したことを示す
複数のセンス完了信号を発生する複数のセンスアンプ回
路を備える半導体記憶装置と、センスアンプ回路からの
複数のセンス完了信号とクロック信号との論理積信号を
発生してセンス終了信号として出力するＡＮＤ回路と、
ＡＮＤ回路からのセンス終了信号に応じて半導体記憶装
置に供給する電源電圧を制御する電源電圧制御回路と、
ＡＮＤ回路のセンス終了信号およびクロック信号を受け
てセンス終了信号に応じてクロック信号の周期を変え、
該周期を変えたクロック信号を半導体記憶装置に与える
クロック制御回路とを有することを特徴とする。
動作時に各ビットの読み出し動作を完了したことを示す
複数のセンス完了信号を発生する複数のセンスアンプ回
路を備える半導体記憶装置と、センスアンプ回路からの
複数のセンス完了信号とクロック信号との論理積信号を
発生してセンス終了信号として出力するＡＮＤ回路と、
ＡＮＤ回路からのセンス終了信号に応じて半導体記憶装
置に供給する電源電圧を制御する電源電圧制御回路と、
ＡＮＤ回路のセンス終了信号およびクロック信号を受け
てセンス終了信号に応じてクロック信号の周期を変え、
該周期を変えたクロック信号を半導体記憶装置に与える
クロック制御回路とを有することを特徴とする。
【００１６】
【発明の実施の形態】次に、本発明の実施の形態を添付
図面に基づいて詳細に説明する。図１に示すように、本
発明の第１の実施形態である半導体記憶システムは、Ｓ
ＲＡＭ装置１と、このＳＲＡＭ装置１に接続されている
電源電圧制御回路２と、ＳＲＡＭ装置１および電源電圧
制御回路２に接続されているＡＮＤ回路３とを有して構
成される。電源電圧制御回路２は、ＳＲＡＭ装置１に供
給する電源電圧を制御するものである。
図面に基づいて詳細に説明する。図１に示すように、本
発明の第１の実施形態である半導体記憶システムは、Ｓ
ＲＡＭ装置１と、このＳＲＡＭ装置１に接続されている
電源電圧制御回路２と、ＳＲＡＭ装置１および電源電圧
制御回路２に接続されているＡＮＤ回路３とを有して構
成される。電源電圧制御回路２は、ＳＲＡＭ装置１に供
給する電源電圧を制御するものである。
【００１７】図２に示すように、ＳＲＡＭ装置１は、複
数のメモリセルアレイ４と、複数のプリチャージ回路５
と、アドレスラッチおよびカラムデコーダ６と、アドレ
スラッチおよびワードデコーダ７と、ワードドライバ８
と、複数のカラムセレクタ９と、複数のセンスアンプ１
０と、複数のライトバッファ１１とを有している。
数のメモリセルアレイ４と、複数のプリチャージ回路５
と、アドレスラッチおよびカラムデコーダ６と、アドレ
スラッチおよびワードデコーダ７と、ワードドライバ８
と、複数のカラムセレクタ９と、複数のセンスアンプ１
０と、複数のライトバッファ１１とを有している。
【００１８】図２に示されるＳＲＡＭ装置１は、（ｎ＋
１）ビットＸ２（ｍ＋１）ワード構成の同期式のもので
ある。ＳＲＡＭ装置１のセンスアンプ１０は、通常の出
力Ｄ０のほかに、センス完了信号ＳＥｋ（０≦ｋ≦ｎ）
の出力も有している。センスアンプ１０からの各ビット
のセンス完了信号ＳＥｋとクロック信号ＣＬＫとはＡＮ
Ｄ回路３に入力され、ＳＲＡＭ装置１の全体のセンス終
了信号Ｓ＿ＥＮＤが生成される。このセンス終了信号Ｓ
＿ＥＮＤは、図４に示すようにクロック信号ＣＬＫに同
期したパルス信号である。センス終了信号Ｓ＿ＥＮＤの
パルス幅が広いほど、電源電圧やクロック周期等、現在
の動作環境に対して本ＳＲＡＭ回路の動作余裕が大きい
ことを示している。
１）ビットＸ２（ｍ＋１）ワード構成の同期式のもので
ある。ＳＲＡＭ装置１のセンスアンプ１０は、通常の出
力Ｄ０のほかに、センス完了信号ＳＥｋ（０≦ｋ≦ｎ）
の出力も有している。センスアンプ１０からの各ビット
のセンス完了信号ＳＥｋとクロック信号ＣＬＫとはＡＮ
Ｄ回路３に入力され、ＳＲＡＭ装置１の全体のセンス終
了信号Ｓ＿ＥＮＤが生成される。このセンス終了信号Ｓ
＿ＥＮＤは、図４に示すようにクロック信号ＣＬＫに同
期したパルス信号である。センス終了信号Ｓ＿ＥＮＤの
パルス幅が広いほど、電源電圧やクロック周期等、現在
の動作環境に対して本ＳＲＡＭ回路の動作余裕が大きい
ことを示している。
【００１９】図３に示すように、メモリセルアレイ４
は、複数のシングルポートのＳＲＡＭセル４ａで構成さ
れている。このシングルポートのＳＲＡＭセル４ａは、
ラッチ回路を構成する４個のインバータゲートＭＰ１、
ＭＰ２、ＭＮ１、ＭＮ２と２個のトランスファゲートＭ
Ｎ３、ＭＮ４とにより構成されている。メモリセルアレ
イ４は、高抵抗負荷型のＳＲＡＭセルで構成することも
できる。
は、複数のシングルポートのＳＲＡＭセル４ａで構成さ
れている。このシングルポートのＳＲＡＭセル４ａは、
ラッチ回路を構成する４個のインバータゲートＭＰ１、
ＭＰ２、ＭＮ１、ＭＮ２と２個のトランスファゲートＭ
Ｎ３、ＭＮ４とにより構成されている。メモリセルアレ
イ４は、高抵抗負荷型のＳＲＡＭセルで構成することも
できる。
【００２０】次に、図１及び図２に示される半導体記憶
システムの動作を説明する。図４では、４つのクロック
周期に対する半導体記憶システムの動作波形が示されて
いる。最初のクロック周期の波形が本発明のＳＲＡＭ装
置１における通常のデータの読み出し動作を示したもの
である。このＳＲＡＭ装置１は、入力されるクロック信
号ＣＬＫに対する同期動作をする。クロック信号ＣＬＫ
がＬｏｗである間プリチャージ回路５によってメモリセ
ルアレイ７のビット線対Ｄ［０：７］、ＤＢ［０：７］
のプリチャージが行われ、クロック信号ＣＬＫの立ち上
がりに同期してリードイネーブル信号ＲＥが立ち上がる
と共にセンスアンプ１０が動作を開始する。
システムの動作を説明する。図４では、４つのクロック
周期に対する半導体記憶システムの動作波形が示されて
いる。最初のクロック周期の波形が本発明のＳＲＡＭ装
置１における通常のデータの読み出し動作を示したもの
である。このＳＲＡＭ装置１は、入力されるクロック信
号ＣＬＫに対する同期動作をする。クロック信号ＣＬＫ
がＬｏｗである間プリチャージ回路５によってメモリセ
ルアレイ７のビット線対Ｄ［０：７］、ＤＢ［０：７］
のプリチャージが行われ、クロック信号ＣＬＫの立ち上
がりに同期してリードイネーブル信号ＲＥが立ち上がる
と共にセンスアンプ１０が動作を開始する。
【００２１】アドレス信号ＡＤ［０：ｍ］は、クロック
信号ＣＬＫがＬｏｗである間に設定され、アドレスラッ
チおよびカラムデコーダ６およびアドレスラッチおよび
ワードデコーダ７でデコードされた信号は、それぞれワ
ードドライバ８とカラムセレクタ９とに入力される。ク
ロック信号ＣＬＫの立ち上がりに応じてワードドライバ
８では、デコードされたワードアドレスに対応するワー
ド線ＷＬが駆動される。これによってメモリセルアレイ
４のＳＲＡＭセル４ａのデータは８組のビット線対Ｄ、
ＤＢに読み出され、この８組のビット線対Ｄ、ＤＢの中
からカラムセレクタ９で１組が選択されてセンスアンプ
１０に入力される。
信号ＣＬＫがＬｏｗである間に設定され、アドレスラッ
チおよびカラムデコーダ６およびアドレスラッチおよび
ワードデコーダ７でデコードされた信号は、それぞれワ
ードドライバ８とカラムセレクタ９とに入力される。ク
ロック信号ＣＬＫの立ち上がりに応じてワードドライバ
８では、デコードされたワードアドレスに対応するワー
ド線ＷＬが駆動される。これによってメモリセルアレイ
４のＳＲＡＭセル４ａのデータは８組のビット線対Ｄ、
ＤＢに読み出され、この８組のビット線対Ｄ、ＤＢの中
からカラムセレクタ９で１組が選択されてセンスアンプ
１０に入力される。
【００２２】第ｋビット（０≦ｋ≦ｎ）のセンスアンプ
１０からは、センスされたデータ出力Ｄ０ｋとセンス完
了信号ＳＥｋとが出力される。データ出力Ｄ０ｋはその
まま外部へ出力されるが、センス完了信号ＳＥｋはＡＮ
Ｄ回路３に入力される。このＡＮＤ回路３には、全ビッ
トのセンスアンプ１０からのセンス完了信号ＳＥｋとク
ロック信号ＣＬＫが入力されている。従って、ＡＮＤ回
路３から出力されるセンス終了信号Ｓ＿ＥＮＤ信号は、
クロック信号ＣＬＫがＨｉｇｈでかつ全ビットの読み出
しが正常に完了した場合にＨｉｇｈとなり、それ以外の
場合はＬｏｗとなるため、図４に示すようなパルス波形
となる。
１０からは、センスされたデータ出力Ｄ０ｋとセンス完
了信号ＳＥｋとが出力される。データ出力Ｄ０ｋはその
まま外部へ出力されるが、センス完了信号ＳＥｋはＡＮ
Ｄ回路３に入力される。このＡＮＤ回路３には、全ビッ
トのセンスアンプ１０からのセンス完了信号ＳＥｋとク
ロック信号ＣＬＫが入力されている。従って、ＡＮＤ回
路３から出力されるセンス終了信号Ｓ＿ＥＮＤ信号は、
クロック信号ＣＬＫがＨｉｇｈでかつ全ビットの読み出
しが正常に完了した場合にＨｉｇｈとなり、それ以外の
場合はＬｏｗとなるため、図４に示すようなパルス波形
となる。
【００２３】仮にクロック信号ＣＬＫの周期内に読み出
しが完了しないビットが存在する場合は、ＡＮＤ回路３
からセンス終了信号Ｓ＿ＥＮＤ信号のパルスが出力され
ず、そのビットのセンスアンプ１０からは一つ前の読み
出し周期で正常に読み出され、センスアンプ１０内のラ
ッチに保持されていたデータが出力されることになる。
しが完了しないビットが存在する場合は、ＡＮＤ回路３
からセンス終了信号Ｓ＿ＥＮＤ信号のパルスが出力され
ず、そのビットのセンスアンプ１０からは一つ前の読み
出し周期で正常に読み出され、センスアンプ１０内のラ
ッチに保持されていたデータが出力されることになる。
【００２４】本発明の第１の実施形態では、センス終了
信号Ｓ＿ＥＮＤ信号のパルス幅（Ｈｉｇｈとなっている
時間）が大きいほど半導体記憶システムが高速に動作し
ている。従って、センス終了信号Ｓ＿ＥＮＤ信号を電源
電圧制御回路２に与えることにより、現状の電源電圧お
よびクロック信号ＣＬＫの周期に対する動作余裕の度合
いを電源電圧制御回路２に与えることが可能となる。ま
た、読み出し周期内にセンス終了信号Ｓ＿ＥＮＤ信号の
パルスが得られない場合は、読み出し動作が不完全であ
ることを電源電圧制御回路２に伝達することが可能であ
る。なお、ＳＲＡＭ装置１に対するデータの書き込み動
作は従来のＳＲＡＭ装置と同じ動作である。
信号Ｓ＿ＥＮＤ信号のパルス幅（Ｈｉｇｈとなっている
時間）が大きいほど半導体記憶システムが高速に動作し
ている。従って、センス終了信号Ｓ＿ＥＮＤ信号を電源
電圧制御回路２に与えることにより、現状の電源電圧お
よびクロック信号ＣＬＫの周期に対する動作余裕の度合
いを電源電圧制御回路２に与えることが可能となる。ま
た、読み出し周期内にセンス終了信号Ｓ＿ＥＮＤ信号の
パルスが得られない場合は、読み出し動作が不完全であ
ることを電源電圧制御回路２に伝達することが可能であ
る。なお、ＳＲＡＭ装置１に対するデータの書き込み動
作は従来のＳＲＡＭ装置と同じ動作である。
【００２５】図４におけるクロック信号ＣＬＫの２番
目、３番目のクロック周期の波形は、電源電圧を制御し
た場合の動作を示したものである。最初のクロック周期
では電源電圧ＶＤＤが通常のレベルで与えられている
が、次のクロック周期では前のクロック周期でのセンス
終了信号Ｓ＿ＥＮＤ信号のパルス幅が十分広いと判断
し、電源電圧制御回路２から供給される電源電圧ＶＤＤ
が最初のクロック周期の時よりも低下している。これに
伴い、内部信号ＲＥ、ＤＤ、ＤＤＢ、ＳＥｋ等の電位も
低下し、クロック信号ＣＬＫの立ち上がりに対するリー
ドイネーブル信号ＲＥの立ち上がりのタイミングが遅
れ、センス完了信号ＳＥｋの立ち上がりも遅れる。従っ
て、図４に示すように、ＡＮＤ回路３から出力されるセ
ンス終了信号Ｓ＿ＥＮＤのパルス幅が狭くなるものの、
電源電圧制御回路２に正常にセンス動作が終了したこと
を伝達することが可能となる。このように本実施形態で
は、クロック周期を満足する範囲で電源電圧を低下させ
てＳＲＡＭ装置１のデータの読み出し動作が可能となる
ため、低電力化を図ることができる。
目、３番目のクロック周期の波形は、電源電圧を制御し
た場合の動作を示したものである。最初のクロック周期
では電源電圧ＶＤＤが通常のレベルで与えられている
が、次のクロック周期では前のクロック周期でのセンス
終了信号Ｓ＿ＥＮＤ信号のパルス幅が十分広いと判断
し、電源電圧制御回路２から供給される電源電圧ＶＤＤ
が最初のクロック周期の時よりも低下している。これに
伴い、内部信号ＲＥ、ＤＤ、ＤＤＢ、ＳＥｋ等の電位も
低下し、クロック信号ＣＬＫの立ち上がりに対するリー
ドイネーブル信号ＲＥの立ち上がりのタイミングが遅
れ、センス完了信号ＳＥｋの立ち上がりも遅れる。従っ
て、図４に示すように、ＡＮＤ回路３から出力されるセ
ンス終了信号Ｓ＿ＥＮＤのパルス幅が狭くなるものの、
電源電圧制御回路２に正常にセンス動作が終了したこと
を伝達することが可能となる。このように本実施形態で
は、クロック周期を満足する範囲で電源電圧を低下させ
てＳＲＡＭ装置１のデータの読み出し動作が可能となる
ため、低電力化を図ることができる。
【００２６】さらに、３番目のクロック周期では、前の
クロック周期よりも電源電圧を下げて動作させた場合の
動作波形を示している。この場合、リードイネーブル信
号ＲＥの立ち上がりがビット線間（ＤＤ−ＤＤＢ）の電
位差が十分得られるよりも早いため、センス動作で誤動
作し、センス完了信号ＳＥｋがそのクロック周期内に立
ち上がらずセンス終了信号Ｓ＿ＥＮＤ信号のパルスも得
られないという動作を示している。このような場合に
は、再び電源電位を前の状態に戻し、同じアドレスで再
読み出しの命令をシステム側から与えることが可能とな
る。その動作の様子を図４における４番目のクロック周
期の波形で示している。
クロック周期よりも電源電圧を下げて動作させた場合の
動作波形を示している。この場合、リードイネーブル信
号ＲＥの立ち上がりがビット線間（ＤＤ−ＤＤＢ）の電
位差が十分得られるよりも早いため、センス動作で誤動
作し、センス完了信号ＳＥｋがそのクロック周期内に立
ち上がらずセンス終了信号Ｓ＿ＥＮＤ信号のパルスも得
られないという動作を示している。このような場合に
は、再び電源電位を前の状態に戻し、同じアドレスで再
読み出しの命令をシステム側から与えることが可能とな
る。その動作の様子を図４における４番目のクロック周
期の波形で示している。
【００２７】次に、本発明の第２の実施形態を添付図面
に基づいて詳細に説明する。本発明の第２の実施形態で
ある半導体記憶システムにおいては、本発明の第１の実
施形態と同じ構成要素には同じ参照符号が付されてい
る。
に基づいて詳細に説明する。本発明の第２の実施形態で
ある半導体記憶システムにおいては、本発明の第１の実
施形態と同じ構成要素には同じ参照符号が付されてい
る。
【００２８】図５に示すように、本発明の第２の実施形
態としての半導体記憶システムは、ＳＲＡＭ装置１と、
このＳＲＡＭ装置１に接続されているディレイ制御回路
１２と、ＳＲＡＭ装置１およびディレイ制御回路１２に
接続されているＡＮＤ回路３とを有している。
態としての半導体記憶システムは、ＳＲＡＭ装置１と、
このＳＲＡＭ装置１に接続されているディレイ制御回路
１２と、ＳＲＡＭ装置１およびディレイ制御回路１２に
接続されているＡＮＤ回路３とを有している。
【００２９】図６に示すように、ＳＲＡＭ装置１は、図
２のＳＲＡＭ装置１においてディレイ回路１３を追加し
てなるものである。ディレイ回路１３は、ディレイ制御
回路１２に接続されている。ディレイ回路１３は、ディ
レイ制御回路１２からディレイ制御信号ＤＬＹＣを受け
る。また、ディレイ回路１３は、クロック信号ＣＬＫと
駆動信号ＷＥＢとを受けるＡＮＤゲート１４からの出力
信号ＲＥ０を受ける。ディレイ回路１３は、ディレイ制
御回路１２からディレイ制御信号ＤＬＹＣの電位によっ
てＡＮＤゲート１４からの出力信号ＲＥ０を遅延して出
力信号としリードイネーブル信号ＲＥを発生する。本発
明の第２の実施形態としての半導体記憶システムの動作
のタイミングは図７のようになる。
２のＳＲＡＭ装置１においてディレイ回路１３を追加し
てなるものである。ディレイ回路１３は、ディレイ制御
回路１２に接続されている。ディレイ回路１３は、ディ
レイ制御回路１２からディレイ制御信号ＤＬＹＣを受け
る。また、ディレイ回路１３は、クロック信号ＣＬＫと
駆動信号ＷＥＢとを受けるＡＮＤゲート１４からの出力
信号ＲＥ０を受ける。ディレイ回路１３は、ディレイ制
御回路１２からディレイ制御信号ＤＬＹＣの電位によっ
てＡＮＤゲート１４からの出力信号ＲＥ０を遅延して出
力信号としリードイネーブル信号ＲＥを発生する。本発
明の第２の実施形態としての半導体記憶システムの動作
のタイミングは図７のようになる。
【００３０】本発明の第２の実施形態である半導体記憶
システムにおいても、ＳＲＡＭ装置１は入力されるクロ
ック信号ＣＬＫに対する同期動作である。クロック信号
ＣＬＫがＬｏｗである間プリチャージ回路５によってメ
モリセルアレイ４のビット線対Ｄ［０：７］，ＤＢ
［０：７］のプリチャージが行われ、クロック信号ＣＬ
Ｋの立ち上がりに同期してリードイネーブル信号ＲＥが
立ち上がると共にセンスアンプ１０が動作を開始する。
図７に示すように、ディレイ制御信号ＤＬＹＣによって
リードイネーブル信号ＲＥの立ち上がりタイミングが制
御され、第ｋビットのセンス完了信号ＳＥｋ（０≦ｋ≦
ｎ）および全体のセンス終了信号Ｓ＿ＥＮＤが変化する
様子を３つのクロック周期にわたって示されている。最
初のクロック周期では、ディレイ制御信号ＤＬＹＣがＬ
ｏｗレベルでリードイネーブル信号ＲＥの立ち上がりに
対するディレイが働かないため、ビット線間（ＤＤ−Ｄ
ＤＢ）の電位差が十分つかないうちにセンスアンプ１０
が動作を開始し、センス完了信号ＳＥｋが読み出し周期
中に立ち上がらず、センス終了信号Ｓ＿ＥＮＤのパルス
が得られないという動作を表している。
システムにおいても、ＳＲＡＭ装置１は入力されるクロ
ック信号ＣＬＫに対する同期動作である。クロック信号
ＣＬＫがＬｏｗである間プリチャージ回路５によってメ
モリセルアレイ４のビット線対Ｄ［０：７］，ＤＢ
［０：７］のプリチャージが行われ、クロック信号ＣＬ
Ｋの立ち上がりに同期してリードイネーブル信号ＲＥが
立ち上がると共にセンスアンプ１０が動作を開始する。
図７に示すように、ディレイ制御信号ＤＬＹＣによって
リードイネーブル信号ＲＥの立ち上がりタイミングが制
御され、第ｋビットのセンス完了信号ＳＥｋ（０≦ｋ≦
ｎ）および全体のセンス終了信号Ｓ＿ＥＮＤが変化する
様子を３つのクロック周期にわたって示されている。最
初のクロック周期では、ディレイ制御信号ＤＬＹＣがＬ
ｏｗレベルでリードイネーブル信号ＲＥの立ち上がりに
対するディレイが働かないため、ビット線間（ＤＤ−Ｄ
ＤＢ）の電位差が十分つかないうちにセンスアンプ１０
が動作を開始し、センス完了信号ＳＥｋが読み出し周期
中に立ち上がらず、センス終了信号Ｓ＿ＥＮＤのパルス
が得られないという動作を表している。
【００３１】次のクロック周期では、前のクロック周期
でセンス終了信号Ｓ＿ＥＮＤのパルスが得られなかった
ことを受けて同じアドレスＡＤ［０：ｍ］に対して再読
み出しが行われている。ディレイ制御回路１２からのデ
ィレイ制御信号ＤＬＹＣは、Ｌｏｗレベルから少し高い
レベルに設定されており、これによりリードイネーブル
信号ＲＥの立ち上がりはクロック信号ＣＬＫの立ち上が
りに対する遅延が大きくなっている。ビット線間（ＤＤ
−ＤＤＢ）の電位差が十分得られてからセンスアンプ１
０が動作を開始するため、この読み出し周期では正常な
読み出し動作となり、センス完了信号ＳＥｋが立ち上が
り、センス終了信号Ｓ＿ＥＮＤのパルスが得られる。
でセンス終了信号Ｓ＿ＥＮＤのパルスが得られなかった
ことを受けて同じアドレスＡＤ［０：ｍ］に対して再読
み出しが行われている。ディレイ制御回路１２からのデ
ィレイ制御信号ＤＬＹＣは、Ｌｏｗレベルから少し高い
レベルに設定されており、これによりリードイネーブル
信号ＲＥの立ち上がりはクロック信号ＣＬＫの立ち上が
りに対する遅延が大きくなっている。ビット線間（ＤＤ
−ＤＤＢ）の電位差が十分得られてからセンスアンプ１
０が動作を開始するため、この読み出し周期では正常な
読み出し動作となり、センス完了信号ＳＥｋが立ち上が
り、センス終了信号Ｓ＿ＥＮＤのパルスが得られる。
【００３２】さらに、３番目のクロック周期では、前の
クロック周期よりも読み出し動作の高速化を図るため、
ディレイ制御信号ＤＬＹＣの電位を前のクロック周期よ
りも少し下げてリードイネーブル信号ＲＥの立ち上がり
を２番目のクロック周期よりも早く設定している。これ
によりビット線間（ＤＤ−ＤＤＢ）の電位差が十分得ら
れ、かつ２番目のクロック周期よりも早くセンスアンプ
１０が動作を開始するため、センス終了信号Ｓ＿ＥＮＤ
のパルス幅が広くなり、データの読み出しも高速になる
ことが示されている。
クロック周期よりも読み出し動作の高速化を図るため、
ディレイ制御信号ＤＬＹＣの電位を前のクロック周期よ
りも少し下げてリードイネーブル信号ＲＥの立ち上がり
を２番目のクロック周期よりも早く設定している。これ
によりビット線間（ＤＤ−ＤＤＢ）の電位差が十分得ら
れ、かつ２番目のクロック周期よりも早くセンスアンプ
１０が動作を開始するため、センス終了信号Ｓ＿ＥＮＤ
のパルス幅が広くなり、データの読み出しも高速になる
ことが示されている。
【００３３】このように、本実施形態では、一定の電源
電圧下で読み出し動作の状態を確認しながら安定に高速
な読み出し動作が可能となる。なお、本発明の第２の実
施形態と本発明の第１の実施形態とを組み合わせて、電
源電圧とディレイ回路の両方を制御することも可能であ
る。
電圧下で読み出し動作の状態を確認しながら安定に高速
な読み出し動作が可能となる。なお、本発明の第２の実
施形態と本発明の第１の実施形態とを組み合わせて、電
源電圧とディレイ回路の両方を制御することも可能であ
る。
【００３４】次に、本発明の第３の実施形態を添付図面
に基づいて詳細に説明する。本発明の第３の実施形態で
ある半導体記憶システムにおいては、本発明の第１の実
施形態と同じ構成要素には同じ参照符号が付されてい
る。
に基づいて詳細に説明する。本発明の第３の実施形態で
ある半導体記憶システムにおいては、本発明の第１の実
施形態と同じ構成要素には同じ参照符号が付されてい
る。
【００３５】図８に示すように、本発明の第３の実施形
態である半導体記憶システムは、ＳＲＡＭ装置１と、こ
のＳＲＡＭ装置１に接続されているクロック制御回路１
５と、ＳＲＡＭ装置１およびクロック制御回路１５に接
続されているＡＮＤ回路３とを有している。図８に示さ
れる本発明の第３の実施形態である半導体記憶システム
は、図２に示される本発明の第１の実施形態であるＳＲ
ＡＭ装置１と同じである。
態である半導体記憶システムは、ＳＲＡＭ装置１と、こ
のＳＲＡＭ装置１に接続されているクロック制御回路１
５と、ＳＲＡＭ装置１およびクロック制御回路１５に接
続されているＡＮＤ回路３とを有している。図８に示さ
れる本発明の第３の実施形態である半導体記憶システム
は、図２に示される本発明の第１の実施形態であるＳＲ
ＡＭ装置１と同じである。
【００３６】図８の半導体記憶システムでは、ＡＮＤ回
路３からのセンス終了信号Ｓ＿ＥＮＤがクロック制御回
路１５に入力され、ＳＲＡＭ装置１の状態に応じたクロ
ック信号ＣＬＫがシステムクロック信号ＣＬＫＳを基に
してクロック制御回路１５で生成される。図８の半導体
記憶システムのタイミングが図９に示されている。
路３からのセンス終了信号Ｓ＿ＥＮＤがクロック制御回
路１５に入力され、ＳＲＡＭ装置１の状態に応じたクロ
ック信号ＣＬＫがシステムクロック信号ＣＬＫＳを基に
してクロック制御回路１５で生成される。図８の半導体
記憶システムのタイミングが図９に示されている。
【００３７】図９では、３つの読み出しのクロック周期
が示されている。最初のクロック周期は、システムクロ
ックＣＬＫＳとＳＲＡＭ装置１のクロック信号ＣＬＫと
のデューティ（ｄｕｔｙ）比が５０の同じ波形である。
この場合にクロック信号ＣＬＫがＨｉｇｈである間にビ
ット線間（ＤＤ−ＤＤＢ）に十分な電位差が得られなか
ったため、読み出し動作完了を伝達するセンス完了信号
ＳＥｋが立ち上がらず、センス終了信号Ｓ＿ＥＮＤのパ
ルスも出力されないという状況を示している。この状況
を検知して、２番目のクロック周期では、クロック制御
回路１５から出力されるクロック信号ＣＬＫのデューテ
ィ比が大きくなり、Ｈｉｇｈレベルの時間の割合が大き
くなっている。これによりビット線間（ＤＤ−ＤＤＢ）
の電位差が十分得られるため正常な読み出し動作となっ
ている。以降のクロック周期では、クロック制御回路１
５から出力されるクロック信号ＣＬＫのデューティ比を
２番目のクロック周期の状態に固定して動作させること
により、安定した動作となっている。
が示されている。最初のクロック周期は、システムクロ
ックＣＬＫＳとＳＲＡＭ装置１のクロック信号ＣＬＫと
のデューティ（ｄｕｔｙ）比が５０の同じ波形である。
この場合にクロック信号ＣＬＫがＨｉｇｈである間にビ
ット線間（ＤＤ−ＤＤＢ）に十分な電位差が得られなか
ったため、読み出し動作完了を伝達するセンス完了信号
ＳＥｋが立ち上がらず、センス終了信号Ｓ＿ＥＮＤのパ
ルスも出力されないという状況を示している。この状況
を検知して、２番目のクロック周期では、クロック制御
回路１５から出力されるクロック信号ＣＬＫのデューテ
ィ比が大きくなり、Ｈｉｇｈレベルの時間の割合が大き
くなっている。これによりビット線間（ＤＤ−ＤＤＢ）
の電位差が十分得られるため正常な読み出し動作となっ
ている。以降のクロック周期では、クロック制御回路１
５から出力されるクロック信号ＣＬＫのデューティ比を
２番目のクロック周期の状態に固定して動作させること
により、安定した動作となっている。
【００３８】このようにビット線間（ＤＤ−ＤＤＢ）に
十分な電位差が得られるのに必要な時間に対してクロッ
ク周期が短いという状態は、特に電源電圧が低下した場
合に起こりやすいため、本発明の第３の実施形態は、低
電源電圧での動作安定化に有効である。なお、本発明の
第３の実施形態と本発明の第１の実施形態とを組み合わ
せてもよい。
十分な電位差が得られるのに必要な時間に対してクロッ
ク周期が短いという状態は、特に電源電圧が低下した場
合に起こりやすいため、本発明の第３の実施形態は、低
電源電圧での動作安定化に有効である。なお、本発明の
第３の実施形態と本発明の第１の実施形態とを組み合わ
せてもよい。
【００３９】次に、本発明の第４の実施形態を添付図面
に基づいて詳細に説明する。本発明の第４の実施形態で
ある半導体記憶システムにおいては、本発明の第３の実
施形態と同じ構成要素には同じ参照符号が付されてい
る。
に基づいて詳細に説明する。本発明の第４の実施形態で
ある半導体記憶システムにおいては、本発明の第３の実
施形態と同じ構成要素には同じ参照符号が付されてい
る。
【００４０】図８に示すように、本発明の第４の実施形
態としての半導体記憶システムは、ＳＲＡＭ装置１と、
このＳＲＡＭ装置１に接続されているクロック制御回路
１５と、ＳＲＡＭ装置１およびクロック制御回路１５に
接続されているＡＮＤ回路３とを有している。図８のＳ
ＲＡＭ装置１は、図２に示される本発明の第１の実施形
態であるＳＲＡＭ装置１と同じである。クロック制御回
路１５は、ＡＮＤ回路３からのセンス終了信号Ｓ＿ＥＮ
Ｄに応じてシステムクロック信号ＣＬＫＳの周期を変え
てクロック信号ＣＬＫを生成しＳＲＡＭ装置１に与え
る。
態としての半導体記憶システムは、ＳＲＡＭ装置１と、
このＳＲＡＭ装置１に接続されているクロック制御回路
１５と、ＳＲＡＭ装置１およびクロック制御回路１５に
接続されているＡＮＤ回路３とを有している。図８のＳ
ＲＡＭ装置１は、図２に示される本発明の第１の実施形
態であるＳＲＡＭ装置１と同じである。クロック制御回
路１５は、ＡＮＤ回路３からのセンス終了信号Ｓ＿ＥＮ
Ｄに応じてシステムクロック信号ＣＬＫＳの周期を変え
てクロック信号ＣＬＫを生成しＳＲＡＭ装置１に与え
る。
【００４１】本発明の第４の実施形態である半導体記憶
システムの動作タイミングが図１０に示されている。図
１０において、システムクロック信号ＣＬＫＳの最初の
クロック周期ではビット線間（ＤＤ−ＤＤＢ）に十分な
電位差が得られる前にリードイネーブル信号ＲＥが立ち
下がってしまうため読み出し動作が不完全で、センス終
了信号Ｓ＿ＥＮＤのパルスが生成されない。これを受け
てクロック制御回路１５では、クロック信号ＣＬＫの周
期をシステムクロック信号ＣＬＫＳの２倍にしてＳＲＡ
Ｍ装置１に供給する。これによりセンス動作時にはビッ
ト線間（ＤＤ−ＤＤＢ）に十分な電位差が得られるため
正常に読み出し動作が完了し、センス終了信号Ｓ＿ＥＮ
Ｄのパルスも生成される。なお、本発明の第４の実施形
態と本発明の第１の実施形態とを組み合わせてもよい。
システムの動作タイミングが図１０に示されている。図
１０において、システムクロック信号ＣＬＫＳの最初の
クロック周期ではビット線間（ＤＤ−ＤＤＢ）に十分な
電位差が得られる前にリードイネーブル信号ＲＥが立ち
下がってしまうため読み出し動作が不完全で、センス終
了信号Ｓ＿ＥＮＤのパルスが生成されない。これを受け
てクロック制御回路１５では、クロック信号ＣＬＫの周
期をシステムクロック信号ＣＬＫＳの２倍にしてＳＲＡ
Ｍ装置１に供給する。これによりセンス動作時にはビッ
ト線間（ＤＤ−ＤＤＢ）に十分な電位差が得られるため
正常に読み出し動作が完了し、センス終了信号Ｓ＿ＥＮ
Ｄのパルスも生成される。なお、本発明の第４の実施形
態と本発明の第１の実施形態とを組み合わせてもよい。
【００４２】
【発明の効果】以上の説明より明らかなように、本発明
の半導体記憶システムによれば、低電圧で読み出し誤動
作した場合でも、システム側は読み出し誤動作している
ことを検知し、再読み出しを要求することで、システム
の安定動作を図ることができる。
の半導体記憶システムによれば、低電圧で読み出し誤動
作した場合でも、システム側は読み出し誤動作している
ことを検知し、再読み出しを要求することで、システム
の安定動作を図ることができる。
【００４３】また、本発明の半導体記憶システムによれ
ば、システム側から要求された動作速度を満足する範囲
で電源電圧を下げることができるので、動作時の消費電
力を低下することができる。
ば、システム側から要求された動作速度を満足する範囲
で電源電圧を下げることができるので、動作時の消費電
力を低下することができる。
【図１】本発明の第１の実施形態である半導体記憶シス
テムの構成を示すブロック図である。
テムの構成を示すブロック図である。
【図２】図１の半導体記憶システムのＳＲＡＭ装置を示
すブロック図である。
すブロック図である。
【図３】図２のＳＲＡＭ装置のメモリセルアレイのＳＲ
ＡＭセルを示す電気回路図である。
ＡＭセルを示す電気回路図である。
【図４】図１の半導体記憶システムの動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図５】本発明の第２の実施形態である半導体記憶シス
テムの構成を示すブロック図である。
テムの構成を示すブロック図である。
【図６】図５の半導体記憶システムのＳＲＡＭ装置を示
すブロック図である。
すブロック図である。
【図７】図５の半導体記憶システムの動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図８】本発明の第３の実施形態である半導体記憶シス
テムの構成を示すブロック図である。
テムの構成を示すブロック図である。
【図９】図８の半導体記憶システムの動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図１０】本発明の第４の実施形態である半導体記憶シ
ステムの動作を説明するためのタイミングチャートであ
る。
ステムの動作を説明するためのタイミングチャートであ
る。
【図１１】従来のＳＲＡＭ装置の構成を示すブロック図
である。
である。
【図１２】図１１の従来のＳＲＡＭ装置の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図１３】従来の他のＳＲＡＭ装置の構成を示すブロッ
ク図である。
ク図である。
１ ＳＲＡＭ装置 ２ 電源電圧制御回路 ３ ＡＮＤ回路 ４ メモリセルアレイ ５ プリチャージ回路 ６ アドレスラッチおよびカラムデコーダ ７ アドレスラッチおよびワードデコーダ ８ ワードドライバ ９ カラムセレクタ １０ センスアンプ １１ ライトバッファ １２ ディレイ制御回路 １３ ディレイ回路 １４ ＡＮＤゲート １５ クロック制御回路
Claims (7)
- 【請求項１】 データの読み出し動作時に各ビットの読
み出し動作を完了したことを示す複数のセンス完了信号
を発生する複数のセンスアンプ回路を備える半導体記憶
装置と、 前記センスアンプ回路からの複数の前記センス完了信号
とクロック信号との論理積信号を発生してセンス終了信
号として出力するＡＮＤ回路と、 前記ＡＮＤ回路からの前記センス終了信号に応じて前記
半導体記憶装置に供給する電源電圧を制御する電源電圧
制御回路とを有することを特徴とする半導体記憶システ
ム。 - 【請求項２】 データの読み出し動作時に各ビットの読
み出し動作を完了したことを示す複数のセンス完了信号
を発生する複数のセンスアンプ回路を備える半導体記憶
装置と、 前記センスアンプ回路からの複数のセンス完了信号とク
ロック信号との論理積信号を発生してセンス終了信号と
して出力するＡＮＤ回路と、 前記クロック信号を遅延させて前記センスアンプ回路を
駆動するリードイネーブル信号の立ち上がりを制御する
ディレイ回路と、 前記ＡＮＤ回路からの前記センス終了信号に応じて前記
ディレイ回路に遅延量を制御するディレイ制御信号を与
えるディレイ制御回路とを有することを特徴とする半導
体記憶システム。 - 【請求項３】 データの読み出し動作時に各ビットの読
み出し動作を完了したことを示す複数のセンス完了信号
を発生する複数のセンスアンプ回路を備える半導体記憶
装置と、 前記センスアンプ回路からの複数の前記センス完了信号
とクロック信号との論理積信号を発生してセンス終了信
号として出力するＡＮＤ回路と、 前記ＡＮＤ回路からの前記センス終了信号に応じて前記
半導体記憶装置に供給する電源電圧を制御する電源電圧
制御回路と、 前記クロック信号を遅延させて前記センスアンプ回路を
駆動するリードイネーブル信号の立ち上がりを制御する
ディレイ回路と、 前記ＡＮＤ回路からの前記センス終了信号に応じて前記
ディレイ回路に遅延量を制御するディレイ制御信号を与
えるディレイ制御回路とを有することを特徴とする半導
体記憶システム。 - 【請求項４】 データの読み出し動作時に各ビットの読
み出し動作を完了したことを示す複数のセンス完了信号
を発生する複数のセンスアンプ回路を備える半導体装置
と、 前記センスアンプ回路からの複数の前記センス完了信号
とクロック信号との論理積信号を発生してセンス終了信
号として出力するＡＮＤ回路と、 前記ＡＮＤ回路の前記センス終了信号および前記クロッ
ク信号を受けて前記センス終了信号に応じて前記クロッ
ク信号のデューティ比を変え、該デューティ比を変えた
クロック信号を前記半導体記憶装置に与えるクロック制
御回路とを有することを特徴とする半導体記憶システ
ム。 - 【請求項５】 データの読み出し動作時に各ビットの読
み出し動作を完了したことを示す複数のセンス完了信号
を発生する複数のセンスアンプ回路を備える半導体記憶
装置と、 前記センスアンプ回路からの複数の前記センス完了信号
とクロック信号との論理積信号を発生してセンス終了信
号として出力するＡＮＤ回路と、 前記ＡＮＤ回路からの前記センス終了信号に応じて前記
半導体記憶装置に供給する電源電圧を制御する電源電圧
制御回路と、 前記ＡＮＤ回路の前記センス終了信号および前記クロッ
ク信号を受けて前記センス終了信号に応じて前記クロッ
ク信号のデューティ比を変え、該デューティ比を変えた
クロック信号を前記半導体記憶装置に与えるクロック制
御回路とを有することを特徴とする半導体記憶システ
ム。 - 【請求項６】 データの読み出し動作時に各ビットの読
み出し動作を完了したことを示す複数のセンス完了信号
を発生する複数のセンスアンプ回路を備える半導体記憶
装置と、 前記センスアンプ回路からの複数の前記センス完了信号
とクロック信号との論理積信号を発生してセンス終了信
号として出力するＡＮＤ回路と、 前記ＡＮＤ回路の前記センス終了信号および前記クロッ
ク信号を受けて前記センス終了信号に応じて前記クロッ
ク信号の周期を変え、該周期を変えたクロック信号を前
記半導体記憶装置に与えるクロック制御回路とを有する
ことを特徴とする半導体記憶システム。 - 【請求項７】 データの読み出し動作時に各ビットの読
み出し動作を完了したことを示す複数のセンス完了信号
を発生する複数のセンスアンプ回路を備える半導体記憶
装置と、 前記センスアンプ回路からの複数の前記センス完了信号
とクロック信号との論理積信号を発生してセンス終了信
号として出力するＡＮＤ回路と、 前記ＡＮＤ回路からの前記センス終了信号に応じて前記
半導体記憶装置に供給する電源電圧を制御する電源電圧
制御回路と、 前記ＡＮＤ回路の前記センス終了信号および前記クロッ
ク信号を受けて前記センス終了信号に応じて前記クロッ
ク信号の周期を変え、該周期を変えたクロック信号を前
記半導体記憶装置に与えるクロック制御回路とを有する
ことを特徴とする半導体記憶システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34757598A JP3284989B2 (ja) | 1998-12-07 | 1998-12-07 | 半導体記憶システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34757598A JP3284989B2 (ja) | 1998-12-07 | 1998-12-07 | 半導体記憶システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000173273A true JP2000173273A (ja) | 2000-06-23 |
| JP3284989B2 JP3284989B2 (ja) | 2002-05-27 |
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ID=18391153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34757598A Expired - Fee Related JP3284989B2 (ja) | 1998-12-07 | 1998-12-07 | 半導体記憶システム |
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|---|---|
| JP (1) | JP3284989B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101385719B1 (ko) | 2011-12-06 | 2014-04-17 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Ｆｉｎｆｅｔ ｓｒａｍ 셀을 위한 방법 및 장치 |
| US8976596B1 (en) | 2013-08-23 | 2015-03-10 | Kabushiki Kaisha Toshiba | Controller |
-
1998
- 1998-12-07 JP JP34757598A patent/JP3284989B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101385719B1 (ko) | 2011-12-06 | 2014-04-17 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Ｆｉｎｆｅｔ ｓｒａｍ 셀을 위한 방법 및 장치 |
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| JP3284989B2 (ja) | 2002-05-27 |
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