JP2011023462A - 半導体装置 - Google Patents
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Abstract
【課題】様々な外部電源電圧に対応可能な半導体装置を提供する。
【解決手段】半導体装置1は、入力信号を外部電源電圧に応じて時間遅延した第1遅延信号を出力する第1遅延部11と、入力信号を外部電源電圧から生成された内部電源電圧に応じて時間遅延した第2遅延信号を出力する第2遅延部12と、外部電源電圧を参照電圧と比較する比較部14aと、比較部14aの比較結果に基づいて、第1遅延信号と第2遅延信号のいずれかを選択して出力する出力部14と、を含む。
【選択図】図1
【解決手段】半導体装置1は、入力信号を外部電源電圧に応じて時間遅延した第1遅延信号を出力する第1遅延部11と、入力信号を外部電源電圧から生成された内部電源電圧に応じて時間遅延した第2遅延信号を出力する第2遅延部12と、外部電源電圧を参照電圧と比較する比較部14aと、比較部14aの比較結果に基づいて、第1遅延信号と第2遅延信号のいずれかを選択して出力する出力部14と、を含む。
【選択図】図1
Description
本発明は、半導体装置に関する。
半導体装置に供給される外部電源電圧は、5V、3V、1.8V等、様々である。
電圧値が異なる複数の外部電源電圧に対応可能な半導体装置、具体的には、様々な大きさの外部電源電圧が供給される環境下においても製品仕様(スペック)にあった動作を行うために入力信号の遅延量を変更する半導体装置が求められているという課題があった。
本発明の半導体装置は、入力信号を外部電源電圧に応じて時間遅延した第1遅延信号を出力する第1遅延部と、前記入力信号を前記外部電源電圧から生成された内部電源電圧に応じて時間遅延した第2遅延信号を出力する第2遅延部と、前記外部電源電圧を参照電圧と比較する比較部と、前記比較部の比較結果に基づいて、前記第1遅延信号と前記第2遅延信号のいずれかを選択して出力する出力部と、を含む。
本発明によれば、外部電源電圧と参照電圧との比較結果に基づいて、第1遅延信号と第2遅延信号のいずれかが選択されて出力される。第1遅延信号は、入力信号を外部電源電圧に応じて時間遅延した信号である。第2遅延信号は、入力信号を外部電源電圧から生成された内部電源電圧に応じて時間遅延した信号である。つまり、第1遅延信号と第2遅延信号とは、遅延特性の異なる信号である。このため、様々な大きさの外部電源電圧が供給される環境下においても製品仕様にあった動作を行うように、遅延信号を選択することが可能になる。
以下、本発明の実施形態を説明する。
図1は、本発明の一実施形態の半導体装置を示した図である。
図1において、半導体装置1は、入力部10と、遅延回路11と、遅延回路12と、検知回路13と、端子13Aおよび13Bと、出力部14と、を含む。遅延回路11と遅延回路12と出力部14とは、遅延回路15に含まれる。出力部14は、切替回路14aと、レベルシフタ14bと、ゲート回路である否定的論理和回路14cと、を含む。なお、否定的論理和回路14cの代わりに、ゲート回路である論理和回路が用いられてもよい。以下、否定的論理和回路14cを、ゲート回路14cと称する。
入力部10は、入力信号を受け付ける。本実施形態では、入力信号は、論理レベル“L”のときに非活性状態であり、論理レベル“H”のときに活性状態であるとする。
遅延回路11は、一般的に第1遅延部と呼ぶことができる。
遅延回路11は、入力部10から入力信号を受け付けると、その入力信号を外部電源電圧VDDに応じた時間(以下「遅延時間Ta」と称する)遅延した第1遅延信号を出力する。例えば、遅延回路11は、外部電源電圧VDDが高くなるほど、遅延時間Taを短くする。
遅延回路12は、一般的に第2遅延部と呼ぶことができる。
遅延回路12は、入力信号を受け付けると、その入力信号を予め定められた時間(以下「遅延時間Tb」と称する)遅延した第2遅延信号を出力する。本実施形態では、遅延時間Tbは、固定の電圧である内部電源電圧VINTに応じた遅延時間であるとする。
なお、内部電源電圧VINTは、不図示の電圧生成回路によって、外部電源電圧VDDから生成された電圧である。この電圧生成回路は、外部電源電圧VDDが内部電源電圧VINTよりも低くなると、内部電源電圧VINTを安定化することが困難になる。
検知回路13は、一般的に比較部と呼ぶことができる。
検知回路13は、端子13Aから外部電源電圧VDDを受け付け、端子13Bから参照電圧VREFを受け付ける。
検知回路13は、外部電源電圧VDDを参照電圧VREFと比較し、比較結果DETECTを出力する。なお、本実施形態では、参照電圧VREFは、内部電源電圧VINTと等しいものとする。
検知回路13は、外部電源電圧VDDが参照電圧VREFよりも低い場合には、論理レベル“L”(非活性状態)の比較結果DETECTを出力する。一方、検知回路13は、外部電源電圧VDDが参照電圧VREFよりも高い場合には、論理レベル“H”(活性状態)の比較結果DETECTを出力する。
出力部14は、比較結果DETECTに基づいて、第1遅延信号と第2遅延信号のいずれかを選択して出力する。
本実施形態では、比較結果DETECTが、外部電源電圧VDDは参照電圧VREFよりも低いこと、つまり、論理レベル“L”を示す場合には、出力部14は、第1遅延信号を選択して出力する。また、比較結果DETECTが、外部電源電圧VDDは参照電圧VREFよりも高いことを示す場合には、出力部14は、第2遅延信号を選択して出力する。
本実施形態では、外部電源電圧VDDが参照電圧VREFよりも高い状況では遅延時間Taが遅延時間Tbよりも短くなるように、遅延回路11および12が設計されている。
切替回路14aは、入力部10から入力信号を受け付け、また、検知回路13から比較結果DETECTを受け付ける。
切替回路14aは、比較結果DETECTが、論理レベル“L”を示す場合には、入力信号を遅延回路12に出力しない。この場合、遅延回路12は、内部電源電圧VINTに応じた論理レベル“H”の信号を出力する。
また、切替回路14aは、比較結果DETECTが、論理レベル“H”を示す場合には、入力信号を遅延回路12に出力する。この場合、遅延回路12は、第2遅延信号を出力する。
レベルシフタ14bは、遅延回路12の出力の論理レベルを、外部電源電圧VDDに応じた論理レベルにシフトする。具体的には、レベルシフタ14bは、内部電源電圧VINTに応じた論理レベル“H”を、外部電源電圧VDDに応じた論理レベル“H”にシフトし、また、内部電源電圧VINTに応じた論理レベル“L”を、外部電源電圧VDDに応じた論理レベル“L”にシフトする。
ゲート回路14cは、遅延回路11から第1遅延信号を受け付け、また、レベルシフタ14bから、信号レベルがシフトされた遅延回路12の出力を受け付け、それらの論理和を反転した信号を出力する。
遅延回路15は、比較結果DETECTに基づいて、第1遅延信号と第2遅延信号のいずれかを出力する。
次に、動作を説明する。
外部電源電圧VDDが参照電圧VREFよりも低い場合、検知回路13は、論理レベル“L”の比較結果DETECTを、切替回路14aに出力する。
切替回路14aは、論理レベル“L”の比較結果DETECTを受け付けると、入力信号を遅延回路12に出力することを停止する。このため、遅延回路12は、内部電源電圧VINTに応じた論理レベル“H”の信号を、レベルシフタ14bに出力する。
レベルシフタ14bは、内部電源電圧VINTに応じた論理レベル“H”の信号を受け付けると、外部電源電圧VDDに応じた論理レベル“H”の信号を、ゲート回路14cに出力する。
ゲート回路14cは、レベルシフタ14bから論理レベル“H”の信号を受け付けている状況で、遅延回路11から第1遅延信号を受け付けると、第1遅延信号を選択して反転して出力する。
つまり、外部電源電圧VDDが参照電圧VREFよりも低い場合、出力部14は、第1遅延信号を選択して出力することになる。
一方、外部電源電圧VDDが参照電圧VREFよりも高い場合、検知回路13は、論理レベル“H”の比較結果DETECTを、切替回路14aに出力する。
切替回路14aは、論理レベル“H”の比較結果DETECTを受け付けると、入力信号を遅延回路12に出力する。よって、遅延回路12は、第2遅延信号を出力する。第2遅延信号は、レベルシフタ14bによって信号レベルがシフトされ、ゲート回路14cに入力される。
このため、ゲート回路14cには、第1遅延信号と第2遅延信号が入力される。
本実施形態では、外部電源電圧VDDが参照電圧VREFよりも高い状況では遅延時間Taが遅延時間Tbよりも短くなるように、遅延回路11および12が設計されている。
このため、外部電源電圧VDDが参照電圧VREFよりも高い状況では、ゲート回路14cは、まず、第1遅延信号を受け付け、その後、第2遅延信号を受け付ける。よって、ゲート回路14cは、第2遅延信号を選択して反転して出力する。
つまり、外部電源電圧VDDが参照電圧VREFよりも高い場合、出力部14は、第2遅延信号を選択して出力することになる。
図2は、検知回路13の一例を示した回路図である。検知回路13は、コンパレータ13a、13bおよび13cを含む。
コンパレータ13aでは、外部電源電圧VDDが反転入力端子(−)に供給され、参照電圧VREFが非反転入力端子(+)に供給される。コンパレータ13bでは、外部電源電圧VDDが非反転入力端子(+)に供給され、参照電圧VREFが反転入力端子(−)に供給される。コンパレータ13cでは、コンパレータ13aの出力信号が反転入力端子(−)に供給され、コンパレータ13bの出力信号が非反転入力端子(+)に供給される。
外部電源電圧VDDが参照電圧VREFよりも高い場合には、コンパレータ13aの出力信号が論理レベル“L”になり、コンパレータ13bの出力信号が論理レベル“H”になる。よって、コンパレータ13bの出力信号、つまり、比較結果DETECTが、論理レベル“H”になる。
一方、外部電源電圧VDDが参照電圧VREFよりも低い場合には、コンパレータ13aの出力信号が論理レベル“H”になり、コンパレータ13bの出力信号が論理レベル“L”になり、よって、コンパレータ13bの出力信号、つまり、比較結果DETECTが、論理レベル“L”になる。
本実施形態によれば、出力部14は、外部電源電圧VDDと参照電圧VREFとの比較結果DETECTに基づいて、第1遅延信号と第2遅延信号のいずれかを選択して出力する。第1遅延信号は、入力信号を外部電源電圧に応じて時間遅延した信号であり、第2遅延信号は、入力信号を外部電源電圧から生成された内部電源電圧に応じて時間遅延した信号である。つまり、第1遅延信号と第2遅延信号とは、遅延特性の異なる信号である。このため、様々な大きさの外部電源電圧が供給される環境下においても製品仕様にあった動作を行うように、遅延信号を選択することが可能になる。
また、本実施形態では、外部電源電圧DVVが参照電圧VREFよりも低い状況では、内部電源電圧VINTが不安定になる恐れがある。遅延回路12は、内部電源電圧VINTに応じた時間遅延した信号を第2遅延信号として出力するため、外部電源電圧DVVが参照電圧VREFよりも低い状況では、第2遅延信号が不安定になる恐れがある。
本実施形態では、出力部14は、比較結果DETECTが、外部電源電圧DVVは参照電圧VREFよりも低いことを示す場合には、第1遅延信号を選択して出力し、また、比較結果DETECTが、外部電源電圧VDDは参照電圧VREFよりも高いことを示す場合には、第2遅延信号を選択して出力する。
このため、第2遅延信号が不安定になる恐れがある状況では、第1遅延信号が選択され、不安定な第2遅延信号を使用することを防止できる。
図3は、図1に示した検出回路13および遅延回路15を、半導体記憶装置における行アドレスのアクセスタイミングを制御するために利用した半導体装置を示したブロック図である。なお、図3において、図1に示したものと同一構成のものには同一符号を付してある。
図3において、半導体装置(半導体記憶装置)は、検知回路13と、端子13Aおよび13Bと、遅延回路15と、コマンド入力端子16と、コマンドデコーダ17と、アドレス端子18と、アドレスデコーダ19と、アドレスバッファ20と、駆動部21と、データアンプ回路22と、データ端子23と、メモリセルアレイ24と、を含む。駆動部21は、ワードデコーダ21aと、センスアンプ回路21bと、を含む。メモリセルアレイ24は、複数のメモリセルを含む。
コマンドデコーダ17は、コマンド端子16が受け付けたコマンドデータをデコードしてコマンド信号を生成する。コマンド信号は、アドレスバッファ20と遅延回路15へ出力される。
アドレスデコーダ19は、アドレス端子18が受け付けたアドレスデータ(行アドレスデータと列アドレスデータ)をデコードしてアドレス信号(行アドレス信号と列アドレス信号)を生成する。アドレス信号は、アドレスバッファ20へ出力される。
アドレスバッファ20は、アドレスデコーダ19からのアドレス信号のうち、列アドレス信号をワードデコーダ21aに出力し、行アドレス信号をセンスアンプ回路21bに出力する。
遅延回路15は、コマンドデコーダ17からのコマンド信号を入力信号として受け付け、このコマンド信号を遅延させた出力信号を、メモリセルへアクセスするワードデコーダ21aおよびセンスアンプ回路21bに出力して、ワードデコーダ21aおよびセンスアンプ回路21bを活性化して、ワードデコーダ21aおよびセンスアンプ回路21bを動作させる。
駆動部21は、遅延回路15から出力された、コマンド信号を遅延した信号に基づいて、メモリセルアレイ24内のメモリセルにアクセスする。
ワードデコーダ21aは、遅延回路15からのコマンド信号に応じて列アドレス信号を受け付け、その列アドレス信号にて示されるワードを特定する。
センスアンプ回路21bは、遅延回路15からのコマンド信号(リードコマンド信号またはライトコマンド信号)に応じて行アドレス信号を受け付け、その行アドレス信号にて示される行と、ワードデコーダ21aにて特定されるワードと、によって特定されるメモリセルにアクセスする。
センスアンプ回路21bは、リードコマンド信号を受け付けた場合には、そのアクセスされたメモリセルからデータを読み出し、そのデータをデータアンプ回路22で増幅させてデータ端子23へ出力する。
センスアンプ回路21bは、ライトコマンド信号を受け付けた場合には、そのアクセスさえたメモリセルに、データ端子23に入力されデータアンプ回路22で増幅されたデータを書き込む。
なお、半導体記憶装置では、行アドレス信号を受けることを指示するコマンドから次の列アドレス信号を受けることを指示するコマンド(リード/ライトコマンド)までの期間は、製品規格において、tRCDとして定義されている。
このため、半導体記憶装置は、例え、外部電源電圧VDDの電位レベルが変化しても、そのtRCDの規格を遵守する必要がある。
図4は、上述の製品規格の範囲を示しつつ、外部電源電圧VDDの電位レベルおよび図3に示した出力信号の遅延量を表したグラフである。
図4では、参照電圧VREFを1.5[V]としている。
外部電源電圧VDDが参照電圧VREFよりも低い電位のときには、遅延回路15は、遅延回路11からの第1遅延信号を出力する。このため、外部電源電圧VDDの電位レベルと遅延量(Ta)は、反比例の関係にある。
外部電源電圧VDDが参照電圧VREFよりも高くなると、遅延回路15は、遅延回路12からの第2遅延信号(内部電源電圧VINT(固定電圧)を用いて生成された第2遅延信号)を出力する。このため、外部電源電圧VDDが参照電圧VREFよりも高くなると、遅延量(Tb)は一定となる。
このため、半導体記憶装置が用いる可能性のある電源の範囲内(例えば、図4の1.0V〜2.0V)において、図4に示す製品の規格を満足するような遅延回路11および遅延回路12を設計して形成すればよい。
本実施形態によれば、入力信号は、メモリセルにアクセスするためのコマンド信号であり、駆動部21は、遅延回路15から出力された、コマンド信号を遅延した信号に基づいて、メモリセルにアクセスする。このため、半導体記憶装置における製品の規格を満足するように、遅延回路を選択することが可能となる。
以上説明した実施形態において、図示した構成は単なる一例であって、本発明はその構成に限定されるものではない。
1 半導体装置
11、12、15 遅延回路
13 検知回路
13a、13b、13c コンパレータ
13A、13B 端子
14 出力部
14a 切替回路
14b レベルシフタ
14c 否定的論理和回路
16 コマンド端子
17 コマンドデコーダ
18 アドレス端子
19 アドレスデコーダ
20 アドレスバッファ
21 駆動部
21a ワードデコーダ
21b センスアンプ回路
22 データアンプ回路
23 データ端子
24 メモリセルアレイ
11、12、15 遅延回路
13 検知回路
13a、13b、13c コンパレータ
13A、13B 端子
14 出力部
14a 切替回路
14b レベルシフタ
14c 否定的論理和回路
16 コマンド端子
17 コマンドデコーダ
18 アドレス端子
19 アドレスデコーダ
20 アドレスバッファ
21 駆動部
21a ワードデコーダ
21b センスアンプ回路
22 データアンプ回路
23 データ端子
24 メモリセルアレイ
Claims (3)
- 入力信号を外部電源電圧に応じて時間遅延した第1遅延信号を出力する第1遅延部と、
前記入力信号を前記外部電源電圧から生成された内部電源電圧に応じて時間遅延した第2遅延信号を出力する第2遅延部と、
前記外部電源電圧を参照電圧と比較する比較部と、
前記比較部の比較結果に基づいて、前記第1遅延信号と前記第2遅延信号のいずれかを選択して出力する出力部と、を含む半導体装置。 - 請求項1に記載の半導体装置において、
前記内部電源電圧は、前記参照電圧と同じ値であり、
前記出力部は、前記比較部の比較結果が、前記外部電源電圧は前記参照電圧よりも低いことを示す場合には、前記第1遅延信号を選択して出力し、また、前記比較部の比較結果が、前記外部電源電圧は前記参照電圧よりも高いことを示す場合には、前記第2遅延信号を選択して出力する、半導体装置。 - 請求項1または2に記載の半導体装置において、
メモリセルを、さらに含み、
前記入力信号は、前記メモリセルにアクセスするためのコマンド信号であり、
前記出力部から出力された、前記コマンド信号を遅延した信号に基づいて、前記メモリセルにアクセスする駆動部と、をさらに含む、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009165684A JP2011023462A (ja) | 2009-07-14 | 2009-07-14 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009165684A JP2011023462A (ja) | 2009-07-14 | 2009-07-14 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011023462A true JP2011023462A (ja) | 2011-02-03 |
Family
ID=43633293
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009165684A Pending JP2011023462A (ja) | 2009-07-14 | 2009-07-14 | 半導体装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2011023462A (ja) |
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2009
- 2009-07-14 JP JP2009165684A patent/JP2011023462A/ja active Pending
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