JP2010187162A - 記憶体制御器及び復号器 - Google Patents

Abstract

【課題】ゲート誘導ドレーン漏れ電流を下げることができる記憶体制御器及び復号器を提供する。
【解決手段】本発明は記憶体制御器及び復号器を提供する。復号器は第一乃至第四トランジスタを含む。第一乃至第四トランジスタのゲートはそれぞれ第一乃至第四制御信号に接続される。第一トランジスタの第一端と第二端はそれぞれ第一電圧と第二トランジスタの第一端に接続される。第三、第四トランジスタの第一端と第二端はそれぞれ第二トランジスタの第二端と第二電圧に接続される。第一、第二トランジスタがオフされるときは、第二制御信号の電圧が第一制御信号の電圧より小さい。これにより、ゲート誘導ドレーン漏れ電流を下げることができる。
【選択図】図２

Description

本発明は、記憶体制御器及び復号器に関し、特に、ゲート誘導ドレーン漏れ電流を下げることができる回路に関する。

記憶体は、一種の記憶装置であり、また、アクセス速度が速く、体積が小さいなどの利点を有する。現在、記憶体は、各種電子装置に幅広く用いられている。記憶体は、データを読み出す／書き込む過程において、復号器によりアドレスを定めることを要する。以下、従来のアドレス復号器について説明する。

図１は、従来のアドレス復号器の回路図である。アドレス復号器１０は、トランジスタ１１〜１３からなる。制御信号ｂＭＷＬは、トランジスタ１１、１２が導通するかどうかを制御するために用いられる。制御信号ＷＬＲＳＴは、トランジスタ１３が導通するかどうかを制御するために用いられる。このようにすれば、信号ＷＬを制御することができる。

なお、トランジスタ１１は、しょっちゅうゲート誘導ドレーン漏れ（Gate-induced Drain Leakage：ＧＩＤＬ）電流を発生する。ＧＩＤＬ電流は、記憶体の操作ミスを引き起こしやすいので、データアクセスの正確性に影響を与える。

本発明の目的は、前述した問題を解決するために、ゲート誘導ドレーン漏れ電流を下げることができる記憶体制御器及び復号器を提供することにある。

前述した目的を達成するために、本発明は、復号器を提供し、これにより、ゲート誘導ドレーン漏れ電流を下げることができる。

また、本発明は、記憶体制御回路を提供し、一つのトランジスタにより他のトランジスタのゲート誘導ドレーン漏れ電流の電流量を制限し、これにより、ゲート誘導ドレーン漏れ電流を下げることができる。

本発明は、第一乃至第四トランジスタを含む復号器を提供する。第一トランジスタのゲートと第一端は、それぞれ、第一制御信号と第一電圧に接続される。第二トランジスタのゲートと第一端は、それぞれ、第二制御信号と第一トランジスタの第二端に接続される。第三トランジスタのゲート、第一端及び第二端は、それぞれ、第三制御信号、第二トランジスタの第二端及び第二電圧に接続される。第四トランジスタのゲート、第一端及び第二端は、それぞれ、第四制御信号、第二トランジスタの第二端及び第二電圧に接続される。第一トランジスタがオフされ、且つ、第二トランジスタがオフされるときは、第二制御信号の電圧が第一制御信号の電圧より小さい。

本発明の一実施例において、前述した第一トランジスタ、第二トランジスタ、第三トランジスタ及び第四トランジスタは、それぞれ、Ｐチャンネル電界効果トランジスタ、Ｐチャンネル電界効果トランジスタ、Ｎチャンネル電界効果トランジスタ及びＮチャンネル電界効果トランジスタである。

本発明の一実施例において、復号器は、更に第五トランジスタを含む。第五トランジスタのゲート、第一端及び第二端は、それぞれ、第五制御信号、第二トランジスタの第二端及び第二電圧に接続される。他の実施例において、第五トランジスタは、Ｎチャンネル電界効果トランジスタである。また、もう一つの実施例において、第二トランジスタの第二端は、復号器の出力端とされても良い。

また、本発明は、第一、第二位相反転器及び出力ユニットを含む記憶体制御器を提供する。出力ユニットは、第一乃至第三トランジスタを含む。第一位相反転器は、第一制御信号を受信し、また、この第一制御信号に基づいて第二制御信号を生成することができる。第二位相反転器の入力端は、第一位相反転器の出力端に接続され、第二制御信号を受信し、また、この第二制御信号に基づいて第三制御信号を出力することができる。出力ユニットは、第二位相反転器の出力端に接続される。第一トランジスタのゲートは、第三制御信号を受信する。第一トランジスタの第一端は、第一電圧に接続される。第二トランジスタのゲートは、第三制御信号を受信する。第二トランジスタの第一端は、第一トランジスタの第二端に接続される。第三トランジスタのゲート、第一端及び第二端は、それぞれ、第四制御信号、第二トランジスタの第二端及び第二電圧に接続される。第二トランジスタがオフされ、且つ、第三トランジスタがオフされるときは、第四制御信号の電圧が第三制御信号の電圧より大きい。

本発明の一実施例において、前述した第一トランジスタ、第二トランジスタ及び第三トランジスタは、それぞれ、Ｐチャンネル電界効果トランジスタ、Ｎチャンネル電界効果トランジスタ及びＮチャンネル電界効果トランジスタである。

本発明の一実施例において、記憶体制御器は、更に第三位相反転器を含む。第三位相反転器の入力端は、第一位相反転器の出力端に接続され、第二制御信号を受信し、また、この第二制御信号に基づいて第五制御信号を出力することができる。

前述により、本発明は、復号器又は記憶体制御器に、直列接続される第一、第二トランジスタを配置する。第一トランジスタがオフされ、且つ、第二トランジスタがオフされるときは、第二トランジスタのゲートが受けた電圧は、第一トランジスタのゲートが受けた電圧とは異なる。第一トランジスタは、直列径路の導通電流を制限することができ、第二トランジスタは、ゲート誘導ドレーン漏れ電流の電流量を制限することができ、これにより、直列径路の漏れ電流を下げることができる。

本発明は、ゲート誘導ドレーン漏れ電流を下げることができる記憶体制御器及び復号器を提供する。

従来のアドレス復号器の回路図である。 本発明の一実施例による復号器の回路図である。 本発明の一実施例によるＰチャンネル電界効果トランジスタのＧＩＤＬ電流及びそのゲート電圧の様子を示す図である。 本発明の一実施例による記憶体制御器の回路図である。 図２と図４の信号の波形図である。 本発明の他の実施例による復号器の回路図である。

次に、添付した図面を参照しながら、本発明の好適な実施形態を詳細に説明する。

図２は、本発明の一実施例による復号器の回路図である。復号器２０は、アドレス復号器である。より具体的に言えば、復号器２０は、行復号器（Column Decoder）又は列復号器（Row Decoder）であっても良い。復号器２０は、トランジスタ２１〜２４を含む。なお、本実施例において、トランジスタ２１〜２４は、それぞれ、Ｐチャンネル電界効果トランジスタ、Ｐチャンネル電界効果トランジスタ、Ｎチャンネル電界効果トランジスタ及びＮチャンネル電界効果トランジスタを例として説明されるが、本発明、これらに限られない。

トランジスタ２１のゲートは、制御信号ｂＭＷＬを受信し、その電位は選択されていないときに比較的高いＶＰＰであり、また、これに基づいてトランジスタ２１が導通するかどうかを決定する。トランジスタ２２のゲートは、制御信号ＷＬＲＳＴを受信し、その電位は選択されていないときにＶＩＮＴであり、また、これに基づいてトランジスタ２２が導通するかどうかを決定する。トランジスタ２３のゲートは、制御信号ｂＭＷＬを受信し、また、これに基づいてトランジスタ２３が導通するかどうかを決定する。トランジスタ２４のゲートは、制御信号ＷＬＲＳＴを受信し、また、これに基づいてトランジスタ２４が導通するかどうかを決定する。なお、本実施例において、トランジスタ２１、２３のゲートは、同じ電圧を受けるが、他の実施例において、トランジスタ２１、２３のゲートは、異なる電圧を受けても良い。また、トランジスタ２２、２４のゲートは、同じ電圧を受けるが、他の実施例において、トランジスタ２２、２４のゲートは、異なる電圧を受けても良い。

トランジスタ２１のゲートとドレーンは、それぞれ、電圧ＷＬＤＶとトランジスタ２２のソースに接続される。トランジスタ２２のドレーンは、トランジスタ２３、２４のドレーンに接続され、復号器２０の出力端として用いられても良い。トランジスタ２３、２４のソースは、電圧ＶＮＮに接続される。また、トランジスタ２１、２２のバルク電圧は、電圧ＶＰＰであっても良い。トランジスタ２３、２４のバルク電圧は、電圧ＶＮＮであっても良い。

図３は、本発明の一実施例によるＰチャンネル電界効果トランジスタのＧＩＤＬ電流及びそのゲート電圧の様子を示す図である。図２と図３を参照する。トランジスタ２１がオフされ、且つ、トランジスタ２２がオフされるときは、制御信号ＷＬＲＳＴの電圧が制御信号ｂＭＷＬの電圧より小さい。例えば、制御信号ｂＭＷＬの電圧が電圧ＶＰＰであって、制御信号ＷＬＲＳＴの電圧が電圧ＶＩＮＴであっても良い。このときは、トランジスタ２１のＧＩＤＬ電流がＩ１であり、トランジスタ２２のＧＩＤＬ電流がＩ２であり、ここで、Ｉ２はＩ１より小さい。即ち、本実施例は、トランジスタ２２を用いて直列接続されるトランジスタ２１と２２の導通電流を制限し、また、トランジスタ２２を用いてＧＩＤＬ電流を制限するので、復号器２０のＧＩＤＬ電流を有効に下げ、復号器２０の操作ミスを防止することができる。

同様に、前述したＧＩＤＬ電流の下げ方法は、他の回路に応用されても良い。例えば、図４は、本発明の一実施例による記憶体制御器の回路図であり、図５は、図２と図４の信号の波形図である。図２、図４及び図５を参照する。記憶体制御回路３０は復号器２０を制御する。記憶体制御回路３０は、位相反転器４０、５０及び出力ユニット７０を含む。また、記憶体制御回路３０は、更に、位相反転器６０を含む。位相反転器４０は、トランジスタ４１、４２を含む。位相反転器５０は、トランジスタ５１、５２を含む。位相反転器６０は、トランジスタ６１、６２を含む。出力ユニット７０は、トランジスタ７１〜７３を含む。本実施例において、トランジスタ４１、５１、６１及び７１は、Ｐチャンネル電界効果トランジスタを例として説明され、トランジスタ４２、５２、６２、７２及び７３は、Ｎチャンネル電界効果トランジスタを例として説明される。

位相反転器４０は、制御信号ＭＷＬＲＳＴを受信し、また、これに基づいて制御信号ＭＷＬＲＳＴ２を生成し、ここで、制御信号ＭＷＬＲＳＴ２と制御信号ＭＷＬＲＳＴの位相は互いに反対する。位相反転器５０の入力端は、位相反転器４０の出力端に接続され、制御信号ＭＷＬＲＳＴ２を受信し、また、これに基づいて制御信号ＭＷＬＲＳＴ３を出力し、ここで、制御信号ＭＷＬＲＳＴ３と制御信号ＭＷＬＲＳＴ２の位相は互いに反対する。位相反転器６０の入力端は、位相反転器４０の出力端に接続され、制御信号ＭＷＬＡＳＴ２を受信し、また、これに基づいて制御信号ＷＬＲＳＴを出力し、ここで、制御信号ＷＬＲＳＴと制御信号ＭＷＬＲＳＴ２の位相は互いに反対する。

続いて、出力ユニット７０は、位相反転器５０の出力端に接続され、制御信号ＭＷＬＲＳＲ３を受信し、また、これに基づいて電圧ＷＬＤＶを出力し、ここで、電圧ＷＬＤＶと制御信号ＭＷＬＲＳＴ３の位相は互いに反対する。なお、トランジスタ７２とトランジスタ７３は、直列接続される。トランジスタ７２がオフされ、且つ、トランジスタ７３がオフされるときは、制御信号ＭＷＬＲＳＴ３の電圧が制御信号ＢＮＫＳＥＬの電圧より大きいので、トランジスタ７３のオフ電流が図２のトランジスタ２１のＧＩＤＬ電流より小さい。言い換えると、本実施例において、トランジスタ７３は、ＧＩＤＬ電流を制限し、図２の復号器２０のＧＩＤＬ電流を下げることができる。

なお、前述した実施例において記憶体制御器及び復号器の一態様が挙げられたが、当業者にとって、各メーカーの記憶体制御器及び復号器に対する設計がそれぞれ異なることも明らかであるので、本発明の応用については、この一態様に限られない。言い換えると、直列接続される二つのトランジスタがオフされるときに、それらのゲートが受けた電圧が互いに異なり、一つのトランジスタを用いて導通電流を制限し、また、もう一つのトランジスタを用いてＧＩＤＬ電流を制限するのでさえあれば、本発明の範囲に属している。以下、当業者が本発明の趣旨を更に了解し本発明を実施できるために、他の実施例を挙げる。

再び図２を参照する。なお、前述した実施例において、トランジスタ２１、２２のバルク電圧は、電圧ＶＰＰを例として説明されたが、本発明は、これに限られない。

また、図２に開示された復号器２０は、ただの選択された実施例であり、他の実施例において、復号器は、数が異なるトランジスタを含んでも良い。例えば、図６は、本発明の他の実施例による復号器の回路図である。図２と図６を参照する。復号器２０′と復号器２０は類似するが、その相違点は、復号器２０′が複数のトランジスタ（ここで、トランジスタ２５のみを示す）を更に含むことにある。トランジスタ２５のゲートは、制御信号ＷＬＲＳＴ１受信し、また、これに基づいてトランジスタ２５が導通するかどうかを決定する。このようにすれば、復号器２０′は、より多くの操作状態を有するようになる。

それゆえに、本発明は、復号器又は記憶制御器において、直列接続される第一、第二トランジスタを配置する。第一トランジスタがオフされ、且つ、第二トランジスタがオフされるときは、第二トランジスタのゲートが受けた電圧は、第一トランジスタのゲートが受けた電圧とは異なる。第一トランジスタは直列径路の導通電流を制限し、第二トランジスタはＧＩＤＬ電流の電流量を制限し、これにより、直列径路の漏れ電流を下げることができる。

以上、本発明の好ましい実施形態を説明したが、本発明はこの実施形態に限定されず、本発明の趣旨を離脱しない限り、本発明に対するあらゆる変更は本発明の範囲に属する。

１０ アドレス復号器
１１〜１３、２１〜２５、４１、４２、５１、５２、６１、６２、７１〜７３ トランジスタ
２０、２０′ 復号器
３０ 記憶体制御回路
４０、５０、６０ 位相反転器
７０ 出力ユニット
ｂＭＷＬ、ＷＬＲＳＴ１、ＷＬＲＳＴ２、ＷＬＤＶ、ＭＷＬＲＳＴ、ＭＷＬＲＳＴ２、ＭＷＬＲＳＴ３、ＢＮＫＳＥＬ 制御信号
Ｉ１、Ｉ２ 電流
ＶＰＰ、ＶＮＮ、ＮＯＤＥ、ＶＳＳ、ＶＩＮＴ、ＷＬ 電圧

Claims (8)

1. 復号器であって、
   ゲートと第一端がそれぞれ第一制御信号と第一電圧に接続される第一トランジスタと、
   ゲートと第一端がそれぞれ第二制御信号と前記第一トランジスタの第二端に接続される第二トランジスタと、
   ゲート、第一端及び第二端がそれぞれ第三制御信号、前記第二トランジスタの第二端及び第二電圧に接続される第三トランジスタと、
   ゲート、第一端及び第二端がそれぞれ第四制御信号、前記第二トランジスタの第二端及び前記第二電圧に接続される第四トランジスタと、
   を含み、
   前記第一トランジスタがオフされ、且つ、前記第二トランジスタがオフされるときは、前記第二制御信号の電圧が前記第一制御信号の電圧より小さい、
   復号器。
2. 前記第一トランジスタ、前記第二トランジスタ、前記第三トランジスタ及び前記第四トランジスタは、それぞれ、Ｐチャンネル電界効果トランジスタ、Ｐチャンネル電界効果トランジスタ、Ｎチャンネル電界効果トランジスタ及びＮチャンネル電界効果トランジスタである、
   請求項１に記載の復号器。
3. 更に、ゲート、第一端及び第二端がそれぞれ第五制御信号、前記第二トランジスタの第二端及び前記第二電圧に接続される第五トランジスタを含む、
   請求項１に記載の復号器。
4. 前記第五トランジスタは、Ｎチャンネル電界効果トランジスタである、
   請求項１に記載の復号器。
5. 前記第二トランジスタの第二端は、前記復号器の出力端とされる、
   請求項１に記載の復号器。
6. 記憶体制御器であって、
   第一制御信号を受信し、該第一制御信号に基づいて第二制御信号を生成する第一位相反転器と、
   入力端が前記第一位相反転器の出力端に接続され、前記第二制御信号を受信し、前記第二制御信号に基づいて第三制御信号を出力する第二位相反転器と、
   前記第二位相反転器の出力端に接続される出力ユニットであって、該出力ユニットは、ゲートが前記第三制御信号を受信し、第一端が第一電圧に接続される第一トランジスタと、ゲートが前記第三制御信号を受信し、第一端が前記第一トランジスタの第二端に接続される第二トランジスタと、ゲート、第一端及び第二端がそれぞれ第四制御信号、前記第二トランジスタの第二端及び第二電圧に接続される第三トランジスタと、を含む出力ユニットと、
   を含み、
   前記第二トランジスタがオフされ、且つ、前記第三トランジスタがオフされるときは、前記第四制御信号の電圧が前記第三制御信号の電圧より大きい、
   記憶体制御器。
7. 前記第一トランジスタ、前記第二トランジスタ及び前記第三トランジスタは、それぞれ、Ｐチャンネル電界効果トランジスタ、Ｎチャンネル電界効果トランジスタ及びＮチャンネル電界効果トランジスタである、
   請求項６に記載の記憶体制御器。
8. 更に、入力端が前記第一位相反転器の出力端に接続され、前記第二制御信号を受信し、前記第二制御信号に基づいて第五制御信号を出力する第三位相反転器を含む、
   請求項６に記載の記憶体制御器。

Images