JPH11163712A - 信号伝送回路 - Google Patents
信号伝送回路Info
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- JPH11163712A JPH11163712A JP9331371A JP33137197A JPH11163712A JP H11163712 A JPH11163712 A JP H11163712A JP 9331371 A JP9331371 A JP 9331371A JP 33137197 A JP33137197 A JP 33137197A JP H11163712 A JPH11163712 A JP H11163712A
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- circuit
- supply voltage
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Abstract
(57)【要約】
【課題】ＳＳＴＬバスにおいて、電源電圧ＶＤＤＱが
１．５Ｖと低くなった場合でも、入力回路の参照電圧Ｖ
refの大きい信号伝送回路を提供する。 【解決手段】ＳＳＴＬバス構成において、終端電源電圧
ＶＴＴを、出力回路の電源電圧ＶＤＤＱの値以上（ＶＴ
Ｔ≧ＶＤＤＱ）に設定する。 【効果】電源電圧ＶＤＤＱが２．５Ｖ〜１．５Ｖと低く
なった場合でも、入力回路の参照電圧Ｖrefが下がらな
いようにして一般的なＮＭＯＳ受けの高速差動入力回路
を使用できる信号伝送回路を構成できる。
１．５Ｖと低くなった場合でも、入力回路の参照電圧Ｖ
refの大きい信号伝送回路を提供する。 【解決手段】ＳＳＴＬバス構成において、終端電源電圧
ＶＴＴを、出力回路の電源電圧ＶＤＤＱの値以上（ＶＴ
Ｔ≧ＶＤＤＱ）に設定する。 【効果】電源電圧ＶＤＤＱが２．５Ｖ〜１．５Ｖと低く
なった場合でも、入力回路の参照電圧Ｖrefが下がらな
いようにして一般的なＮＭＯＳ受けの高速差動入力回路
を使用できる信号伝送回路を構成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリコントロー
ラやメモリ等の素子間での信号伝送のための信号伝送回
路に係り、特に、複数の素子が同一の伝送線路に接続さ
れるバス伝送を高速に行うための信号伝送回路に関す
る。
ラやメモリ等の素子間での信号伝送のための信号伝送回
路に係り、特に、複数の素子が同一の伝送線路に接続さ
れるバス伝送を高速に行うための信号伝送回路に関す
る。
【０００２】
【従来の技術】半導体集積回路装置により構成されデジ
タル回路間の信号を高速に伝送するための技術として、
ＳＳＴＬ(Stub Series Terminated Logic)インタフェー
スがある。この低振幅インタフェースについては、特開
平７−２０２９４７号公報に開示されている。図２は、
メモリコントローラとデュアルインラインメモリモジュ
ール(DIMM:Dual Inline Memory Module)上のシンクロナ
スＤＲＡＭ(SDRAM:Synchronous Dynamic Random Access
Memory)との間のクロック信号ＣＬＫとデータ信号ＤＱ
の伝送を、ＳＳＴＬバスを用いて行っている従来例を示
す回路図である。尚、図２では、クロック信号ＣＬＫの
バス線１と、データ信号ＤＱのバス線２の２本のバス線
と、それらに接続される回路構成部分を示している。こ
こで、データ信号ＤＱは、バス線２を通して双方向に伝
送され、リードデータ信号及びライトデータ信号も表わ
すものとする。バス線１，２にはｎ＋１個のメモリモジ
ュールＤＩＭＭ＃０からＤＩＭＭ＃ｎが接続される。説
明の便宜上、ＤＩＭＭ＃０，ＤＩＭＭ＃１，ＤＩＭＭ＃
ｎを参照符号４，５，６で示す。バス線１，２を介し
て、メモリコントローラ３と、ＤＩＭＭ４，５，６上の
ＳＤＲＡＭ７，８，９が信号をやりとりする。
タル回路間の信号を高速に伝送するための技術として、
ＳＳＴＬ(Stub Series Terminated Logic)インタフェー
スがある。この低振幅インタフェースについては、特開
平７−２０２９４７号公報に開示されている。図２は、
メモリコントローラとデュアルインラインメモリモジュ
ール(DIMM:Dual Inline Memory Module)上のシンクロナ
スＤＲＡＭ(SDRAM:Synchronous Dynamic Random Access
Memory)との間のクロック信号ＣＬＫとデータ信号ＤＱ
の伝送を、ＳＳＴＬバスを用いて行っている従来例を示
す回路図である。尚、図２では、クロック信号ＣＬＫの
バス線１と、データ信号ＤＱのバス線２の２本のバス線
と、それらに接続される回路構成部分を示している。こ
こで、データ信号ＤＱは、バス線２を通して双方向に伝
送され、リードデータ信号及びライトデータ信号も表わ
すものとする。バス線１，２にはｎ＋１個のメモリモジ
ュールＤＩＭＭ＃０からＤＩＭＭ＃ｎが接続される。説
明の便宜上、ＤＩＭＭ＃０，ＤＩＭＭ＃１，ＤＩＭＭ＃
ｎを参照符号４，５，６で示す。バス線１，２を介し
て、メモリコントローラ３と、ＤＩＭＭ４，５，６上の
ＳＤＲＡＭ７，８，９が信号をやりとりする。
【０００３】メモリコントローラ３のクロック出力回路
１０からクロック信号ＣＬＫが出力され、スタブ抵抗Ｒ
s1、バス線１、およびＤＩＭＭ上のスタブ抵抗Ｒs2を介
して、それぞれのＳＤＲＡＭにクロック信号ＣＬＫが供
給される。また、ライトデータ信号ＤＱは、メモリコン
トローラ３のデータ出力回路１１から出力され、スタブ
抵抗Ｒs1、バス線２、およびＤＩＭＭ上のスタブ抵抗Ｒ
s2を介して、それぞれのＳＤＲＡＭに供給される。リー
ドデータ信号ＤＱは、逆の経路をたどりメモリコントロ
ーラ３のデータ入力回路１２に供給される。これらの動
作の際、実際に信号を取り込んだり、送出するイネーブ
ル状態のＳＤＲＡＭは１個である。
１０からクロック信号ＣＬＫが出力され、スタブ抵抗Ｒ
s1、バス線１、およびＤＩＭＭ上のスタブ抵抗Ｒs2を介
して、それぞれのＳＤＲＡＭにクロック信号ＣＬＫが供
給される。また、ライトデータ信号ＤＱは、メモリコン
トローラ３のデータ出力回路１１から出力され、スタブ
抵抗Ｒs1、バス線２、およびＤＩＭＭ上のスタブ抵抗Ｒ
s2を介して、それぞれのＳＤＲＡＭに供給される。リー
ドデータ信号ＤＱは、逆の経路をたどりメモリコントロ
ーラ３のデータ入力回路１２に供給される。これらの動
作の際、実際に信号を取り込んだり、送出するイネーブ
ル状態のＳＤＲＡＭは１個である。
【０００４】各バス線１，２の両端は、バス線の特性イ
ンピーダンスとほぼ等しい値の終端抵抗Ｒttで終端さ
れ、ＶＴＴの電位を有する終端電源に接続されている。
メモリコントローラ３の出力回路の電源電圧と、ＳＤＲ
ＡＭ７，８，９の各出力回路の電源電圧はＶＤＤＱであ
る。ここで、終端電源電圧ＶＴＴの値は、上記電源電圧
ＶＤＤＱの半分程度に設定される。即ち、ＶＴＴ≒０．
５×ＶＤＤＱの関係がある。
ンピーダンスとほぼ等しい値の終端抵抗Ｒttで終端さ
れ、ＶＴＴの電位を有する終端電源に接続されている。
メモリコントローラ３の出力回路の電源電圧と、ＳＤＲ
ＡＭ７，８，９の各出力回路の電源電圧はＶＤＤＱであ
る。ここで、終端電源電圧ＶＴＴの値は、上記電源電圧
ＶＤＤＱの半分程度に設定される。即ち、ＶＴＴ≒０．
５×ＶＤＤＱの関係がある。
【０００５】また、ＨＳＴＬ（High Speed Tranceiver
Logic）インタフェースと呼ばれている低振幅インタフ
ェースもある。ＨＳＴＬの一例としては、図２に示した
ＳＴＴＬインタフェースからスタブ抵抗Ｒs1，Ｒs2を取
り除き（すなわち、短絡し）、終端電源電圧ＶＴＴの値
と電源電圧ＶＤＤＱを、ＶＴＴ＝ＶＤＤＱ＝１．５Ｖと
したものがある。
Logic）インタフェースと呼ばれている低振幅インタフ
ェースもある。ＨＳＴＬの一例としては、図２に示した
ＳＴＴＬインタフェースからスタブ抵抗Ｒs1，Ｒs2を取
り除き（すなわち、短絡し）、終端電源電圧ＶＴＴの値
と電源電圧ＶＤＤＱを、ＶＴＴ＝ＶＤＤＱ＝１．５Ｖと
したものがある。
【０００６】
【発明が解決しようとする課題】図２に示した従来例の
構成によれば、終端電源電圧ＶＴＴの値を上記電源電圧
ＶＤＤＱの半分程度にした場合、電源電圧ＶＤＤＱの値
がＬＳＩの集積技術の進展に伴って低下してきた時に、
信号を受ける入力回路１２等の参照電圧Ｖrefの値もそ
れにつれて低下する。また、電源電圧ＶＤＤＱの値が低
下すると、信号振幅も減少することになる。これについ
て、以下説明する。
構成によれば、終端電源電圧ＶＴＴの値を上記電源電圧
ＶＤＤＱの半分程度にした場合、電源電圧ＶＤＤＱの値
がＬＳＩの集積技術の進展に伴って低下してきた時に、
信号を受ける入力回路１２等の参照電圧Ｖrefの値もそ
れにつれて低下する。また、電源電圧ＶＤＤＱの値が低
下すると、信号振幅も減少することになる。これについ
て、以下説明する。
【０００７】図３は、図２に示したＳＤＲＡＭへの入力
信号ＣＬＫ，ＤＱの直流（ＤＣ）信号レベルを求めるた
めの等価回路であり、同図（ａ）は入力信号がロウレベ
ルの場合、（ｂ）はハイレベルの場合である。図３にお
いて、ＰチャネルＭＯＳ（以下、ＰＭＯＳと略す）トラ
ンジスタ２０とＮチャネルＭＯＳ（以下、ＮＭＯＳと略
す）トランジスタ２１からなるプッシュプル構成の回路
は、メモリコントローラ３の出力回路１０の出力部であ
る。また、コントローラ３のデータ入力回路１２へのリ
ードデータ信号ＤＱとすれば、ＰＭＯＳトランジスタ２
０とＮＭＯＳトランジスタ２１の回路は、ＳＤＲＡＭの
出力回路と見ることもできる。
信号ＣＬＫ，ＤＱの直流（ＤＣ）信号レベルを求めるた
めの等価回路であり、同図（ａ）は入力信号がロウレベ
ルの場合、（ｂ）はハイレベルの場合である。図３にお
いて、ＰチャネルＭＯＳ（以下、ＰＭＯＳと略す）トラ
ンジスタ２０とＮチャネルＭＯＳ（以下、ＮＭＯＳと略
す）トランジスタ２１からなるプッシュプル構成の回路
は、メモリコントローラ３の出力回路１０の出力部であ
る。また、コントローラ３のデータ入力回路１２へのリ
ードデータ信号ＤＱとすれば、ＰＭＯＳトランジスタ２
０とＮＭＯＳトランジスタ２１の回路は、ＳＤＲＡＭの
出力回路と見ることもできる。
【０００８】ここで、電源電圧ＶＤＤＱ＝３．３Ｖ、終
端電源電圧ＶＴＴ＝１．６５Ｖ、終端抵抗Ｒtt＝５０
Ω、スタブ抵抗Ｒs＝２５Ω(Ｒsは、Ｒs1またはＲs2で
ある)、両ＭＯＳトランジスタ２０，２１のオン抵抗Ｒo
n＝２５Ωとする。ＮＭＯＳトランジスタ２１がオン状
態の場合、入力信号はロウレベルになり、その電圧ＶL
は１．１Ｖとなる。一方、ＰＭＯＳトランジスタ２０が
オン状態の場合、入力信号はハイレベルになり、その電
圧ＶHは２．２Ｖとなる。従って、入力回路の参照電圧
Ｖrefは、ハイレベルＶHとロウレベルＶLの真ん中の
１．６５Ｖとなる。信号振幅ΔＶは、１．１Ｖである。
端電源電圧ＶＴＴ＝１．６５Ｖ、終端抵抗Ｒtt＝５０
Ω、スタブ抵抗Ｒs＝２５Ω(Ｒsは、Ｒs1またはＲs2で
ある)、両ＭＯＳトランジスタ２０，２１のオン抵抗Ｒo
n＝２５Ωとする。ＮＭＯＳトランジスタ２１がオン状
態の場合、入力信号はロウレベルになり、その電圧ＶL
は１．１Ｖとなる。一方、ＰＭＯＳトランジスタ２０が
オン状態の場合、入力信号はハイレベルになり、その電
圧ＶHは２．２Ｖとなる。従って、入力回路の参照電圧
Ｖrefは、ハイレベルＶHとロウレベルＶLの真ん中の
１．６５Ｖとなる。信号振幅ΔＶは、１．１Ｖである。
【０００９】図４は、電源電圧ＶＤＤＱが１．５Ｖ、終
端電源電圧ＶＴＴが０．７５Ｖと下がった場合の等価回
路であり、同図（ａ）は入力信号がロウレベルの場合、
（ｂ）はハイレベルの場合である。図４より、ロウレベ
ルＶL＝０．５Ｖ、ハイレベルＶH＝１．０Ｖとなる。従
って、参照電圧Ｖrefは０．７５Ｖとなり、電源電圧Ｖ
ＤＤＱが３．３Ｖの場合に比べて０．９Ｖ低下する。信
号振幅ΔＶは０．５Ｖとなり、電源電圧ＶＤＤＱが３．
３Ｖの場合に比べて、０．６Ｖ減少する。
端電源電圧ＶＴＴが０．７５Ｖと下がった場合の等価回
路であり、同図（ａ）は入力信号がロウレベルの場合、
（ｂ）はハイレベルの場合である。図４より、ロウレベ
ルＶL＝０．５Ｖ、ハイレベルＶH＝１．０Ｖとなる。従
って、参照電圧Ｖrefは０．７５Ｖとなり、電源電圧Ｖ
ＤＤＱが３．３Ｖの場合に比べて０．９Ｖ低下する。信
号振幅ΔＶは０．５Ｖとなり、電源電圧ＶＤＤＱが３．
３Ｖの場合に比べて、０．６Ｖ減少する。
【００１０】このように、参照電圧Ｖrefが低下してく
ると、入力回路１２として、図６に示すような、ＰＭＯ
Ｓトランジスタ２２，２３とＮＭＯＳトランジスタ２
４，２５，２６からなり、ＮＭＯＳトランジスタ２４で
入力信号を受ける構成の一般的な高速差動入力回路が使
いにくくなる。ＮＭＯＳトランジスタ２４，２５のゲー
ト、ソース間に十分な電圧が印加できなくなるためであ
る。この高速差動入力回路では、高速に動作させるため
に、参照電圧Ｖrefとして１．１Ｖ以上必要である。そ
のため、参照電圧Ｖrefが下がってくると、ＰＭＯＳト
ランジスタで入力信号を受ける構成の低速な差動入力回
路等を使わざるをえなくなる。従って、出力回路の電源
電圧ＶＤＤＱの値が１．５Ｖ程度に低下してくると、何
らかの対策が必要になる。本発明は、この問題を解決す
るものであるが、勿論、出力回路の電源電圧ＶＤＤＱの
値が２．５Ｖの場合にも適用できる。また、信号振幅が
減少してくると、入力回路のマージンが減少する。
ると、入力回路１２として、図６に示すような、ＰＭＯ
Ｓトランジスタ２２，２３とＮＭＯＳトランジスタ２
４，２５，２６からなり、ＮＭＯＳトランジスタ２４で
入力信号を受ける構成の一般的な高速差動入力回路が使
いにくくなる。ＮＭＯＳトランジスタ２４，２５のゲー
ト、ソース間に十分な電圧が印加できなくなるためであ
る。この高速差動入力回路では、高速に動作させるため
に、参照電圧Ｖrefとして１．１Ｖ以上必要である。そ
のため、参照電圧Ｖrefが下がってくると、ＰＭＯＳト
ランジスタで入力信号を受ける構成の低速な差動入力回
路等を使わざるをえなくなる。従って、出力回路の電源
電圧ＶＤＤＱの値が１．５Ｖ程度に低下してくると、何
らかの対策が必要になる。本発明は、この問題を解決す
るものであるが、勿論、出力回路の電源電圧ＶＤＤＱの
値が２．５Ｖの場合にも適用できる。また、信号振幅が
減少してくると、入力回路のマージンが減少する。
【００１１】図５はＨＳＴＬインタフェースの場合の入
力信号のＤＣ信号レベルを求める等価回路であり、同図
（ａ）は入力信号がロウレベルの場合、（ｂ）はハイレ
ベルの場合である。ＰＭＯＳトランジスタ２０とＮＭＯ
Ｓトランジスタ２１は、メモリコントローラ３の出力回
路１０の出力部である。また、コントローラ３のデータ
入力回路１２へのリードデータ信号ＤＱとすれば、ＰＭ
ＯＳトランジスタ２０とＮＭＯＳトランジスタ２１の回
路は、ＳＤＲＡＭの出力回路と見ることもできる。ここ
で、電源電圧ＶＤＤＱを１．５Ｖ、終端電源電圧ＶＴＴ
を１．５Ｖ、終端抵抗Ｒttを５０Ω、ＭＯＳトランジス
タ２０，２１のオン抵抗Ｒonを６．２５Ωとする。ま
た、ＨＳＴＬインタフェースの場合、スタブ抵抗Ｒsは
設けない。
力信号のＤＣ信号レベルを求める等価回路であり、同図
（ａ）は入力信号がロウレベルの場合、（ｂ）はハイレ
ベルの場合である。ＰＭＯＳトランジスタ２０とＮＭＯ
Ｓトランジスタ２１は、メモリコントローラ３の出力回
路１０の出力部である。また、コントローラ３のデータ
入力回路１２へのリードデータ信号ＤＱとすれば、ＰＭ
ＯＳトランジスタ２０とＮＭＯＳトランジスタ２１の回
路は、ＳＤＲＡＭの出力回路と見ることもできる。ここ
で、電源電圧ＶＤＤＱを１．５Ｖ、終端電源電圧ＶＴＴ
を１．５Ｖ、終端抵抗Ｒttを５０Ω、ＭＯＳトランジス
タ２０，２１のオン抵抗Ｒonを６．２５Ωとする。ま
た、ＨＳＴＬインタフェースの場合、スタブ抵抗Ｒsは
設けない。
【００１２】ＮＭＯＳトランジスタ２１がオンの場合、
入力信号はロウレベルになり、ＶL＝０．３Ｖとなる。
一方、ＰＭＯＳトランジスタ２０がオンの場合は、入力
信号はハイレベルになりＶH＝１．５Ｖとなる。従っ
て、入力回路の参照電圧Ｖrefは、ハイレベルＶHとロウ
レベルＶLの真ん中の０．９Ｖとなる。信号振幅ΔＶは
１．２Ｖである。
入力信号はロウレベルになり、ＶL＝０．３Ｖとなる。
一方、ＰＭＯＳトランジスタ２０がオンの場合は、入力
信号はハイレベルになりＶH＝１．５Ｖとなる。従っ
て、入力回路の参照電圧Ｖrefは、ハイレベルＶHとロウ
レベルＶLの真ん中の０．９Ｖとなる。信号振幅ΔＶは
１．２Ｖである。
【００１３】前記ＳＴＴＬインタフェースの場合と比
べ、電源電圧ＶＤＤＱが１．５Ｖと低くなっても信号振
幅ΔＶはかなり取れている。しかし、参照電圧Ｖrefは
０．９Ｖと低く、図６に示したような一般的なＮＭＯＳ
受けの高速差動入力回路が使いにくくなっている。
べ、電源電圧ＶＤＤＱが１．５Ｖと低くなっても信号振
幅ΔＶはかなり取れている。しかし、参照電圧Ｖrefは
０．９Ｖと低く、図６に示したような一般的なＮＭＯＳ
受けの高速差動入力回路が使いにくくなっている。
【００１４】そこで、本発明の第１の目的は、電源電圧
ＶＤＤＱが１．５Ｖ程度に下がっても、参照電圧Ｖref
が下がらないようにして、高速な差動入力回路を使うこ
とができる信号伝送回路を提供することである。また、
本発明の第２の目的は、電源の数が必要以上に増えない
信号伝送回路を提供することである。更に、本発明の第
３の目的は、電源電圧ＶＤＤＱが下がっても、信号振幅
の減少を抑制できる信号伝送回路を提供することであ
る。
ＶＤＤＱが１．５Ｖ程度に下がっても、参照電圧Ｖref
が下がらないようにして、高速な差動入力回路を使うこ
とができる信号伝送回路を提供することである。また、
本発明の第２の目的は、電源の数が必要以上に増えない
信号伝送回路を提供することである。更に、本発明の第
３の目的は、電源電圧ＶＤＤＱが下がっても、信号振幅
の減少を抑制できる信号伝送回路を提供することであ
る。
【００１５】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明に係る信号伝送回路は、ＳＳＴＬバス
構成において、出力回路の電源電圧ＶＤＤＱが１．５Ｖ
から２．５Ｖの範囲で、終端電源電圧ＶＴＴを、ＶＴＴ
≧ＶＤＤＱに設定することを特徴とするものである。こ
の際、ＳＴＴＬバスがハイインピーダンス状態の時に、
プッシュプル出力回路を構成するＰＭＯＳトランジスタ
を介して流れる電流を防ぐために、ＰＭＯＳトランジス
タのスレッショルド電圧値に注意が必要である。あるい
は、ＰＭＯＳトランジスタの代わりにＮＭＯＳトランジ
スタに置き換えた構成とするのが好ましい。
るために、本発明に係る信号伝送回路は、ＳＳＴＬバス
構成において、出力回路の電源電圧ＶＤＤＱが１．５Ｖ
から２．５Ｖの範囲で、終端電源電圧ＶＴＴを、ＶＴＴ
≧ＶＤＤＱに設定することを特徴とするものである。こ
の際、ＳＴＴＬバスがハイインピーダンス状態の時に、
プッシュプル出力回路を構成するＰＭＯＳトランジスタ
を介して流れる電流を防ぐために、ＰＭＯＳトランジス
タのスレッショルド電圧値に注意が必要である。あるい
は、ＰＭＯＳトランジスタの代わりにＮＭＯＳトランジ
スタに置き換えた構成とするのが好ましい。
【００１６】また、上記第２の目的は、終端電源電圧を
ＶＴＴ、参照電圧をＶref、電源電圧をＶＤＤＱとした
とき、Ｖref＝ＶＤＤＱとなるように、終端電源電圧Ｖ
ＴＴを設定することにより達成される。
ＶＴＴ、参照電圧をＶref、電源電圧をＶＤＤＱとした
とき、Ｖref＝ＶＤＤＱとなるように、終端電源電圧Ｖ
ＴＴを設定することにより達成される。
【００１７】更に、上記第３の目的を達成するために、
信号送出側のスタブ抵抗値を送信時に小さくするよう
に、スタブ抵抗にスイッチ素子、例えば電界効果トラン
ジスタ（ＦＥＴ）スイッチを並列接続し、メモリコント
ローラからのリード、ライト信号によりＦＥＴスイッチ
をオン、オフ制御するように構成すれば好適である。
信号送出側のスタブ抵抗値を送信時に小さくするよう
に、スタブ抵抗にスイッチ素子、例えば電界効果トラン
ジスタ（ＦＥＴ）スイッチを並列接続し、メモリコント
ローラからのリード、ライト信号によりＦＥＴスイッチ
をオン、オフ制御するように構成すれば好適である。
【００１８】
【発明の実施の形態】次に、本発明に係る信号伝送回路
の実施の形態につき、添付図面を参照しながら以下詳細
に説明する。
の実施の形態につき、添付図面を参照しながら以下詳細
に説明する。
【００１９】図１は、本発明に係る信号伝送回路の一実
施形態を示す図であり、ＳＳＴＬバスを用いたメモリコ
ントローラとＤＩＭＭ上のＳＤＲＡＭとの間のクロック
信号ＣＬＫとデータ信号ＤＱの伝送回路図である。図２
に示した従来例と基本的な構成は同じである。
施形態を示す図であり、ＳＳＴＬバスを用いたメモリコ
ントローラとＤＩＭＭ上のＳＤＲＡＭとの間のクロック
信号ＣＬＫとデータ信号ＤＱの伝送回路図である。図２
に示した従来例と基本的な構成は同じである。
【００２０】即ち、図１には、クロック信号ＣＬＫのバ
ス線１と、データ信号ＤＱのバス線２の２本と、それら
に接続される回路構成部分を示している。ここで、デー
タ信号ＤＱは、バス線２を通して双方向に伝送され、リ
ードデータ信号及びライトデータ信号も表わすものとす
る。バス線１，２にはｎ＋１個のメモリモジュールＤＩ
ＭＭ＃０からＤＩＭＭ＃ｎが接続される。説明の便宜
上、ＤＩＭＭ＃０，ＤＩＭＭ＃１，ＤＩＭＭ＃ｎを参照
符号４，５，６で示す。バス線１，２を介して、メモリ
コントローラ３と、ＤＩＭＭ４，５，６上のＳＤＲＡＭ
７，８，９が信号をやりとりする。
ス線１と、データ信号ＤＱのバス線２の２本と、それら
に接続される回路構成部分を示している。ここで、デー
タ信号ＤＱは、バス線２を通して双方向に伝送され、リ
ードデータ信号及びライトデータ信号も表わすものとす
る。バス線１，２にはｎ＋１個のメモリモジュールＤＩ
ＭＭ＃０からＤＩＭＭ＃ｎが接続される。説明の便宜
上、ＤＩＭＭ＃０，ＤＩＭＭ＃１，ＤＩＭＭ＃ｎを参照
符号４，５，６で示す。バス線１，２を介して、メモリ
コントローラ３と、ＤＩＭＭ４，５，６上のＳＤＲＡＭ
７，８，９が信号をやりとりする。
【００２１】メモリコントローラ３のクロック出力回路
１０からクロック信号ＣＬＫが出力され、スタブ抵抗Ｒ
s1、バス線１、およびＤＩＭＭ上のスタブ抵抗Ｒs2を介
して、それぞれのＳＤＲＡＭにクロック信号ＣＬＫが供
給される。その際には、送信側のスタブ抵抗Ｒs1の値を
通常の２５Ωから２Ω程度に小さくしても伝送波形に乱
れがなく問題ないことがシミュレーションで確認されて
いる。
１０からクロック信号ＣＬＫが出力され、スタブ抵抗Ｒ
s1、バス線１、およびＤＩＭＭ上のスタブ抵抗Ｒs2を介
して、それぞれのＳＤＲＡＭにクロック信号ＣＬＫが供
給される。その際には、送信側のスタブ抵抗Ｒs1の値を
通常の２５Ωから２Ω程度に小さくしても伝送波形に乱
れがなく問題ないことがシミュレーションで確認されて
いる。
【００２２】また、ライトデータ信号ＤＱは、メモリコ
ントローラ３のデータ出力回路１１から出力され、スタ
ブ抵抗Ｒs1、バス線２、およびＤＩＭＭ上のスタブ抵抗
Ｒs2を介して、それぞれのＳＤＲＡＭに供給される。そ
の際には送信側のスタブ抵抗Ｒs1の値を通常の２５Ωか
ら２Ω程度に小さくしてもよい。送信時にのみ２Ω程度
に小さくする手段は後述の図９で示しているが、スタブ
抵抗Ｒs1に並列にオン抵抗２．２Ω程度のＦＥＴスイッ
チ３１を設け、コントローラ３からのリード、ライト信
号でＦＥＴスイッチをオン、オフさせればよい。この場
合は、ライト時にオン、リード時にオフさせればよい。
ントローラ３のデータ出力回路１１から出力され、スタ
ブ抵抗Ｒs1、バス線２、およびＤＩＭＭ上のスタブ抵抗
Ｒs2を介して、それぞれのＳＤＲＡＭに供給される。そ
の際には送信側のスタブ抵抗Ｒs1の値を通常の２５Ωか
ら２Ω程度に小さくしてもよい。送信時にのみ２Ω程度
に小さくする手段は後述の図９で示しているが、スタブ
抵抗Ｒs1に並列にオン抵抗２．２Ω程度のＦＥＴスイッ
チ３１を設け、コントローラ３からのリード、ライト信
号でＦＥＴスイッチをオン、オフさせればよい。この場
合は、ライト時にオン、リード時にオフさせればよい。
【００２３】リードデータ信号ＤＱは、逆の経路をたど
りメモリコントローラ３のデータ入力回路１２に供給さ
れる。その際には、送信側のスタブ抵抗Ｒs2の値を通常
の２５Ωから２Ω程度に小さくしてもよい。送信時にの
み２Ω程度に小さくする手段は後述の図９で示している
が、スタブ抵抗Ｒs2に並列にオン抵抗２．２Ω程度のＦ
ＥＴスイッチ３１を設け、コントローラ３からのリー
ド、ライト信号でＦＥＴスイッチをオン、オフさせれば
よい。この場合は、リード時にオン、ライト時にオフさ
せればよい。
りメモリコントローラ３のデータ入力回路１２に供給さ
れる。その際には、送信側のスタブ抵抗Ｒs2の値を通常
の２５Ωから２Ω程度に小さくしてもよい。送信時にの
み２Ω程度に小さくする手段は後述の図９で示している
が、スタブ抵抗Ｒs2に並列にオン抵抗２．２Ω程度のＦ
ＥＴスイッチ３１を設け、コントローラ３からのリー
ド、ライト信号でＦＥＴスイッチをオン、オフさせれば
よい。この場合は、リード時にオン、ライト時にオフさ
せればよい。
【００２４】これらの動作の際、実際に信号を取り込ん
だり、送出するイネーブル状態のＳＤＲＡＭは１個であ
る。バス線１，２の両端は、バス線の特性インピーダン
スとほぼ等しい終端抵抗Ｒttで終端され、ＶＴＴの電位
を有する終端電源に接続されている。メモリコントロー
ラ３とＳＤＲＡＭ７，８，９の出力回路の電源電圧は、
ＶＤＤＱである。
だり、送出するイネーブル状態のＳＤＲＡＭは１個であ
る。バス線１，２の両端は、バス線の特性インピーダン
スとほぼ等しい終端抵抗Ｒttで終端され、ＶＴＴの電位
を有する終端電源に接続されている。メモリコントロー
ラ３とＳＤＲＡＭ７，８，９の出力回路の電源電圧は、
ＶＤＤＱである。
【００２５】ここで、本実施の形態では、終端電源電圧
ＶＴＴを電源電圧ＶＤＤＱの値以上となるように設定し
てある点が従来例と相違する。即ち、終端電源電圧ＶＴ
Ｔと電源電圧ＶＤＤＱを、ＶＴＴ ≧ ＶＤＤＱ、という
関係に設定した。この際、バスがハイインピーダンス状
態の時に、データ出力回路１１を構成するＰＭＯＳトラ
ンジスタ２０を介して流れる電流を防ぐために、ＰＭＯ
Ｓトランジスタ２０のスレッショルド電圧値に注意が必
要である。或いは、ＰＭＯＳトランジスタ２０の代わり
にＮＭＯＳトランジスタに置き換える必要がある。これ
については、後述する。
ＶＴＴを電源電圧ＶＤＤＱの値以上となるように設定し
てある点が従来例と相違する。即ち、終端電源電圧ＶＴ
Ｔと電源電圧ＶＤＤＱを、ＶＴＴ ≧ ＶＤＤＱ、という
関係に設定した。この際、バスがハイインピーダンス状
態の時に、データ出力回路１１を構成するＰＭＯＳトラ
ンジスタ２０を介して流れる電流を防ぐために、ＰＭＯ
Ｓトランジスタ２０のスレッショルド電圧値に注意が必
要である。或いは、ＰＭＯＳトランジスタ２０の代わり
にＮＭＯＳトランジスタに置き換える必要がある。これ
については、後述する。
【００２６】以下、ＶＴＴ ≧ ＶＤＤＱ、という関係に
設定した場合の入力回路の参照電圧Ｖrefの値と、信号
振幅について説明する。
設定した場合の入力回路の参照電圧Ｖrefの値と、信号
振幅について説明する。
【００２７】図７は、図１に示した入力信号ＣＬＫ，Ｄ
ＱのＤＣレベルを求めるための等価回路であり、（ａ）
は入力信号がロウレベルの場合、（ｂ）はハイレベルの
場合である。図７において、ＰＭＯＳトランジスタ２０
とＮＭＯＳトランジスタ２１は、メモリコントローラ３
の出力回路１０の出力部である。また、コントローラ３
の入力回路１２へのリードデータ信号ＤＱとすれば、Ｐ
ＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１の
回路構成は、ＳＤＲＡＭの出力回路と見ることもでき
る。
ＱのＤＣレベルを求めるための等価回路であり、（ａ）
は入力信号がロウレベルの場合、（ｂ）はハイレベルの
場合である。図７において、ＰＭＯＳトランジスタ２０
とＮＭＯＳトランジスタ２１は、メモリコントローラ３
の出力回路１０の出力部である。また、コントローラ３
の入力回路１２へのリードデータ信号ＤＱとすれば、Ｐ
ＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１の
回路構成は、ＳＤＲＡＭの出力回路と見ることもでき
る。
【００２８】ここで、電源電圧ＶＤＤＱ＝１．５Ｖ、終
端電源電圧ＶＴＴ＝１．５Ｖ、終端抵抗Ｒtt＝５０Ω、
スタブ抵抗Ｒs＝２５Ωとし、ＭＯＳトランジスタ２
０，２１のオン抵抗Ｒon＝２５Ωとする。ＮＭＯＳトラ
ンジスタ２１がオンの場合、入力信号はロウレベルにな
り、その電位ＶLは１．０Ｖとなる。一方、ＰＭＯＳト
ランジスタ２０がオンの場合、入力信号はハイレベルに
なり、その電位ＶHは１．５Ｖとなる。従って、入力回
路の参照電圧Ｖrefは、ハイレベルの電位ＶHとロウレベ
ルの電位ＶLの真ん中の１．２５Ｖとなる。これに対し
て、図４に示した従来例の場合には、電源電圧ＶＤＤＱ
＝１．５Ｖで、参照電圧Ｖref＝０．７５Ｖであったの
で、参照電圧Ｖrefの値を０．５Ｖ高くできている。ま
た、図５に示したＨＳＴＬインタフェースの場合と比べ
ても、参照電圧Ｖrefを０．３５Ｖ高くできている。
端電源電圧ＶＴＴ＝１．５Ｖ、終端抵抗Ｒtt＝５０Ω、
スタブ抵抗Ｒs＝２５Ωとし、ＭＯＳトランジスタ２
０，２１のオン抵抗Ｒon＝２５Ωとする。ＮＭＯＳトラ
ンジスタ２１がオンの場合、入力信号はロウレベルにな
り、その電位ＶLは１．０Ｖとなる。一方、ＰＭＯＳト
ランジスタ２０がオンの場合、入力信号はハイレベルに
なり、その電位ＶHは１．５Ｖとなる。従って、入力回
路の参照電圧Ｖrefは、ハイレベルの電位ＶHとロウレベ
ルの電位ＶLの真ん中の１．２５Ｖとなる。これに対し
て、図４に示した従来例の場合には、電源電圧ＶＤＤＱ
＝１．５Ｖで、参照電圧Ｖref＝０．７５Ｖであったの
で、参照電圧Ｖrefの値を０．５Ｖ高くできている。ま
た、図５に示したＨＳＴＬインタフェースの場合と比べ
ても、参照電圧Ｖrefを０．３５Ｖ高くできている。
【００２９】このように、図７に示した実施の形態によ
れば、参照電圧Ｖrefの値を十分高くできているので、
図６に示したような高速な差動入力回路が使える信号伝
送回路を提供できる。
れば、参照電圧Ｖrefの値を十分高くできているので、
図６に示したような高速な差動入力回路が使える信号伝
送回路を提供できる。
【００３０】図８は、電源電圧ＶＤＤＱ＝１．５Ｖ、終
端電源電圧ＶＴＴ＝１．８７５Ｖの場合の等価回路であ
り、（ａ）は入力信号がロウレベルの場合、（ｂ）はハ
イレベルの場合である。図８に示したように、ロウレベ
ルＶL＝１．２５Ｖ、ハイレベルＶH＝１．７５Ｖとな
る。従って、参照電圧Ｖref＝１．５Ｖとなる。本実施
の形態によれば、参照電圧Ｖrefの値を十分高くできて
いるので、図６に示したような高速な差動入力回路が使
える信号伝送回路を提供できる。
端電源電圧ＶＴＴ＝１．８７５Ｖの場合の等価回路であ
り、（ａ）は入力信号がロウレベルの場合、（ｂ）はハ
イレベルの場合である。図８に示したように、ロウレベ
ルＶL＝１．２５Ｖ、ハイレベルＶH＝１．７５Ｖとな
る。従って、参照電圧Ｖref＝１．５Ｖとなる。本実施
の形態によれば、参照電圧Ｖrefの値を十分高くできて
いるので、図６に示したような高速な差動入力回路が使
える信号伝送回路を提供できる。
【００３１】また、参照電圧Ｖrefの値を電源電圧ＶＤ
ＤＱの値と等しくなるように、終端電源電圧ＶＴＴを設
定しているので、電源数も必要以上に増やさなくて良い
利点がある。なお出力回路がハイインピーダンスの時
に、バス線１からＰＭＯＳトランジスタ２０を介してＶ
ＤＤＱへ電流が流れるのを防ぐために、ＰＭＯＳトラン
ジスタ２０のスレッショルド電圧の絶対値を必要以上に
小さくしない方が良い。
ＤＱの値と等しくなるように、終端電源電圧ＶＴＴを設
定しているので、電源数も必要以上に増やさなくて良い
利点がある。なお出力回路がハイインピーダンスの時
に、バス線１からＰＭＯＳトランジスタ２０を介してＶ
ＤＤＱへ電流が流れるのを防ぐために、ＰＭＯＳトラン
ジスタ２０のスレッショルド電圧の絶対値を必要以上に
小さくしない方が良い。
【００３２】図９は、図１に示した回路において送信側
のスタブ抵抗Ｒs1またはＲs2（図９では、Ｒsで表す)の
値が低い場合の、入力信号のＤＣ信号レベルを求めるた
めの等価回路である。ここでは、出力回路がハイインピ
ーダンスの時にＰＭＯＳトランジスタ２０を流れる電流
を防ぐために、ＰＭＯＳトランジスタ２０の代わりにＮ
ＭＯＳトランジスタ３０を用いている。同図（ａ）は、
スタブ抵抗Ｒsに並列にＦＥＴスイッチ３１を接続して
おき、メモリコントローラ３からライトデータ信号ＤＱ
を出す場合であり、スタブ抵抗Ｒs1に並列接続したＦＥ
Ｔスイッチ３１をオンした時の等価回路で、入力信号が
ロウレベルの場合である。同図（ｂ）は、入力信号がハ
イレベルの場合である。また、図９（ａ），（ｂ）をＳ
ＤＲＡＭからリードデータ信号ＤＱを出す場合であり、
スタブ抵抗Ｒs2に並列接続したＦＥＴスイッチ３１をオ
ンした時の等価回路と見ることもできる。
のスタブ抵抗Ｒs1またはＲs2（図９では、Ｒsで表す)の
値が低い場合の、入力信号のＤＣ信号レベルを求めるた
めの等価回路である。ここでは、出力回路がハイインピ
ーダンスの時にＰＭＯＳトランジスタ２０を流れる電流
を防ぐために、ＰＭＯＳトランジスタ２０の代わりにＮ
ＭＯＳトランジスタ３０を用いている。同図（ａ）は、
スタブ抵抗Ｒsに並列にＦＥＴスイッチ３１を接続して
おき、メモリコントローラ３からライトデータ信号ＤＱ
を出す場合であり、スタブ抵抗Ｒs1に並列接続したＦＥ
Ｔスイッチ３１をオンした時の等価回路で、入力信号が
ロウレベルの場合である。同図（ｂ）は、入力信号がハ
イレベルの場合である。また、図９（ａ），（ｂ）をＳ
ＤＲＡＭからリードデータ信号ＤＱを出す場合であり、
スタブ抵抗Ｒs2に並列接続したＦＥＴスイッチ３１をオ
ンした時の等価回路と見ることもできる。
【００３３】ＦＥＴスイッチ３１のオン抵抗Ｒonを２．
２Ωとすると、送信側の合成スタブ抵抗値は２Ωとな
る。ＮＭＯＳトランジスタ３０，２１は、メモリコント
ローラ３の出力回路１０の出力部あるいは、ＳＤＲＡＭ
の出力回路である。
２Ωとすると、送信側の合成スタブ抵抗値は２Ωとな
る。ＮＭＯＳトランジスタ３０，２１は、メモリコント
ローラ３の出力回路１０の出力部あるいは、ＳＤＲＡＭ
の出力回路である。
【００３４】ここで、電源電圧ＶＤＤＱ＝１．５Ｖ、終
端電源電圧ＶＴＴ＝２．１９Ｖ、終端抵抗Ｒtt＝５０
Ω、ＮＭＯＳトランジスタ２１，３０のオン抵抗Ｒon＝
２５Ωとする。ＮＭＯＳトランジスタ２１がオンでＮＭ
ＯＳトランジスタ３０がオフの場合、入力信号はロウレ
ベルになり、その電位ＶLは１．１４Ｖとなる。一方、
ＮＭＯＳトランジスタ３０がオンでＮＭＯＳトランジス
タ２１がオフの場合、入力信号はハイレベルになり、そ
の電位ＶHは１．８６Ｖとなる。従って、入力回路の参
照電圧Ｖrefは、ハイレベルの電位ＶHとロウレベルの電
位ＶLの真ん中の１．５Ｖとなる。
端電源電圧ＶＴＴ＝２．１９Ｖ、終端抵抗Ｒtt＝５０
Ω、ＮＭＯＳトランジスタ２１，３０のオン抵抗Ｒon＝
２５Ωとする。ＮＭＯＳトランジスタ２１がオンでＮＭ
ＯＳトランジスタ３０がオフの場合、入力信号はロウレ
ベルになり、その電位ＶLは１．１４Ｖとなる。一方、
ＮＭＯＳトランジスタ３０がオンでＮＭＯＳトランジス
タ２１がオフの場合、入力信号はハイレベルになり、そ
の電位ＶHは１．８６Ｖとなる。従って、入力回路の参
照電圧Ｖrefは、ハイレベルの電位ＶHとロウレベルの電
位ＶLの真ん中の１．５Ｖとなる。
【００３５】このように、図９に示した実施の形態によ
れば、参照電圧Ｖrefの値を十分高くできているので、
図６に示したような高速な差動入力回路が使える信号伝
送回路を提供できる。また、参照電圧Ｖrefの値を電源
電圧ＶＤＤＱの値と等しくなるように、終端電源電圧Ｖ
ＴＴを設定したので、電源数も必要以上に増やさなくて
良い利点がある。更に、図８に示した実施の形態の場合
と比べて、送信側のスタブ抵抗値を小さくしているの
で、論理振幅を０．２２Ｖ大きくできている。
れば、参照電圧Ｖrefの値を十分高くできているので、
図６に示したような高速な差動入力回路が使える信号伝
送回路を提供できる。また、参照電圧Ｖrefの値を電源
電圧ＶＤＤＱの値と等しくなるように、終端電源電圧Ｖ
ＴＴを設定したので、電源数も必要以上に増やさなくて
良い利点がある。更に、図８に示した実施の形態の場合
と比べて、送信側のスタブ抵抗値を小さくしているの
で、論理振幅を０．２２Ｖ大きくできている。
【００３６】以上、本発明の好適な実施の形態について
説明したが、本発明は前記実施の形態例に限定されるこ
となく、本発明の精神を逸脱しない範囲内において種々
の設計変更をなし得ることは勿論である。
説明したが、本発明は前記実施の形態例に限定されるこ
となく、本発明の精神を逸脱しない範囲内において種々
の設計変更をなし得ることは勿論である。
【００３７】
【発明の効果】前述した実施の形態から明らかなよう
に、本発明によれば、ＳＳＴＬバス構成において、終端
電源電圧ＶＴＴの値を、出力回路の電源電圧ＶＤＤＱの
値以上に設定したので、入力回路の参照電圧Ｖrefの値
を大きくでき、ＮＭＯＳトランジスタで入力信号を受け
る構成の高速な差動入力回路が使える信号伝送回路を実
現できる。
に、本発明によれば、ＳＳＴＬバス構成において、終端
電源電圧ＶＴＴの値を、出力回路の電源電圧ＶＤＤＱの
値以上に設定したので、入力回路の参照電圧Ｖrefの値
を大きくでき、ＮＭＯＳトランジスタで入力信号を受け
る構成の高速な差動入力回路が使える信号伝送回路を実
現できる。
【００３８】また、その際送信側のスタブ抵抗値を送信
時に小さくすることによって、入力信号の論理振幅を増
大させるができるので、入力回路のマージンも増大でき
る。
時に小さくすることによって、入力信号の論理振幅を増
大させるができるので、入力回路のマージンも増大でき
る。
【図１】本発明の信号伝送回路の一実施形態を示すＳＳ
ＴＬバスを用いた伝送回路図である。
ＴＬバスを用いた伝送回路図である。
【図２】従来のＳＳＴＬバスを用いた信号伝送回路図で
ある。
ある。
【図３】従来のＳＳＴＬバスを用いた信号伝送回路の等
価回路図である。
価回路図である。
【図４】従来のＳＳＴＬバスを用いた伝送回路の等価回
路図である。
路図である。
【図５】従来のＨＳＴＬバスを用いた伝送回路の等価回
路図である。
路図である。
【図６】従来のＮＭＯＳトランジスタで入力信号を受け
る差動入力回路の一例を示す回路図である。
る差動入力回路の一例を示す回路図である。
【図７】本発明の半導体集積回路装置の一実施形態を示
すＳＳＴＬバスを用いた伝送回路の等価回路図である。
すＳＳＴＬバスを用いた伝送回路の等価回路図である。
【図８】本発明の半導体集積回路装置の一実施形態を示
すＳＳＴＬバスを用いた伝送回路の等価回路図である。
すＳＳＴＬバスを用いた伝送回路の等価回路図である。
【図９】本発明の半導体集積回路装置の一実施形態を示
すＳＳＴＬバスを用いた伝送回路の等価回路図である。
すＳＳＴＬバスを用いた伝送回路の等価回路図である。
１…クロック信号ＣＬＫのバス線、２…データ信号ＤＱ
のバス線、３…メモリコントローラ、４，５，６…ＤＩ
ＭＭ、７，８，９…ＳＤＲＡＭ、１０，１１…出力回
路、１２…入力回路、２０…ＰＭＯＳトランジスタ、２
１，３０…ＮＭＯＳトランジスタ、２２，２３…ＰＭＯ
Ｓトランジスタ、２４，２５，２６…ＮＭＯＳトランジ
スタ、３１…ＦＥＴスイッチ。
のバス線、３…メモリコントローラ、４，５，６…ＤＩ
ＭＭ、７，８，９…ＳＤＲＡＭ、１０，１１…出力回
路、１２…入力回路、２０…ＰＭＯＳトランジスタ、２
１，３０…ＮＭＯＳトランジスタ、２２，２３…ＰＭＯ
Ｓトランジスタ、２４，２５，２６…ＮＭＯＳトランジ
スタ、３１…ＦＥＴスイッチ。
Claims (5)
- 【請求項１】ＳＳＴＬバスを用いる信号伝送回路におい
て、出力回路の電源電圧の値が２．５Ｖから１．５Ｖの
時に、終端電源電圧の値を、出力回路の電源電圧の値以
上に設定したことを特徴とする信号伝送回路。 - 【請求項２】ＳＳＴＬバスを用いる信号伝送回路におい
て、出力回路の電源電圧の値が２．５Ｖから１．５Ｖの
時に、入力回路の参照電圧が出力回路の電源電圧に等し
くなるように、終端電源電圧の値を設定したことを特徴
とする信号伝送回路。 - 【請求項３】前記出力回路はＮＭＯＳトランジスタを直
列接続したプッシュプル構成の出力回路であり、前記入
力回路はＮＭＯＳトランジスタ受けの差動入力回路であ
る請求項２記載の信号伝送回路。 - 【請求項４】ＳＳＴＬバスを用いる信号伝送回路におい
て、出力回路の電源電圧の値が２．５Ｖから１．５Ｖの
時に、終端電源電圧の値を、出力回路の電源電圧の値以
上に設定し、かつ、信号送出側のスタブ抵抗値を受信時
より送信時に小さくするように構成したことを特徴とす
る信号伝送回路。 - 【請求項５】信号送出側のスタブ抵抗値を受信時より送
信時に小さくする前記構成は、メモリコントローラのリ
ード、ライト信号によりゲートが制御されるＦＥＴスイ
ッチをスタブ抵抗に並列に接続した構成である請求項４
記載の信号伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33137197A JP3634603B2 (ja) | 1997-12-02 | 1997-12-02 | 信号伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33137197A JP3634603B2 (ja) | 1997-12-02 | 1997-12-02 | 信号伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163712A true JPH11163712A (ja) | 1999-06-18 |
| JP3634603B2 JP3634603B2 (ja) | 2005-03-30 |
Family
ID=18242945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33137197A Expired - Fee Related JP3634603B2 (ja) | 1997-12-02 | 1997-12-02 | 信号伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3634603B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002007309A (ja) * | 2000-05-08 | 2002-01-11 | Samsung Electronics Co Ltd | メモリインタフェースシステムおよびデータ処理システム |
| KR101062199B1 (ko) * | 2005-04-15 | 2011-09-05 | 삼성전자주식회사 | 디지털집적회로를 인터페이스하는 회로장치 |
| JP2015035159A (ja) * | 2013-08-09 | 2015-02-19 | ルネサスエレクトロニクス株式会社 | 電子装置 |
-
1997
- 1997-12-02 JP JP33137197A patent/JP3634603B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002007309A (ja) * | 2000-05-08 | 2002-01-11 | Samsung Electronics Co Ltd | メモリインタフェースシステムおよびデータ処理システム |
| KR101062199B1 (ko) * | 2005-04-15 | 2011-09-05 | 삼성전자주식회사 | 디지털집적회로를 인터페이스하는 회로장치 |
| JP2015035159A (ja) * | 2013-08-09 | 2015-02-19 | ルネサスエレクトロニクス株式会社 | 電子装置 |
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| Publication number | Publication date |
|---|---|
| JP3634603B2 (ja) | 2005-03-30 |
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