JPH11163712A - 信号伝送回路 - Google Patents

信号伝送回路

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JPH11163712A
JPH11163712A JP9331371A JP33137197A JPH11163712A JP H11163712 A JPH11163712 A JP H11163712A JP 9331371 A JP9331371 A JP 9331371A JP 33137197 A JP33137197 A JP 33137197A JP H11163712 A JPH11163712 A JP H11163712A
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洋二 西尾
Takashi Sato
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Abstract

(57)【要約】 【課題】SSTLバスにおいて、電源電圧VDDQが
1.5Vと低くなった場合でも、入力回路の参照電圧V
refの大きい信号伝送回路を提供する。 【解決手段】SSTLバス構成において、終端電源電圧
VTTを、出力回路の電源電圧VDDQの値以上(VT
T≧VDDQ)に設定する。 【効果】電源電圧VDDQが2.5V〜1.5Vと低く
なった場合でも、入力回路の参照電圧Vrefが下がらな
いようにして一般的なNMOS受けの高速差動入力回路
を使用できる信号伝送回路を構成できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、メモリコントロー
ラやメモリ等の素子間での信号伝送のための信号伝送回
路に係り、特に、複数の素子が同一の伝送線路に接続さ
れるバス伝送を高速に行うための信号伝送回路に関す
る。
【0002】
【従来の技術】半導体集積回路装置により構成されデジ
タル回路間の信号を高速に伝送するための技術として、
SSTL(Stub Series Terminated Logic)インタフェー
スがある。この低振幅インタフェースについては、特開
平7−202947号公報に開示されている。図2は、
メモリコントローラとデュアルインラインメモリモジュ
ール(DIMM:Dual Inline Memory Module)上のシンクロナ
スDRAM(SDRAM:Synchronous Dynamic Random Access
Memory)との間のクロック信号CLKとデータ信号DQ
の伝送を、SSTLバスを用いて行っている従来例を示
す回路図である。尚、図2では、クロック信号CLKの
バス線1と、データ信号DQのバス線2の2本のバス線
と、それらに接続される回路構成部分を示している。こ
こで、データ信号DQは、バス線2を通して双方向に伝
送され、リードデータ信号及びライトデータ信号も表わ
すものとする。バス線1,2にはn+1個のメモリモジ
ュールDIMM#0からDIMM#nが接続される。説
明の便宜上、DIMM#0,DIMM#1,DIMM#
nを参照符号4,5,6で示す。バス線1,2を介し
て、メモリコントローラ3と、DIMM4,5,6上の
SDRAM7,8,9が信号をやりとりする。
【0003】メモリコントローラ3のクロック出力回路
10からクロック信号CLKが出力され、スタブ抵抗R
s1、バス線1、およびDIMM上のスタブ抵抗Rs2を介
して、それぞれのSDRAMにクロック信号CLKが供
給される。また、ライトデータ信号DQは、メモリコン
トローラ3のデータ出力回路11から出力され、スタブ
抵抗Rs1、バス線2、およびDIMM上のスタブ抵抗R
s2を介して、それぞれのSDRAMに供給される。リー
ドデータ信号DQは、逆の経路をたどりメモリコントロ
ーラ3のデータ入力回路12に供給される。これらの動
作の際、実際に信号を取り込んだり、送出するイネーブ
ル状態のSDRAMは1個である。
【0004】各バス線1,2の両端は、バス線の特性イ
ンピーダンスとほぼ等しい値の終端抵抗Rttで終端さ
れ、VTTの電位を有する終端電源に接続されている。
メモリコントローラ3の出力回路の電源電圧と、SDR
AM7,8,9の各出力回路の電源電圧はVDDQであ
る。ここで、終端電源電圧VTTの値は、上記電源電圧
VDDQの半分程度に設定される。即ち、VTT≒0.
5×VDDQの関係がある。
【0005】また、HSTL(High Speed Tranceiver
Logic)インタフェースと呼ばれている低振幅インタフ
ェースもある。HSTLの一例としては、図2に示した
STTLインタフェースからスタブ抵抗Rs1,Rs2を取
り除き(すなわち、短絡し)、終端電源電圧VTTの値
と電源電圧VDDQを、VTT=VDDQ=1.5Vと
したものがある。
【0006】
【発明が解決しようとする課題】図2に示した従来例の
構成によれば、終端電源電圧VTTの値を上記電源電圧
VDDQの半分程度にした場合、電源電圧VDDQの値
がLSIの集積技術の進展に伴って低下してきた時に、
信号を受ける入力回路12等の参照電圧Vrefの値もそ
れにつれて低下する。また、電源電圧VDDQの値が低
下すると、信号振幅も減少することになる。これについ
て、以下説明する。
【0007】図3は、図2に示したSDRAMへの入力
信号CLK,DQの直流(DC)信号レベルを求めるた
めの等価回路であり、同図(a)は入力信号がロウレベ
ルの場合、(b)はハイレベルの場合である。図3にお
いて、PチャネルMOS(以下、PMOSと略す)トラ
ンジスタ20とNチャネルMOS(以下、NMOSと略
す)トランジスタ21からなるプッシュプル構成の回路
は、メモリコントローラ3の出力回路10の出力部であ
る。また、コントローラ3のデータ入力回路12へのリ
ードデータ信号DQとすれば、PMOSトランジスタ2
0とNMOSトランジスタ21の回路は、SDRAMの
出力回路と見ることもできる。
【0008】ここで、電源電圧VDDQ=3.3V、終
端電源電圧VTT=1.65V、終端抵抗Rtt=50
Ω、スタブ抵抗Rs=25Ω(Rsは、Rs1またはRs2で
ある)、両MOSトランジスタ20,21のオン抵抗Ro
n=25Ωとする。NMOSトランジスタ21がオン状
態の場合、入力信号はロウレベルになり、その電圧VL
は1.1Vとなる。一方、PMOSトランジスタ20が
オン状態の場合、入力信号はハイレベルになり、その電
圧VHは2.2Vとなる。従って、入力回路の参照電圧
Vrefは、ハイレベルVHとロウレベルVLの真ん中の
1.65Vとなる。信号振幅ΔVは、1.1Vである。
【0009】図4は、電源電圧VDDQが1.5V、終
端電源電圧VTTが0.75Vと下がった場合の等価回
路であり、同図(a)は入力信号がロウレベルの場合、
(b)はハイレベルの場合である。図4より、ロウレベ
ルVL=0.5V、ハイレベルVH=1.0Vとなる。従
って、参照電圧Vrefは0.75Vとなり、電源電圧V
DDQが3.3Vの場合に比べて0.9V低下する。信
号振幅ΔVは0.5Vとなり、電源電圧VDDQが3.
3Vの場合に比べて、0.6V減少する。
【0010】このように、参照電圧Vrefが低下してく
ると、入力回路12として、図6に示すような、PMO
Sトランジスタ22,23とNMOSトランジスタ2
4,25,26からなり、NMOSトランジスタ24で
入力信号を受ける構成の一般的な高速差動入力回路が使
いにくくなる。NMOSトランジスタ24,25のゲー
ト、ソース間に十分な電圧が印加できなくなるためであ
る。この高速差動入力回路では、高速に動作させるため
に、参照電圧Vrefとして1.1V以上必要である。そ
のため、参照電圧Vrefが下がってくると、PMOSト
ランジスタで入力信号を受ける構成の低速な差動入力回
路等を使わざるをえなくなる。従って、出力回路の電源
電圧VDDQの値が1.5V程度に低下してくると、何
らかの対策が必要になる。本発明は、この問題を解決す
るものであるが、勿論、出力回路の電源電圧VDDQの
値が2.5Vの場合にも適用できる。また、信号振幅が
減少してくると、入力回路のマージンが減少する。
【0011】図5はHSTLインタフェースの場合の入
力信号のDC信号レベルを求める等価回路であり、同図
(a)は入力信号がロウレベルの場合、(b)はハイレ
ベルの場合である。PMOSトランジスタ20とNMO
Sトランジスタ21は、メモリコントローラ3の出力回
路10の出力部である。また、コントローラ3のデータ
入力回路12へのリードデータ信号DQとすれば、PM
OSトランジスタ20とNMOSトランジスタ21の回
路は、SDRAMの出力回路と見ることもできる。ここ
で、電源電圧VDDQを1.5V、終端電源電圧VTT
を1.5V、終端抵抗Rttを50Ω、MOSトランジス
タ20,21のオン抵抗Ronを6.25Ωとする。ま
た、HSTLインタフェースの場合、スタブ抵抗Rsは
設けない。
【0012】NMOSトランジスタ21がオンの場合、
入力信号はロウレベルになり、VL=0.3Vとなる。
一方、PMOSトランジスタ20がオンの場合は、入力
信号はハイレベルになりVH=1.5Vとなる。従っ
て、入力回路の参照電圧Vrefは、ハイレベルVHとロウ
レベルVLの真ん中の0.9Vとなる。信号振幅ΔVは
1.2Vである。
【0013】前記STTLインタフェースの場合と比
べ、電源電圧VDDQが1.5Vと低くなっても信号振
幅ΔVはかなり取れている。しかし、参照電圧Vrefは
0.9Vと低く、図6に示したような一般的なNMOS
受けの高速差動入力回路が使いにくくなっている。
【0014】そこで、本発明の第1の目的は、電源電圧
VDDQが1.5V程度に下がっても、参照電圧Vref
が下がらないようにして、高速な差動入力回路を使うこ
とができる信号伝送回路を提供することである。また、
本発明の第2の目的は、電源の数が必要以上に増えない
信号伝送回路を提供することである。更に、本発明の第
3の目的は、電源電圧VDDQが下がっても、信号振幅
の減少を抑制できる信号伝送回路を提供することであ
る。
【0015】
【課題を解決するための手段】上記第1の目的を達成す
るために、本発明に係る信号伝送回路は、SSTLバス
構成において、出力回路の電源電圧VDDQが1.5V
から2.5Vの範囲で、終端電源電圧VTTを、VTT
≧VDDQに設定することを特徴とするものである。こ
の際、STTLバスがハイインピーダンス状態の時に、
プッシュプル出力回路を構成するPMOSトランジスタ
を介して流れる電流を防ぐために、PMOSトランジス
タのスレッショルド電圧値に注意が必要である。あるい
は、PMOSトランジスタの代わりにNMOSトランジ
スタに置き換えた構成とするのが好ましい。
【0016】また、上記第2の目的は、終端電源電圧を
VTT、参照電圧をVref、電源電圧をVDDQとした
とき、Vref=VDDQとなるように、終端電源電圧V
TTを設定することにより達成される。
【0017】更に、上記第3の目的を達成するために、
信号送出側のスタブ抵抗値を送信時に小さくするよう
に、スタブ抵抗にスイッチ素子、例えば電界効果トラン
ジスタ(FET)スイッチを並列接続し、メモリコント
ローラからのリード、ライト信号によりFETスイッチ
をオン、オフ制御するように構成すれば好適である。
【0018】
【発明の実施の形態】次に、本発明に係る信号伝送回路
の実施の形態につき、添付図面を参照しながら以下詳細
に説明する。
【0019】図1は、本発明に係る信号伝送回路の一実
施形態を示す図であり、SSTLバスを用いたメモリコ
ントローラとDIMM上のSDRAMとの間のクロック
信号CLKとデータ信号DQの伝送回路図である。図2
に示した従来例と基本的な構成は同じである。
【0020】即ち、図1には、クロック信号CLKのバ
ス線1と、データ信号DQのバス線2の2本と、それら
に接続される回路構成部分を示している。ここで、デー
タ信号DQは、バス線2を通して双方向に伝送され、リ
ードデータ信号及びライトデータ信号も表わすものとす
る。バス線1,2にはn+1個のメモリモジュールDI
MM#0からDIMM#nが接続される。説明の便宜
上、DIMM#0,DIMM#1,DIMM#nを参照
符号4,5,6で示す。バス線1,2を介して、メモリ
コントローラ3と、DIMM4,5,6上のSDRAM
7,8,9が信号をやりとりする。
【0021】メモリコントローラ3のクロック出力回路
10からクロック信号CLKが出力され、スタブ抵抗R
s1、バス線1、およびDIMM上のスタブ抵抗Rs2を介
して、それぞれのSDRAMにクロック信号CLKが供
給される。その際には、送信側のスタブ抵抗Rs1の値を
通常の25Ωから2Ω程度に小さくしても伝送波形に乱
れがなく問題ないことがシミュレーションで確認されて
いる。
【0022】また、ライトデータ信号DQは、メモリコ
ントローラ3のデータ出力回路11から出力され、スタ
ブ抵抗Rs1、バス線2、およびDIMM上のスタブ抵抗
Rs2を介して、それぞれのSDRAMに供給される。そ
の際には送信側のスタブ抵抗Rs1の値を通常の25Ωか
ら2Ω程度に小さくしてもよい。送信時にのみ2Ω程度
に小さくする手段は後述の図9で示しているが、スタブ
抵抗Rs1に並列にオン抵抗2.2Ω程度のFETスイッ
チ31を設け、コントローラ3からのリード、ライト信
号でFETスイッチをオン、オフさせればよい。この場
合は、ライト時にオン、リード時にオフさせればよい。
【0023】リードデータ信号DQは、逆の経路をたど
りメモリコントローラ3のデータ入力回路12に供給さ
れる。その際には、送信側のスタブ抵抗Rs2の値を通常
の25Ωから2Ω程度に小さくしてもよい。送信時にの
み2Ω程度に小さくする手段は後述の図9で示している
が、スタブ抵抗Rs2に並列にオン抵抗2.2Ω程度のF
ETスイッチ31を設け、コントローラ3からのリー
ド、ライト信号でFETスイッチをオン、オフさせれば
よい。この場合は、リード時にオン、ライト時にオフさ
せればよい。
【0024】これらの動作の際、実際に信号を取り込ん
だり、送出するイネーブル状態のSDRAMは1個であ
る。バス線1,2の両端は、バス線の特性インピーダン
スとほぼ等しい終端抵抗Rttで終端され、VTTの電位
を有する終端電源に接続されている。メモリコントロー
ラ3とSDRAM7,8,9の出力回路の電源電圧は、
VDDQである。
【0025】ここで、本実施の形態では、終端電源電圧
VTTを電源電圧VDDQの値以上となるように設定し
てある点が従来例と相違する。即ち、終端電源電圧VT
Tと電源電圧VDDQを、VTT ≧ VDDQ、という
関係に設定した。この際、バスがハイインピーダンス状
態の時に、データ出力回路11を構成するPMOSトラ
ンジスタ20を介して流れる電流を防ぐために、PMO
Sトランジスタ20のスレッショルド電圧値に注意が必
要である。或いは、PMOSトランジスタ20の代わり
にNMOSトランジスタに置き換える必要がある。これ
については、後述する。
【0026】以下、VTT ≧ VDDQ、という関係に
設定した場合の入力回路の参照電圧Vrefの値と、信号
振幅について説明する。
【0027】図7は、図1に示した入力信号CLK,D
QのDCレベルを求めるための等価回路であり、(a)
は入力信号がロウレベルの場合、(b)はハイレベルの
場合である。図7において、PMOSトランジスタ20
とNMOSトランジスタ21は、メモリコントローラ3
の出力回路10の出力部である。また、コントローラ3
の入力回路12へのリードデータ信号DQとすれば、P
MOSトランジスタ20とNMOSトランジスタ21の
回路構成は、SDRAMの出力回路と見ることもでき
る。
【0028】ここで、電源電圧VDDQ=1.5V、終
端電源電圧VTT=1.5V、終端抵抗Rtt=50Ω、
スタブ抵抗Rs=25Ωとし、MOSトランジスタ2
0,21のオン抵抗Ron=25Ωとする。NMOSトラ
ンジスタ21がオンの場合、入力信号はロウレベルにな
り、その電位VLは1.0Vとなる。一方、PMOSト
ランジスタ20がオンの場合、入力信号はハイレベルに
なり、その電位VHは1.5Vとなる。従って、入力回
路の参照電圧Vrefは、ハイレベルの電位VHとロウレベ
ルの電位VLの真ん中の1.25Vとなる。これに対し
て、図4に示した従来例の場合には、電源電圧VDDQ
=1.5Vで、参照電圧Vref=0.75Vであったの
で、参照電圧Vrefの値を0.5V高くできている。ま
た、図5に示したHSTLインタフェースの場合と比べ
ても、参照電圧Vrefを0.35V高くできている。
【0029】このように、図7に示した実施の形態によ
れば、参照電圧Vrefの値を十分高くできているので、
図6に示したような高速な差動入力回路が使える信号伝
送回路を提供できる。
【0030】図8は、電源電圧VDDQ=1.5V、終
端電源電圧VTT=1.875Vの場合の等価回路であ
り、(a)は入力信号がロウレベルの場合、(b)はハ
イレベルの場合である。図8に示したように、ロウレベ
ルVL=1.25V、ハイレベルVH=1.75Vとな
る。従って、参照電圧Vref=1.5Vとなる。本実施
の形態によれば、参照電圧Vrefの値を十分高くできて
いるので、図6に示したような高速な差動入力回路が使
える信号伝送回路を提供できる。
【0031】また、参照電圧Vrefの値を電源電圧VD
DQの値と等しくなるように、終端電源電圧VTTを設
定しているので、電源数も必要以上に増やさなくて良い
利点がある。なお出力回路がハイインピーダンスの時
に、バス線1からPMOSトランジスタ20を介してV
DDQへ電流が流れるのを防ぐために、PMOSトラン
ジスタ20のスレッショルド電圧の絶対値を必要以上に
小さくしない方が良い。
【0032】図9は、図1に示した回路において送信側
のスタブ抵抗Rs1またはRs2(図9では、Rsで表す)の
値が低い場合の、入力信号のDC信号レベルを求めるた
めの等価回路である。ここでは、出力回路がハイインピ
ーダンスの時にPMOSトランジスタ20を流れる電流
を防ぐために、PMOSトランジスタ20の代わりにN
MOSトランジスタ30を用いている。同図(a)は、
スタブ抵抗Rsに並列にFETスイッチ31を接続して
おき、メモリコントローラ3からライトデータ信号DQ
を出す場合であり、スタブ抵抗Rs1に並列接続したFE
Tスイッチ31をオンした時の等価回路で、入力信号が
ロウレベルの場合である。同図(b)は、入力信号がハ
イレベルの場合である。また、図9(a),(b)をS
DRAMからリードデータ信号DQを出す場合であり、
スタブ抵抗Rs2に並列接続したFETスイッチ31をオ
ンした時の等価回路と見ることもできる。
【0033】FETスイッチ31のオン抵抗Ronを2.
2Ωとすると、送信側の合成スタブ抵抗値は2Ωとな
る。NMOSトランジスタ30,21は、メモリコント
ローラ3の出力回路10の出力部あるいは、SDRAM
の出力回路である。
【0034】ここで、電源電圧VDDQ=1.5V、終
端電源電圧VTT=2.19V、終端抵抗Rtt=50
Ω、NMOSトランジスタ21,30のオン抵抗Ron=
25Ωとする。NMOSトランジスタ21がオンでNM
OSトランジスタ30がオフの場合、入力信号はロウレ
ベルになり、その電位VLは1.14Vとなる。一方、
NMOSトランジスタ30がオンでNMOSトランジス
タ21がオフの場合、入力信号はハイレベルになり、そ
の電位VHは1.86Vとなる。従って、入力回路の参
照電圧Vrefは、ハイレベルの電位VHとロウレベルの電
位VLの真ん中の1.5Vとなる。
【0035】このように、図9に示した実施の形態によ
れば、参照電圧Vrefの値を十分高くできているので、
図6に示したような高速な差動入力回路が使える信号伝
送回路を提供できる。また、参照電圧Vrefの値を電源
電圧VDDQの値と等しくなるように、終端電源電圧V
TTを設定したので、電源数も必要以上に増やさなくて
良い利点がある。更に、図8に示した実施の形態の場合
と比べて、送信側のスタブ抵抗値を小さくしているの
で、論理振幅を0.22V大きくできている。
【0036】以上、本発明の好適な実施の形態について
説明したが、本発明は前記実施の形態例に限定されるこ
となく、本発明の精神を逸脱しない範囲内において種々
の設計変更をなし得ることは勿論である。
【0037】
【発明の効果】前述した実施の形態から明らかなよう
に、本発明によれば、SSTLバス構成において、終端
電源電圧VTTの値を、出力回路の電源電圧VDDQの
値以上に設定したので、入力回路の参照電圧Vrefの値
を大きくでき、NMOSトランジスタで入力信号を受け
る構成の高速な差動入力回路が使える信号伝送回路を実
現できる。
【0038】また、その際送信側のスタブ抵抗値を送信
時に小さくすることによって、入力信号の論理振幅を増
大させるができるので、入力回路のマージンも増大でき
る。
【図面の簡単な説明】
【図1】本発明の信号伝送回路の一実施形態を示すSS
TLバスを用いた伝送回路図である。
【図2】従来のSSTLバスを用いた信号伝送回路図で
ある。
【図3】従来のSSTLバスを用いた信号伝送回路の等
価回路図である。
【図4】従来のSSTLバスを用いた伝送回路の等価回
路図である。
【図5】従来のHSTLバスを用いた伝送回路の等価回
路図である。
【図6】従来のNMOSトランジスタで入力信号を受け
る差動入力回路の一例を示す回路図である。
【図7】本発明の半導体集積回路装置の一実施形態を示
すSSTLバスを用いた伝送回路の等価回路図である。
【図8】本発明の半導体集積回路装置の一実施形態を示
すSSTLバスを用いた伝送回路の等価回路図である。
【図9】本発明の半導体集積回路装置の一実施形態を示
すSSTLバスを用いた伝送回路の等価回路図である。
【符号の説明】
1…クロック信号CLKのバス線、2…データ信号DQ
のバス線、3…メモリコントローラ、4,5,6…DI
MM、7,8,9…SDRAM、10,11…出力回
路、12…入力回路、20…PMOSトランジスタ、2
1,30…NMOSトランジスタ、22,23…PMO
Sトランジスタ、24,25,26…NMOSトランジ
スタ、31…FETスイッチ。

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】SSTLバスを用いる信号伝送回路におい
    て、出力回路の電源電圧の値が2.5Vから1.5Vの
    時に、終端電源電圧の値を、出力回路の電源電圧の値以
    上に設定したことを特徴とする信号伝送回路。
  2. 【請求項2】SSTLバスを用いる信号伝送回路におい
    て、出力回路の電源電圧の値が2.5Vから1.5Vの
    時に、入力回路の参照電圧が出力回路の電源電圧に等し
    くなるように、終端電源電圧の値を設定したことを特徴
    とする信号伝送回路。
  3. 【請求項3】前記出力回路はNMOSトランジスタを直
    列接続したプッシュプル構成の出力回路であり、前記入
    力回路はNMOSトランジスタ受けの差動入力回路であ
    る請求項2記載の信号伝送回路。
  4. 【請求項4】SSTLバスを用いる信号伝送回路におい
    て、出力回路の電源電圧の値が2.5Vから1.5Vの
    時に、終端電源電圧の値を、出力回路の電源電圧の値以
    上に設定し、かつ、信号送出側のスタブ抵抗値を受信時
    より送信時に小さくするように構成したことを特徴とす
    る信号伝送回路。
  5. 【請求項5】信号送出側のスタブ抵抗値を受信時より送
    信時に小さくする前記構成は、メモリコントローラのリ
    ード、ライト信号によりゲートが制御されるFETスイ
    ッチをスタブ抵抗に並列に接続した構成である請求項4
    記載の信号伝送回路。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002007309A (ja) * 2000-05-08 2002-01-11 Samsung Electronics Co Ltd メモリインタフェースシステムおよびデータ処理システム
KR101062199B1 (ko) * 2005-04-15 2011-09-05 삼성전자주식회사 디지털집적회로를 인터페이스하는 회로장치
JP2015035159A (ja) * 2013-08-09 2015-02-19 ルネサスエレクトロニクス株式会社 電子装置

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* Cited by examiner, † Cited by third party
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