KR100740605B1

KR100740605B1 - 펄스 출력 회로, 그를 사용한 표시 장치의 구동 회로와표시 장치, 및 펄스 출력 방법

Info

Publication number: KR100740605B1
Application number: KR1020040101045A
Authority: KR
Inventors: 요코야마마코토; 와시오하지메; 무라카미유히치로; 효도켄지; 무로후시히로시
Original assignee: 샤프 가부시키가이샤
Priority date: 2003-12-04
Filing date: 2004-12-03
Publication date: 2007-07-18
Also published as: CN1680991A; JP2005192201A; TWI277043B; JP4149430B2; TW200530980A; US7786968B2; KR20050054464A; CN100454379C; US20050134352A1

Abstract

자단의 플립플롭의 출력 펄스를 지연용 인버터 회로에서 지연시켜 레벨 시프터의 입력단자에 입력한다. 차단의 플립플롭의 출력 펄스를, 자단의 플립플롭의 리세트 단자와, 레벨 시프터의 인에이블 단자에 입력한다. 그리고, 레벨 시프터는, 입력단자에 입력된 펄스의 시단을 시단으로 하고, 인에이블 단자에 입력된 펄스의 시단을 종단으로 하는 샘플링 펄스를 출력 단자로부터 출력한다. 이에 의해, 다른 출력 단자로부터 순차 펄스를 출력함에 있어, 각 펄스의 종단의 지연을 적게 할 수 있는 펄스 출력 회로, 상기 펄스 출력 회로를 사용한 표시 장치의 구동 회로, 표시 장치 및 펄스 출력 방법을 제공할 수 있다.

Description

펄스 출력 회로, 그를 사용한 표시 장치의 구동 회로와 표시 장치, 및 펄스 출력 방법{PULSE OUTPUT CIRCUIT, DRIVING CIRCUIT FOR DISPLAY DEVICE AND DISPLAY DEVICE USING THE PULSE OUTPUT CIRCUIT, AND PULSE OUTPUT METHOD}

도1은, 본 발명의 제1 실시 형태를 나타내는 것으로, 소스 드라이버의 구성을 나타내는 회로 블록도이다.

도2는, 도1의 소스 드라이버를 구비하는 액정 표시 장치의 구성을 나타내는 블록도이다.

도3은, 도1의 소스 드라이버에 구비되는 샘플링 펄스를 출력하는 레벨 시프터의 구성을 나타내는 회로 블록도이다.

도4는, 도1의 소스 드라이버의 동작을 나타내는 타이밍 차트이다.

도5는, 도3의 레벨 시프터에 구비되는 레벨 시프터의 구성을 나타내는 회로 블록도이다.

도6은, 도3의 레벨 시프터를, 도5의 레벨 시프터 대신 구비될 수 있는 레벨 시프터의 구성을 나타내는 회로 블록도이다.

도7은, 도3의 레벨 시프터 대신 구비될 수 있는 레벨 시프터의 구성을 나타내는 회로 블록도이다.

도8은, 본 발명의 제2 실시 형태를 나타내는 것으로, 소스 드라이버의 구성 을 나타내는 회로 블록도이다.

도9는, 본 발명의 제3 실시 형태를 나타내는 것으로, 소스 드라이버의 구성을 나타내는 회로 블록도이다.

도10은, 도9의 소스 드라이버에 구비되는 논오버랩 회로의 구성을 나타내는 회로 블록도이다.

도11은, 도9의 소스 드라이버의 동작을 나타내는 타이밍 차트이다.

도12는, 도10의 논오버랩 회로 대신 구비될 수 있는 레벨 시프터의 구성을 나타내는 회로 블록도이다.

도13은, 본 발명의 제4 실시 형태를 나타내는 것으로, 소스 드라이버의 구성을 나타내는 회로 블록도이다.

도14는, 도13의 소스 드라이버의 동작을 나타내는 타이밍 차트이다.

도15는, 본 발명의 제5 실시 형태를 나타내는 것으로, 소스 드라이버의 구성을 나타내는 회로 블록도이다.

도16은, 도15의 소스 드라이버의 플립플롭의 출력 신호를 나타내는 타이밍 차트이다.

도17은, 도16의 소스 드라이버의 동작을 나타내는 타이밍 차트이다.

도18은, 본 발명의 제6 실시 형태를 나타내는 것으로, 소스 드라이버의 구성을 나타내는 회로 블록도이다.

도19는, 도18의 소스 드라이버의 동작을 나타내는 타이밍 차트이다.

도20은, 본 발명의 제7 실시 형태를 나타내는 것으로, 소스 드라이버의 구성 을 나타내는 회로 블록도이다.

도21은, 도20의 소스 드라이버의 동작을 나타내는 타이밍 차트이다.

도22는, 종래의 소스 드라이버의 구성을 나타내는 회로 블록도이다.

도23은, 도22의 소스 드라이버의 플립플롭의 출력 신호를 나타내는 타이밍 차트이다.

도24는, 도22의 소스 드라이버에 구비되는 지연 회로의 구성을 나타내는 회로 블록도이다.

도25는, 도22의 소스 드라이버의 동작을 나타내는 타이밍 차트이다.

도26은, 본 발명의 제8 실시 형태를 나타내는 것으로, 소스 드라이버의 구성을 나타내는 회로 블록도이다.

도27은, 도26의 소스 드라이버의 동작을 나타내는 타이밍 차트이다.

도28은, 도18의 소스 드라이버를 제8의 실시 형태를 설명하기 위해 부호를 추가하여 나타낸 회로 블록도이다.

도29는, 도28의 소스 드라이버의 2개의 클록 신호의 위상이 서로 어긋나 있는 경우의 동작을 나타내는 타이밍 차트이다.

도30은, 도1에 나타내는 소스 드라이버의 플립플롭의 출력 신호를 나타내는 타이밍 차트이다.

도31은, 종래 기술을 나타내는 것으로, 도22에 나타낸 소스 드라이버를 구비하는 액정 표시 장치의 구성을 나타내는 블록도이다.

본 발명은 액정 표시 장치 등의 표시 장치에 있어서의 데이터 공급용의 신호에 관한 것이다.

IC로부터 공급되는 로직계 입력 신호는 저소비 전류화에 따라, 저전압화가 진행되어 3.3V 또는 5V로 수렴되지만, 패널상의 드라이브 회로의 동작 전압 및 액정에의 인가전압을 각각 현행의 8V, 12V정도 보다 저전력화 하는 것은 프로세스, 재료의 향상에 의존하는 것을 고려하면 곤란하며, 현재 상황으로는 IC로부터의 입력 신호에 대하여 레벨 시프트 하는 것을 피할 수 없다. 따라서, 패널상의 로직 회로 및 액정 구동 회로부를 동작하려면, 전원 전압의 레벨 변환 회로 블록을 내장할 지, 또는 드라이버 IC에서 전압 변환된 신호로 구동할 지의 형태를 취할 필요가 있다. 전자에 있어서는, 패널상에 레벨 시프터 회로를 동작시키기 때문에, 관통 전류를 극력 저감하도록 배려한 저소비 전류 대책을 우선적으로 회로내에 조입해야 하고, 그에 따라 Tr수가 많아져 필연적으로 그 회로에 있어서의 내부 지연 시간이 문제로 된다. 상기, 패널상에 레벨 시프터 회로를 구비한 액정 표시 장치에 대해 이하에 설명한다.

우선, 도31과 같은 구성의 표시 패널(501)을 갖는 액정 표시 장치를 예로 든다. 이 표시 패널(501)은 게이트 버스 라인 GL…과 RGB에 대응한 소스 버스 라인 SL…의 각 교차점에 화소를 구비하고 있고, 게이트 드라이버(502)에 의해 선택된 게이트 버스 라인 GL의 화소에, 소스 드라이버(503)에 의해 소스 버스 라인 SL을 통해 비디오 신호를 기입함으로써 표시를 행한다. 또한, 각 화소는 액정 용량, 보조 용량, 소스 버스 라인 SL로부터의 비디오 신호 취입용의 TFT를 구비하고 있고, 각 보조 용량의 일단 측은 보조 용량 라인 Cs-Line에서 서로 접속되어 있다.

표시 패널(501)에는, 샘플링 회로 블록(501a)이 제공되어 있고, 샘플링 회로 블록(501a)은, 소스 버스 라인 SL마다 제공된 비디오 신호의 샘플링을 행하는 아날로그 스위치 ASW와, 그의 제어 신호 처리 회로(샘플링 버퍼 등)로 구성되어 있다. 소스 드라이버(503)는 연속하는 RGB의 소스 버스 라인 SL…를 1조로 하여 샘플링 스위치 ASW의 ON/OFF를 지시하는 신호(샘플링 펄스)를 각 조마다 출력한다. 비디오 신호 전송 라인은 RGB의 각각에 제공되어 있고, 샘플링은 RGB에 병행하여 독립된 샘플링 스위치 ASW로부터 취입되지만, 여기에서는 편의상, 공통적인 하나의 비디오 신호 전송 라인으로부터 RGB용의 샘플링 스위치 ASW로 취입되도록 한 형태로 도시하고 있다. 또한, 샘플링 스위치 ASW의 제어 신호인 샘플링 펄스는, 도시한 바와 같이 각 조마다 RGB에 공통으로 해도 좋고, 독립적으로 해도 좋다.

1수평 기간에는, 예컨대 R의 소스 버스 라인 SL…을 예로 들면, 순차적으로 비디오 신호를 기입하기 위해 R의 소스 버스 라인 SL에 접속되어 있는 아날로그 스위치를 ASW(R1), …, ASW(Ri-1), ASW(Ri), ASW(Ri+1), …과 같은 순서로 샘플링 펄스에 의해 ON으로 하고, 외부에서 입력되는 비디오 신호 DATA를 이 순서로 소스 버스 라인 SL에 취입하고 있다.

이와 같이 아날로그 스위치 ASW에 1, …, i-1, i, i+1, …의 순서로 샘플링 신호를 출력하는 소스 드라이버(503)의 구성 예를 도22에 나타낸다.

종래, 풀 모놀리식 패널에 있어서의 소스 드라이버는, 이 도면에 나타낸 바와 같이 각 소스 버스 라인 SL마다 아날로그 스위치 ASW의 샘플링 펄스를 발생하기 위해, 시프트 레지스터와, 그를 구동하기 위해 전원 전압 변환을 행하는 레벨 시프터가 배치되어 있다. 시프트 레지스터는 도면에, SR-FF으로 표시되는 복수의 세트 리세트 플립플롭이 종속 접속된 것이지만, 인접하는 세트 리세트 플립플롭들 간에, 도면에 LS로 표시된 레벨 시프터가 삽입되어 있다. 동 도면은 i, i+1, i+2번째의 조에 대응한 구성만을 나타내고 있고, 각 조마다 하나의 각 세트 리세트 플립플롭과 하나의 레벨 시프터가 조합된 구성으로 되어 있다. 이 후, i번째의 세트 리세트 플립플롭을 플립플롭 FF(i), i번째의 레벨 시프터를 LS(i)로 표기한다.

각 레벨 시프터 LS는 인에이블 단자 ENA에 액티브 신호가 입력되어 있을 때 전원전압 변환동작을 행하고, 입력단자 CKㆍCKB에 클록 신호 SCKㆍSCKB가 입력된다. 클록 신호 SCK와 클록 신호 SCKB는 위상이 서로 반전하고 있다. 출력 단자 OUTB는 같은 조의 플립플롭 FF의 반전 세트 입력단자 SB에 접속되어 있다. 인에이블 단자 ENA는 전단의 플립플롭 FF의 출력 단자 Q에 접속되어 있다. 입력단자 CKㆍCKB에는, 홀수 번째의 조와 짝수 번째의 조에서 클록 신호 SCKㆍSCKB 중 입력되는 것이 교체되도록 되어 있다. 여기에서는, 레벨 시프터 LS(i)의 입력단자 CK에 클록 신호 SCK가, 입력단자 CKB에 클록 신호 SCKB가 각각 입력되는 예가 도시되어 있다. 플립플롭 FF의 리세트 단자 R은 차단의 플립플롭 FF의 출력 단자 Q와 접속되어 있다.

여기까지의 구성에서, 클록 신호 SCK와, 플립플롭 FF의 출력 신호의 관계에 대해 도23을 사용하여 설명한다. 이하에서는 플립플롭 FF(i)의 출력 단자 Q로부터의 출력을 출력 신호 Q(i)로 칭한다.

LS(i)의 인에이블 단자 ENA에 액티브 신호인 하이 레벨이 입력되어 있을 때, 클록 신호 SCK가 로우 레벨로부터 하이 레벨로 상승하고, 클록 신호 SCKB가 하이 레벨로부터 로우 레벨로 하강하면, 클록 신호 SCK가 전압 변환되어 위상이 반전된 신호가 출력 단자 OUTB로부터 출력된다. 이 출력 신호는 플립플롭 FF(i)의 반전 세트 입력단자 SB에 입력되고, 그 반전 신호인 하이 레벨이 출력 신호 Q(i)로서 출력 단자 Q로부터 출력된다. 이 때, 레벨 시프터 LS(i+1)은 하이 레벨을 출력 단자 OUTB로부터 출력하기 때문에, 플립플롭 FF(i+1)의 출력 신호 Q(i+1)은 로우 레벨로 되고, 플립플롭 FF(i)의 리세트 단자 R에 로우 레벨이 입력된다.

다음에, 클록 신호 SCK가 하이 레벨로부터 로우 레벨로 하강하고, 클록 신호 SCKB가 로우 레벨로부터 하이 레벨로 상승하면, 레벨 시프터 LS(i+1)은 출력 단자 OUTB로부터 로우 레벨을 출력하여 플립플롭 FF(i+1)의 출력 신호 Q(i+1)은 하이 레벨로 된다. 이에 의해, 플립플롭 FF(i)의 리세트 단자 R에 하이 레벨이 입력되어 출력 신호 Q(i)는 하이 레벨로부터 로우 레벨로 하강한다. 마찬가지로, 플립플롭 FF(i+1)의 리세트 단자 R에 플립플롭 FF(i+2)의 출력 단자 Q로부터 하이 레벨의 출력 신호 Q(i+2)가 입력될 때 까지, 출력 신호 Q(i+1)은 하이 레벨을 유지한다.

또한, 출력 신호 Q(i+1)이 하이 레벨인 동안에 클록 신호 SCK가 로우 레벨로부터 하이 레벨로 상승하고, 클록 신호 SCKB가 하이 레벨로부터 로우 레벨로 하강하면, 레벨 시프터 LS(i+2)의 출력 단자 OUTB로부터 로우 레벨이 출력되고, 플립플 롭 FF(i+2)의 출력 신호 Q(i+2)는 하이 레벨로 된다.

이와 같이 하여, 도23에 나타낸 바와 같이, 하이 레벨의 출력 신호 Q(i), Q(i+1), Q(i+2)인 출력 펄스가 순차적으로, 시계열로 출력된다. 즉, 어느 게이트 버스 라인 GL이 선택되어 있는 1수평 기간에 있어서, 하이 레벨의 출력 신호 Q(1), …, Q(i), Q(i+1), Q(i+2), …와 같은 출력 펄스의 순차 출력이, RGB의 각각에 대해 병행하여 행해진다.

그러나, 동 도면에 나타낸 바와 같이, 출력 신호 Q(i)의 상승은, 클록 신호 SCK의 상승에 대해 레벨 시프터 LS의 회로 내부 지연 시간과 플립플롭 FF의 회로 내부 지연 시간의 합의 지연 시간 Ta만큼 지연된다. 또한, 출력 신호 Q(i)의 하강은, 출력 신호 Q(i+1)의 상승부터 플립플롭 FF의 회로 내부 지연 시간 Tb만큼, 즉, 클록 신호 SCK의 하강에 대해 Ta+Tb만큼 지연된다. 따라서, 출력 신호 Q(i)의 하강 부분과 출력 신호 Q(i+1)의 상승 부분에 하이 레벨의 중첩 기간이 생긴다. 이와 같이 인접하는 출력 펄스들이 상기 지연 시간에 의해 겹쳐지게 된다.

전술한 바와 같이, 상기 출력 펄스는 비디오 신호 DATA의 샘플링에 사용되기 때문에, 중복이 생기면, 전단의 소스 버스 라인 및 화소에의 비디오 신호 DATA의 기입 기간, 즉 충전 기간임에도 불구하고 그 기입 기간중에 차단의 소스 버스 라인 및 화소에의 비디오 신호 DATA가 공급 개시되게 된다. 따라서, 그 기간은 차단의 소스 버스 라인 및 화소에의 기입 데이터를 기입하게 되어, 화소에의 기입이 정상적으로 행해지지 않아 고스트 등의 표시 불량의 원인으로 될 수 있다.

그래서, 종래는, 예컨대, 특허 문헌1(일본 공개특허공보 특개평11-272226호; 공개일:1999년 10월 8일)에 개시된 바와 같이, 도22에 나타낸 바와 같이, 출력 신호 Q(1), …, Q(i), Q(i+1), Q(i+2), …의 출력 펄스를 지연시키는 지연 회로(delay)를 출력부에 넣음으로써, 출력 펄스의 상승을 고의적으로 지연시켜, 중첩을 방지하는 형식을 취하고 있다. 지연 회로(delay)는, 도24에 나타낸 바와 같이, 출력 신호 Q(i)를 복수개의 인버터를 통한 신호와, 출력 신호 Q(i)를 입력으로 하는 NAND회로에 의해 출력 펄스의 상승을 지연시키는 것이다. 이 지연 회로(delay)를 사용함으로써, 도25의 SMP의 신호 파형으로 나타낸 바와 같이, 샘플링 펄스의 상승이 출력 펄스의 상승보다도 지연된다.

지연 회로(delay)의 다음에는, 샘플링 회로 블록(1a)의 아날로그 스위치 ASW의 동작 전압에 맞추어 전원 전압 레벨을 변환하는 레벨 시프터가 제공되어 있다. 도22에서는 이 레벨 시프터로서, 트랜지스터 6개 구성의 전압 구동형 레벨 시프터인 레벨 시프터 LS-6Tr이 제공되어 있고, 이 레벨 시프터 LS-6Tr의 출력 신호를 샘플링 펄스 SMP로 하고 있다. 샘플링 펄스 SMP(i)는 출력 신호 Q(i)의 출력 펄스로부터 생성된 것이다.

따라서, 도25의 샘플링 펄스의 상승은, 출력 펄스의 상승보다도, 지연 회로(delay)에서의 지연 시간+레벨 시프터 LS-6Tr에서의 지연 시간인 지연 시간 Td-rise 만큼 지연된다. 또한, 샘플링 펄스의 하강은, 출력 펄스의 하강보다도, 레벨 시프터 LS-6Tr에서의 지연 시간 Td-fall만큼 지연된다.

또한, 특허문헌2(일본 공개특허공보 특개평 5-216441호 공보; 공개일:1993년 08월 27일), 특허문헌3(일본 공개특허공보 특개평 5-241536호; 공개일:1993년 09월 21일) 및 특허문헌4(일본 공개특허공보 특개평 9-212133호; 공개일:1997년 08월 15일)에도, 후발 샘플링 펄스를 선발 샘플링 펄스의 하강보다도 지연시켜 상승시키는 것이 기재되어 있다.

이와 같이 종래는 샘플링 펄스의 상승을 지연시킴으로써 소스 버스 라인이나 화소에의 충전을 흩어지게 하는 샘플링 펄스끼리의 중복이 발생하는 것을 피하도록 하고 있다. 그러나, 표시 패널의 고정세화가 진행되면, 1프레임에 상당하는 시간은 거의 동등 그대로이고, 게이트 버스 라인수 및 소스 버스 라인수가 증가하게 된다. 그 때문에, 1소스 버스 라인의 충전으로 사용되는 시간은 전체적으로 짧아지는 경향으로 되고, 게이트 드라이버 및 소스 드라이버에 사용되고 있는 시프트 레지스터는 고주파 구동이 요구된다.

도25에 나타낸 바와 같이, 샘플링 펄스의 하강은, 비디오 신호 DATA의 데이터 입력 유효 시간 내에 행해져야 한다. 따라서, 예를 들면, 샘플링 펄스의 하강의 지연이 없는 경우에 비디오 신호의 공급 기간의 한가운데에서 샘플링이 종료하도록 규정하여 두면, 정상적으로 샘플링이 행해지기 위해서는, 상기 지연의 불균일이 비디오 신호의 공급 기간의 후반 부분으로 수렴되도록 할 필요가 있다. 고주파로 될수록 이 지연 허용 기간이 짧아지지만, 고주파 구동으로 되어도 소스 드라이버에서의 신호의 내부 지연은 변하지 않는다. 이 결과, 샘플링 펄스의 상승이 지연되어도 고주파 구동에 있어의 비디오 신호의 절환 타이밍이 변하지 않으면, 샘플링 펄스가 하강이 차단의 비디오 신호의 공급 기간과 겹치기 쉽다. 특히, 전술한 레벨 시프터 LS-6Tr은, 전원 전압 레벨을 변환할 필요로 인해 일반적으로 잘 사용되지만, 이 레 벨 시프터 LS-6Tr의 지연 시간 Td-fall은 비교적 크다. 따라서, 샘플링 펄스의 하강의 전체적인 지연이 커지고, 그만큼 차단의 비디오 신호의 공급 기간과 겹쳐지기 쉬워진다.

비디오 신호 DATA의 샘플링 시간이 데이터 입력 유효 시간보다 짧으면 정상적인 기입이 행해지고, 비디오 신호 DATA의 샘플링 시간이 데이터 입력 유효 시간보다 길면, 위상의 어긋남, 충전 부족 등의 기입 불량이 발생한다. 따라서, 도25에 나타낸 바와 같이, 샘플링 펄스의 하강 타이밍과 데이터 입력 유효 시간의 종료 타이밍의 차로 표시되는 샘플링 마진을 갖고 있는 것이 정상적인 기입에 있어서 중요하게 된다. 또한, 자단(自段)의 샘플링 펄스의 하강 타이밍과, 차단(次段)의 샘플링 펄스의 상승 타이밍의 차로 표시되는 샘플링 펄스간 여유가 존재하는 것도 중요하다. 차단의 샘플링 펄스의 상승이 자단의 샘플링 펄스의 하강 타이밍까지 행해지면, 자단의 기입 불량으로 되는 일이 있다.

그 위에, 화소수가 증가함에 따라 부하가 커지는 경향이 있다. 따라서, 소스 버스 라인의 충전 조건이 엄격해지고, 소스 버스 라인의 충전 시간을 단축하는 것은 대단히 곤란하다. 즉, 상기 예로 말하면, 상기 지연의 불균일이 있어 지연량이 적은 것도 있는 것을 상정하면, 비디오 신호의 공급 기간의 한가운데보다 앞에서 샘플링 펄스를 하강시키는 것은 곤란하다.

이에 따라, 샘플링 펄스가 하강의 지연의 불균일이 적고, 따라서, 샘플링 펄스의 하강의 지연 자체를 적게 하여야 한다.

이상과 같은 배경에 의해 고주파 구동에 대응한 회로 설계를 행하려면, 회로 적으로 내부 지연 시간을 경감하고, 충전 시간을 유지하는 것이 필요 불가결하게 된다.

본 발명의 목적은, 다른 출력 단자로부터 순차 펄스를 출력함에 따라, 각 펄스의 종단의 지연을 적게 할 수 있는 펄스 출력 회로, 상기 펄스 출력 회로를 사용한 표시 장치의 구동 회로, 표시 장치 및 펄스 출력 방법을 제공하는 것에 있다.

본 발명의 펄스 출력 회로는, 상기 목적을 달성하기 위해, 다른 출력 단자로부터 순차 펄스를 출력하는 펄스 출력 회로에 있어서, 상기 출력 단자로부터 출력되는 펄스의 원 펄스로서 제1 펄스를 생성하고, 상기 제1 펄스의 적어도 종단부터 소정 기간 전까지의 레벨을 펄스 레벨의 반전 레벨로 변화시키도록 상기 제1 펄스의 파형 변형을 행하도록 한 다음에 펄스 레벨을 소정의 레벨 및 극성으로 한 제2 펄스를 생성하고, 상기 제2 펄스를 상기 출력 단자로부터 출력하는 구성이다.

이에 따라, 다른 출력 단자로부터 순차 펄스를 출력함에 따라, 제1 펄스의 종단보다 전에 종단하는 제2 펄스를 출력하기 때문에, 각 펄스의 종단의 지연을 적게 할 수 있는 효과를 제공한다.

본 발명의 표시 장치의 구동 회로는, 상기 목적을 달성하기 위해, 상기 펄스 출력 회로를 구비하고, 상기 제2 펄스를 표시 장치의 비디오 신호의 샘플링 펄스로서 출력하는 구성이다.

이에 따라, 다른 출력 단자로부터 순차적으로 샘플링 펄스를 출력함에 따라, 각 샘플링 펄스의 종단의 지연을 적게 할 수 있고, 비디오 신호를 정상적으로 샘 플링 할 수 있는 효과를 제공한다.

본 발명의 표시 장치는, 상기 목적을 달성하기 위해, 상기 표시 장치의 구동 회로를 구비하고 있는 구성이다.

이에 따라, 비디오 신호가 정상적으로 샘플링된 양호한 표시를 행할 수 있는 효과를 제공한다.

본 발명의 펄스 출력 방법은, 상기 목적을 달성하기 위해, 다른 출력 단자로부터 순차 펄스를 출력하는 펄스 출력 방법으로, 상기 출력 단자로부터 출력되는 펄스의 원 펄스로 제1 펄스를 생성하고, 상기 제1 펄스의 적어도 종단부터 소정 기간 전까지의 레벨을 펄스 레벨의 반전 레벨로 변화시키도록 상기 제1 펄스의 파형 변형을 행하도록 한 다음에 펄스 레벨을 소정의 레벨 및 극성으로 한 제2 펄스를 생성하고, 상기 제2 펄스를 상기 출력 단자로부터 출력하는 구성이다.

이에 따라, 다른 출력 단자로부터 순차 펄스를 출력함에 있어, 제1 펄스의 종단보다 전에 종단하는 제2 펄스를 출력하기 때문에, 각 펄스의 종단의 지연을 적게 할 수 있는 효과를 제공한다.

본 발명의 다른 목적, 특징 및 우수한 점은, 이하의 기재에 의해 충분히 이해될 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음 설명으로부터 명백하게 될 것이다.

〔실시 형태 1〕

본 발명의 1 실시 형태에 대해 도1 내지 도7에 기초하여 설명하면 이하와 같 다. 도2에, 본 실시 형태에 관한 표시 장치인 액정 표시 장치에 구비되는 표시 패널(1) 및 그 주변의 구성을 나타낸다. 이 표시 패널(1)은 게이트 버스 라인 GL…과 RGB에 대응한 소스 버스 라인 SL…과의 각 교차점에 화소를 구비하고 있고, 게이트 드라이버(2)에 의해 선택된 게이트 버스 라인 GL의 화소에, 소스 드라이버에 의해 소스 버스 라인 SL을 통해 비디오 신호를 기입함으로써 표시를 행한다. 또한, 각 화소는 액정 용량, 보조 용량, 소스 버스 라인 SL로부터의 비디오 신호 취입용의 TFT를 구비하고 있고, 각 보조 용량의 일단측은 보조 용량 라인 Cs-Line에서 서로 접속되어 있다.

표시 패널(1)에는, 샘플링 회로 블록(1a)이 제공되어 있고, 샘플링 회로 블록(1a)은, 소스 버스 라인 SL마다 제공된 비디오 신호의 샘플링을 행하는 아날로그 스위치 ASW와, 그 제어 신호 처리 회로(샘플링 버퍼 등)로 구성되어 있다. 소스 드라이버(3)는 연속하는 RGB의 소스 버스 라인 SL…를 1조로 하여 샘플링 스위치 ASW의 ON/OFF를 지시하는 신호(샘플링 펄스)를 각 조마다 출력한다. 비디오 신호 전송 라인은 RGB의 각각에 제공되어 있고, 샘플링은 RGB에 병행하여 독립한 샘플링 스위치 ASW로부터 취입하지만, 여기에서는 편의상, 공통된 하나의 비디오 신호 전송 라인으로부터 RGB용의 샘플링 스위치 ASW로 취입하도록 한 형태로 도시하고 있다. 또한, 샘플링 스위치 ASW의 제어 신호인 샘플링 펄스는, 도시하고 있는 바와 같이 각 조마다 RGB에 공통으로 해도 좋고, 독립적으로 해도 좋다.

1수평 기간에는, 예컨대 R의 소스 버스 라인 SL…을 예로 들면, 순차적으로 비디오 신호를 기입하기 위해 R의 소스 버스 라인 SL에 접속되어 있는 아날로그 스위치를 ASW(R1), …, ASW(Ri-1), ASW(Ri), ASW(Ri+1), …과 같은 순서로 샘플링 펄스에 의해 ON으로 하고, 외부에서 입력되는 비디오 신호 DATA를 이 순서로 소스 버스 라인 SL에 취입한다.

이와 같이, 소스 드라이버(3)는, 아날로그 스위치 ASW에 1, …, i-1, i, i+1, …의 순서로 샘플링 신호를 출력하고 있다.

상기 소스 드라이버(펄스 출력 회로, 표시 장치의 구동 회로)(3)의 구성을 도1에 나타낸다. 도1에는 i, i+1, i+2번째의 조에 대응한 구성만을 나타내고 있다. 소스 드라이버(3)는, 각 소스 버스 라인 SL마다 아날로그 스위치 ASW의 샘플링 펄스를 발생하기 위해, 시프트 레지스터 SFT와, 그를 구동하기 위해 전원 전압 변환을 행하는 레벨 시프터 LS …를 구비하고 있다.

상기 시프트 레지스터 SFT는, 도면에 SR-FF로 표시되는 복수의 세트 리세트 플립플롭이 종속 접속된 것이지만, 인접하는 세트 리세트 플립플롭끼리의 사이에, 도면에 LS로 표시되는 레벨 시프터가 삽입되어 있다. 동 도면은 i, i+1, i+2번째의 조에 대응한 구성만을 나타내고 있고, 각 조마다 하나의 각 세트ㆍ리세트 플립플롭과 하나의 레벨 시프터가 조합된 구성으로 되어 있다. 이 후, i번째의 세트 리세트 플립플롭을 플립플롭 FF(i), i번째의 레벨 시프터를 LS(i)로 표기한다.

각 레벨 시프터 LS는, 인에이블 단자 ENA에 액티브 신호가 입력되어 있을 때 전원 전압 변환 동작을 행하고, 입력단자 CKㆍCKB에 클록 신호 SCKㆍSCKB가 입력된다. 클록 신호 SCK와 클록 신호 SCKB는 위상이 서로 반전하고 있다. 여기에서, 상기 전원 전압 변환 동작이란, '입력신호를 생성한 회로와는 상이한 전원전압을 사 용하여 동작하여, 입력신호를 레벨시프트'하는 것으로, 각 레벨 시프터 LS는, 클록신호 SCKㆍSCKB를 생성한 회로(도시하지 않음)의 전원전압과는 다른 레벨의 전원전압을 공급받아 동작함으로써, 인에이블 단자 ENA에 액티브 신호가 입력되고 있을 때, 입력단자 CKㆍCKB에 입력된 신호를, 레벨 변환하여 출력할 수 있다. 또한, 본 실시 형태에서는, 입력신호의 반전도 행하고 있다. 출력 단자 OUTB는 같은 조의 플립플롭 FF의 반전 세트 입력단자 SB에 접속되어 있다. 인에이블 단자 ENA는 전단의 플립플롭 FF의 출력 단자 Q에 접속되어 있다. 입력단자 CKㆍCKB에는, 홀수 번째의 조와 짝수 번째의 조에서 클록 신호 SCKㆍSCKB 중의 입력되는 것이 교체하도록 되어 있다. 여기에서는, 레벨 시프터 LS(i)의 입력단자 CK에 클록 신호 SCK가, 입력단자 CKB에 클록 신호 SCKB가 각각 입력되는 예가 도시되어 있다. 플립플롭 FF의 리세트 단자 R은 차단의 플립플롭 FF의 출력 단자 Q와 접속되어 있다.

여기까지의 구성에서, 클록 신호 SCK와, 플립플롭 FF의 출력 신호의 관계에 대해 도30을 사용하여 설명한다. 이하에서는 플립플롭 FF(i)의 출력 단자 Q로부터의 출력을 출력 신호 Q(i)로 칭한다.

이어서, 클록 신호 SCK가 하이 레벨로부터 로우 레벨로 하강하고, 클록 신호 SCKB가 로우 레벨로부터 하이 레벨로 상승하면, 레벨 시프터 LS(i+1)은 출력 단자 OUTB로부터 로우 레벨을 출력하여 플립플롭 FF(i+1)의 출력 신호 Q(i+1)은 하이 레벨로 된다. 이에 의해, 플립플롭 FF(i)의 리세트 단자 R에 하이 레벨이 입력되어 출력 신호 Q(i)는 하이 레벨로부터 로우 레벨로 하강한다. 마찬가지로, 플립플롭 FF(i+1)의 리세트 단자 R에 플립플롭 FF(i+2)의 출력 단자 Q로부터 하이 레벨의 출력 신호 Q(i+2)가 입력될 때 까지, 출력 신호 Q(i+1)은 하이 레벨을 유지한다.

또한, 출력 신호 Q(i+1)이 하이 레벨인 동안에 클록 신호 SCK가 로우 레벨로부터 하이 레벨로 상승하고, 클록 신호 SCKB가 하이 레벨로부터 로우 레벨로 하강하면, 레벨 시프터 LS(i+2)의 출력 단자 OUTB로부터 로우 레벨이 출력되고, 플립플롭 FF(i+2)의 출력 신호 Q(i+2)는 하이 레벨로 된다.

이와 같이 하여, 도30에 나타낸 바와 같이 하이 레벨의 출력 신호 Q(i), Q(i+1), Q(i+2)인 출력 펄스가 순차, 시계열로 출력된다. 즉, 어느 게이트 버스 라인 GL이 선택되어 있는 1수평 기간에 있어서, 하이 레벨의 출력 신호 Q(1), …, Q(i), Q(i+1), Q(i+2), …라고 하는 출력 펄스의 순차 출력이, RGB의 각각에 대해 병행하여 행해진다.

또한, 본 실시 형태에 관한 소스 드라이버(3)는, 상기 레벨 시프터와 시프트 레지스터 SFT 외에, 지연용 인버터 회로(3a)와 레벨 시프터(3b)를 각 조에 구비하 고 있다. 지연용 인버터 회로(3a)는, 인버터의 4단 종속 접속 회로이고, 그 입력단자는, 상기 시프트 레지스터 SFT를 구성하는 플립플롭 FF … 중, 지연용 인버터 회로(3a)와 같은 조의 플립플롭 FF의 출력 단자 Q에 접속되어 있다. 또한, 출력 단자는 레벨 시프터(3b)의 입력단자 IN에 접속되어 있다. 레벨 시프터(3b)는 인에이블 단자 EN을 구비하고 있고, 레벨 시프터(3b)의 인에이블 단자 EN은, 상기 레벨 시프터(3b)와 같은 조의 플립플롭 FF의 차단의 플립플롭 FF의 출력 단자 Q와, 자단의 플립플롭 FF의 리세트 단자 R에 접속되어 있다. 레벨 시프터(3b)는 입력단자 IN에 입력된 펄스로부터 샘플링 회로 블록(1a)의 동작용 펄스인 샘플링 펄스를 생성하고, 출력 단자 OUTB로부터 출력한다. 샘플링 펄스는, 각 조마다 다른 출력 단자 OUTB로부터 순차 출력된다.

도3에, 레벨 시프터(3b)의 구성을 나타낸다. 레벨 시프터(3b)는, 레벨 시프터 LS-6Tr, 인버터(4), 아날로그 스위치(5), n형의 TFT(6), p형의 TFT(7)을 구비하고 있다.

레벨 시프터 LS-6Tr은, 도5에 나타낸, 트랜지스터 6개 구성의 전압 구동형 레벨 시프터이다. 구성은 후술한다. 레벨 시프터 LS-6Tr의 입력단자 IN은 아날로그 스위치(5)를 통해 레벨 시프터(3b)의 입력단자 IN에 접속되어 있다. 인에이블 단자 EN은 인버터(4)의 입력단자에게 접속되어 있는 동시에, 아날로그 스위치(5)의 p형 TFT의 게이트, 또한, TFT(6)의 게이트에 접속되어 있다. 인버터(4)의 출력 단자는 아날로그 스위치(5)의 n형 TFT의 게이트에 접속되어 있는 동시에, TFT(7)의 게이트에 접속되어 있다. 또 TFT(6)의 드레인은 레벨 시프터 LS-6Tr의 입력단자 IN에 접 속되어 있다. TFT(6)의 소스는 전원 Vss에 접속되어 있다. TFT(7)의 소스는 전원 Vdd에 접속되어 있고, TFT(7)의 드레인은 레벨 시프터 LS-6Tr의 출력 단자 OUTB에 접속되어 있다. 레벨 시프터 LS-6Tr의 출력 단자 OUTB는 레벨 시프터(3b)의 출력 단자로 되어 있다. 레벨 시프터 LS-6Tr의 하이 레벨 전원 단자 V-h는 전원 Vdd에 접속되고, 레벨 시프터 LS-6Tr의 로우 레벨 전원 단자 V-l은 전원 Vssd에 접속되어 있다. 레벨 시프터 LS-6Tr은 자신의 입력단자 IN에 입력되는 펄스를 로우 레벨측을 전원 Vssd의 레벨로 하고, 하이 레벨측을 전원 Vdd로 하고, 반전되어 출력 단자 OUTB로부터 출력한다.

레벨 시프터(3b)로부터 출력된 펄스가 샘플링 펄스로서 샘플링 회로 블록(1a)에 입력된다. 샘플링 회로 블록(1a)에서는 아날로그 스위치 ASW의 제어 신호 처리 회로인 인버터를 소정 수 통하여, 아날로그 스위치 ASW의 p형 TFT 및 n형 TFT의 각 게이트에 샘플링 신호를 입력한다. 동 도면의 각 아날로그 스위치 ASW는, RGB의 각 아날로그 스위치를 대표하여 하나만 도시하고 있다.

이에 의한 소스 드라이버의 동작 신호를 도4에 나타낸다. 레벨 시프터 LS와 플립플롭 FF에 의한 내부 지연에 의해, 동 도면에 나타낸 출력 신호 Q(i)와 같이 상승이 클록 신호 SCK의 상승보다 상기 내부 지연의 지연 시간 Ta만큼 지연된 플립플롭 FF의 출력 펄스가 얻어진다. 이를, 레벨 시프터 LS-6Tr의 출력 단자 OUTB로부터 출력되는 펄스의 원 펄스로서의 제1 펄스로 한다.

플립플롭 FF의 출력 펄스는 지연용 인버터 회로(3a)에 입력되고, 동도면의 IN에 나타낸 바와 같이 지연되어 출력되고, 레벨 시프터(3b)의 입력단자 IN에 입력 된다. 한편, 동 도면에 출력 신호 Q(i+1)의 신호 파형으로 나타낸 바와 같이 차단의 플립플롭 FF로부터 출력 펄스가 출력될 때까지는, 도3의 TFT(6)의 게이트에 로우 레벨이 입력되는 동시에, TFT(7)의 게이트에 하이 레벨이 입력되므로, TFT(6ㆍ7)은 OFF이다. 그리고, 아날로그 스위치(5)가 ON 된다. 따라서, 레벨 시프터(3b)의 입력단자 IN에 입력되는 신호가 레벨 시프터 LS-6Tr에 전원 전압 변환되어 출력 단자 OUTB로부터 출력된다. 즉, 입력단자 IN에 입력되는 신호가 로우 레벨일 때는 출력 단자 OUTB로부터 전원 Vdd의 레벨에 의한 하이 레벨이 출력되고, 레벨 시프터(3b)의 입력단자 IN에 입력되는 신호가 하이 레벨일 때는 출력 단자 OUTB로부터 전원 Vssd의 레벨에 의한 로우 레벨이 출력된다.

그리고, 자단의 플립플롭 FF의 출력 신호 Q가 하이 레벨인 동안에 차단의 플립플롭 FF의 출력 신호 Q가 하이 레벨로 되기 때문에, 레벨 시프터(3b)의 입력단자 IN에 입력되는 신호가 하이 레벨인 동안에 차단의 출력 신호 Q가 하이 레벨로 된다. 이에 의해, 레벨 시프터(3b)의 인에이블 단자 EN에 하이 레벨이 입력되고, 도3에 있어서 아날로그 스위치(5)가 OFF, TFT(6)가 ON, TFT(7)가 ON으로 된다. 따라서, 레벨 시프터 LS-6Tr에 의한 출력 펄스의 전원 전압 변환 동작은 정지되고, 출력 단자 OUTB가 전원 Vdd에 풀업되어 출력 단자 OUTB로부터 전원 Vdd에 의한 하이 레벨이 출력된다.

이와 같이 하여, 도4에 i번째의 출력 단자 OUTB의 신호 파형으로 도시되어 있는 바와 같이, 자단의 플립플롭 FF의 출력 펄스의 상승으로부터는 지연용 인버터 회로(3a)에 의한 지연 시간만큼 지연되어 하강하고, 차단의 플립플롭 FF의 출력 펄 스(기준 펄스)의 상승, 즉 시단(始端)에서 상승하는 샘플링 펄스가, 제2 펄스로서 레벨 시프터(3b)의 출력 단자 OUTB로부터 출력된다. 출력 단자 OUTB로부터의 출력 신호는 로우 레벨의 기간이 액티브인 출력 기간이다.

이에 의해, 도4에 사선부로 나타낸 바와 같이, 출력 단자 OUTB로부터 출력되는 신호는, 차단의 플립플롭 FF의 출력 펄스의 상승과, 레벨 시프터(3b)의 입력단자 IN에 입력되는 신호의 하강과의 차의 기간만큼 지연 시간이 제거된 신호로 된다. 또한, 이 샘플링 펄스의 종단(終端)은, 출력 단자 OUTB로부터 출력되는 신호의 원 펄스인 자단의 플립플롭 FF의 출력 펄스의 펄스 종단으로부터 플립플롭 FF내에서의 지연 시간 Tb만큼 지연 제거된 것으로 되어 있다.

본 실시 형태에서는, 자단의 샘플링 펄스에 대한 기준 펄스(차단의 플립플롭 FF의 출력 펄스)가, 자단의 제1 펄스(자단의 플립플롭 FF의 출력 펄스)의 하강보다 빨리 상승하는 것을 이용하여, 자단의 샘플링 펄스에 대한 기준 펄스(차단의 플립플롭 FF의 출력 펄스)의 상승 타이밍에서 자단의 샘플링 펄스의 종단을 결정하고 있다. 이 사고방식은 이후의 실시 형태에서도 동일하다. 샘플링 펄스의 생성 방법으로서는, i번째 조의 레벨 시프터(3b)의 출력 단자 OUTB의 샘플링 펄스에 대한 기준 펄스인 출력 펄스Q(i+1), 즉, i+1번째 조의 제1 펄스를 지연시킨 후, 지연된 출력 펄스 Q(i+1)을, i+1번째의 조의 레벨 시프터(3b)의 출력 단자 OUTB의 샘플링 펄스에 대한 기준 펄스인 출력 펄스 Q(i+2)의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에 상기 지연된 출력 펄스 Q(i+1)의 펄스 레벨의 반전 레벨을 부여함으로써, 출력 펄스 Q(i+1)의 파형 변형을 행하여, i+1번째 조의 레벨 시프터 (3b)의 출력 단자 OUTB의 샘플링 펄스를 생성하고 있다. 이에 따라, 지연시킨 출력 펄스 Q(i+1)과, 출력 펄스 Q(i+1)의 지연에 관계없는 반전 레벨의 부여에 의해, 서로 겹치지 않는 샘플링 펄스를 용이하게 생성할 수 있다.

또한, 이와 같이 함으로써, 자단의 플립플롭 FF의 출력 펄스의 종단으로부터, 차단의 플립플롭 FF의 출력 펄스의 시단까지라고 하는 소정 기간 전까지의 레벨을, 펄스 레벨의 반전 레벨에 변화시키도록 자단의 플립플롭 FF의 출력 펄스의 파형 변형을 행한 다음에, 펄스 레벨을 출력 단자 OUTB로부터의 출력에 적합하도록 한 소정의 레벨 및 극성으로 한 샘플링 펄스를 생성하고 있다. 여기에서는, 샘플링 펄스를 소정의 레벨 및 극성으로 하는 처리를, 상기 출력 펄스의 파형 변형과 동시에 행하고 있으나, 별도로 행해도 좋다. 또한, 본 실시 형태에서는, 플립플롭 FF의 출력 펄스를 레벨 시프터 LS-6Tr에 의해 소정의 레벨로 레벨 시프트하고 있으나, 레벨 시프트하지 않고 플립플롭 FF의 출력 펄스의 레벨과 같은 소정의 레벨로 하여도 좋다. 또 본 실시 형태에서는, 플립플롭 FF의 출력 펄스가 하이 레벨에 대해 샘플링 펄스가 로우 레벨로 되어 있고, 출력 펄스와 샘플링 펄스의 극성이 반대로 되어 있으나, 출력 펄스와 샘플링 펄스 모두 하이 레벨이나 로우 레벨이 같은 극성으로 해도 좋다. 이 사고 방식은 이후의 실시 형태에서도 동일하다.

그 결과, 도4의 i+1번째의 출력 단자 OUTB의 신호 파형으로 나타낸 바와 같이, 차단의 샘플링 펄스가 하강으로부터 충분히 여유를 갖기 전에 상승하는 샘플링 펄스로 할 수 있다. 그 만큼, 소스 드라이버(3)의 동작의 동기 신호로 되는 클록 신호 SCKㆍSCKB에 대한 지연이 적어지고, 비디오 신호 DATA의 절체와 샘플링 펄스 의 상승 사이에 충분한 시간을 취할 수 있으므로, 고주파 구동에 대해 소스 버스 라인 SL 및 화소에의 충전 시간을 충분히 확보한 상태로, 비디오 신호 DATA가 정상적인 샘플링을 행할 수 있다. 이에 의해, 액정 표시 장치에 의해 양호한 표시를 행할 수 있다.

여기에서, 도5를 사용하여, 도3의 레벨 시프터 LS-6Tr의 구성에 대해 설명한다.

도5에 나타낸 바와 같이, 레벨 시프터 LS-6Tr은, p형의 TFT(11ㆍ14), n형의 TFT(12ㆍ13ㆍ15ㆍ16), 인버터(17)를 구비하고 있다.

TFT(11 및 12)의 게이트는 레벨 시프터 LS-6Tr의 입력단자 IN에 접속되어 있다. 또한, 인버터(17)의 입력단자도 레벨 시프터 LS-6Tr의 입력단자 IN에 접속되어 있고, 인버터(17)의 출력 단자는 TFT(14 및 15)의 게이트에 접속되어 있다. TFT(11 및 14)의 소스는 하이 레벨 전원 단자 V-h에 접속되어 있고, TFT(13 및 16)의 소스는 로우 레벨 전원 단자 V-l에 접속되어 있다. TFT(11)의 드레인과 TFT(12)의 드레인은 서로 접속되어 있고, 이것이 레벨 시프터 LS-6Tr의 출력 단자 OUTB에 접속되어 있다. TFT(12)의 소스와 TFT(13)의 드레인은 서로 접속되어 있다. TFT(14)의 드레인과 TFT(15)의 드레인은 서로 접속되어 있다. TFT(15)의 소스와 TFT(16)의 드레인은 서로 접속되어 있다. TFT(13)의 게이트는 TFT(14)와 TFT(15)의 접속점에 접속되어 있다. TFT(16)의 게이트는 TFT(11)과 TFT(12)의 접속점에 접속되어 있다.

또한, 상기 레벨 시프터 LS-6Tr 대신 사용할 수 있는 레벨 시프터를 도6에 나타낸다. 도6의 레벨 시프터는 트랜지스터 4개 구성의 전압 구동형 레벨 시프터이 고, p형의 TFT(21ㆍ23), n형의 TFT(22ㆍ24), 인버터(25)를 구비하고 있다.

TFT(21)의 게이트는 입력단자 IN에 접속되어 있다. 또한, 인버터(25)의 입력단자는 상기 입력단자 IN에 접속되어 있고, 인버터(25)의 출력 단자는 TFT(23)의 게이트에 접속되어 있다. TFT(21 및 23)의 소스는 하이 레벨 전원 단자 V-h에 접속되어 있고, TFT(22 및 24)의 소스는 로우 레벨 전원 단자 V-l에 접속되어 있다. TFT(21)의 드레인과 TFT(22)의 드레인은 서로 접속되어 있고, 이 접속점은 출력 단자 OUTB에 접속되어 있다. TFT(23)의 드레인과 TFT(24)의 드레인은 서로 접속되어 있다. TFT(22)의 게이트는 TFT(23)와 TFT(24)의 접속점에 접속되어 있다. TFT(24)의 게이트는 TFT(21)와 TFT(22)의 접속점에 접속되어 있다.

또한, 도7에, 도3의 레벨 시프터(3b) 대신 사용할 수 있는 레벨 시프터를 나타낸다.

도7의 레벨 시프터는, 전류 구동형의 레벨 시프터이고, p형의 TFT(31ㆍ33ㆍ35ㆍ37), n형의 TFT(32ㆍ34ㆍ36), 아날로그 스위치(38ㆍ39), 인버터(40ㆍ41)을 구비하고 있다.

입력단자 IN은, 아날로그 스위치(39)를 통해 TFT(34)의 게이트에 접속되어 있다. 또한, 입력단자 IN은, 인버터(41)와 아날로그 스위치(38)을 순서대로 개재하여, TFT(32)의 게이트 및 TFT(35)의 드레인에 접속되어 있다. 인에이블 단자 EN은, TFT(36)의 게이트에 접속되어 있다. 또, 인에이블 단자 EN은, 아날로그 스위치(38)의 p형 TFT의 게이트에 접속되어 있다. 또한, 인에이블 단자 EN은, 인버터(40)를 통해 TFT(35 및 37)의 게이트에 접속되어 있다. TFT(31ㆍ33ㆍ35ㆍ37)의 소스는 전 원 Vdd에 접속되어 있고, TFT(32ㆍ34)의 소스는 전원 Vssd에 접속되어 있다. 또한, TFT(36)의 소스는 전원 Vss에 접속되어 있다.

TFT(31 및 33)의 게이트는 서로 접속되어 있고, 이 접속점이 TFT(31)의 드레인에 접속되어 있다. TFT(31)의 드레인과 TFT(32)의 드레인은 서로 접속되어 있다. TFT(33)의 드레인과 TFT(34)의 드레인은 서로 접속되어 있고, 이 접속점은 출력 단자 OUTB에 접속되어 있다. TFT(37)의 드레인도 출력 단자 OUTB에 접속되어 있다.

이상, 본 실시 형태에서는 출력 단자 OUTB를 풀업하는 구성에 대해 설명했지만, 샘플링 펄스의 극성을 반대로 하는 경우는 출력 단자 OUTB를 풀다운 하도록 하면 된다. 이는, 이후의 실시 형태에서도 동일하다.

〔실시 형태 2〕

본 발명의 다른 실시 형태에 대해 도8에 기초하여 설명하면 이하와 같다. 또한, 전술한 실시 형태 1과 동일한 기능을 갖는 구성 요소에 관해서는 동일한 부호를 첨부하고, 그 설명을 생략한다.

도8에, 본 실시 형태에 관한 표시 장치인 액정 표시 장치에 구비되는 소스 드라이버(51) 및 그 주변의 구성을 나타낸다. 액정 표시 장치는 그 외, 실시 형태 1과 같이, 표시 패널(1) 및 게이트 드라이버(2)를 구비하고 있다.

도8의 소스 드라이버(51)는 도1의 소스 드라이버(3)에 있어서, 지연용 인버터 회로(3a), 레벨 시프터(3b) 대신에 지연용 인버터 회로(51a), NOR(51b), 레벨 시프터(51c)를 구비한 것이다. 이들은 각 조에 구비되어 있고, NOR(51b…)는 로직부(52)를 구성하고 있다. 레벨 시프터(51c)는 트랜지스터 6개 구성의 레벨 시프터 LS-6Tr로 구성되어 있으나, 로직부(52)의 전원 전위와 샘플링 회로 블록(1a)의 전원 전위가 같은 경우에는 레벨 시프터(51c)를 생략하는 것도 가능하다. 또한, NOR(51b)는 논리합 부정을 출력하는 것이지만, 출력 극성은 편의상의 것으로, 일반적으로 논리합을 출력하는 것을 채용할 수 있다. 이는 이후의 실시 형태에서도 동일하다.

지연용 인버터 회로(51a)는 여기에서는 인버터가 3개 종속 접속된 구성이고, 자단의 플립플롭 FF의 출력 신호 Q가 입력된다. NOR(51b)에는, 지연용 인버터 회로(51a)의 출력 신호와, 차단의 플립플롭 FF의 출력 신호가 입력된다. NOR(51b)의 출력 신호는 레벨 시프터(51c)에서 전원 전압 변환되어 샘플링 회로 블록(1a)에 출력된다. 자단의 플립플롭 FF로부터 출력 펄스가 출력되면 지연용 인버터 회로(51a)에서 지연되나, 차단의 플립플롭 FF로부터 출력 펄스가 출력되면, NOR(51b)의 출력은 차단의 플립플롭 FF로부터 출력 펄스가 상승하고 하강하는 펄스를 출력하기 때문에, 실시 형태 1과 같이, 제1 펄스인 자단의 플립플롭 FF의 출력 펄스의 펄스 종단으로부터 플립플롭 FF내에서의 지연 시간 Tb만큼 지연 제거된 샘플링 펄스를 출력할 수 있다.

레벨 시프터(51c)를 구비하는 경우에는 NOR(51b)의 출력 펄스를 전원 전압 변환한 것을 제2 펄스인 샘플링 펄스로서 샘플링 회로 블록(1a)에 출력한다. 레벨 시프터(51c)를 구비하지 않는 경우에는 NOR(51b)의 출력 펄스를 제2 펄스인 샘플링 펄스로서 샘플링 회로 블록(1a)에 출력한다.

이상과 같이, 본 실시 형태에서는, i번째의 조의 샘플링 펄스에 대한 기준 펄스인 출력 펄스Q(i+1), 즉 i+1번째 조의 제1 펄스를 지연시킨 펄스와, i+1번째의 조의 샘플링 펄스에 대한 기준 펄스인 출력 펄스 Q(i+2)의 논리에 의해, 제1 펄스인 Q(i+1)의 파형 변형을 행하여, i+1번째 조의 샘플링 펄스를 생성한다. 논리로서는, 논리합, 논리곱 또는 아날로그 스위치 등의 논리 소자에 의한 논리 등이 있다. 이에 따라, 펄스의 논리만으로, 서로 겹치지 않는 제2 펄스를 용이하게 생성할 수 있다.

〔실시 형태 3〕

본 발명의 또 다른 실시 형태에 대해 도9 내지 도12에 기초하여 설명하면 이하와 같다. 또한, 전술한 실시 형태 1 및 2와 동일한 기능을 갖는 구성 요소에 관해서는 동일한 부호를 첨부하고, 그 설명을 생략한다.

도9에, 본 실시 형태에 관한 표시 장치인 액정 표시 장치에 구비되는 소스 드라이버(61) 및 그 주변의 구성을 나타낸다. 액정 표시 장치는 그 외, 실시 형태 1과 같이, 표시 패널(1) 및 게이트 드라이버(2)를 구비하고 있다.

도9의 소스 드라이버(61)는 도1의 소스 드라이버(3)에 있어서, 지연용 인버터 회로(3a), 레벨 시프터(3b) 대신에 논오버랩 회로(61a)를 각 조에 구비하고 있다. 논오버랩 회로(61a)의 입력단자 IN에는 자단의 플립플롭 FF의 출력 신호가 입력된다. 또한, 논오버랩 회로(61a)는 인에이블 단자 EN-SMPB를 구비하고 있고, 전단의 논오버랩 회로(61a)의 출력 단자 OUTB로부터의 출력 신호가, 샘플링 회로 블록(1a)를 구성하는 아날로그 스위치 ASW의 p형 TFT를 제어하기 위한 샘플링 버퍼 회로(본 실시 형태에서는, 2단 종속 접속 인버터로 구성하고 있다)를 통하게 하여 입력된다. 또한, 논오버랩 회로(61a)는 인에이블 단자 EN-R을 구비하고 있고, 차단의 플립플롭 FF의 출력 신호가 입력된다. 출력 단자 OUTB로부터 출력한 신호는, 샘플링 회로 블록(1a)에 입력된다. 이 신호는, 샘플링 회로 블록(1a)에 구비되는 아날로그 스위치 ASW의 n형 TFT의 게이트 및 p형 TFT의 게이트에, 모두 상술한 대로 샘플링 버퍼 회로를 통하게 하여 입력되고, 이 게이트 신호가 차단의 논오버랩 회로(61a)의 인에이블 단자 EN-SMPB에도 입력된다.

도10에, 논오버랩 회로(61a)의 구성을 나타낸다. 논오버랩 회로(61a)는, 레벨 시프터(62), p형 TFT(63ㆍ66ㆍ67), N형 TFT(64ㆍ65), 아날로그 스위치(68), 인버터(69ㆍ70)을 구비하고 있다.

레벨 시프터(62)는 도5에 나타낸 트랜지스터 6개 구성의 전압 구동형 레벨 시프터이다. 그 하이 레벨 전원 단자 V-h는 TFT(63)을 통해 전원 Vdd에 접속되어 있고, 로우 레벨 전원 단자 V-l은 TFT(64)를 통해 전원 Vssd에 접속되어 있다. 입력단자 IN은 아날로그 스위치(68)를 통해 레벨 시프터(62)의 입력단자에게 접속되어 있다. 인에이블 단자 EN-R은 인버터(70)을 통해 아날로그 스위치(68)의 n형 TFT의 게이트에 접속되어 있고, 또한 아날로그 스위치(68)의 p형 TFT의 게이트에 접속되어 있다. 또한, 인에이블 단자 EN-R은 TFT(65)의 게이트에 접속되어 있고, 인버터(70)을 통해 TFT(66)의 게이트에 접속되어 있다.

TFT(65)의 드레인은 레벨 시프터(62)의 입력단자에게 접속되어 있고, 소스는 전원 Vss에 접속되어 있다. 인에이블 단자 EN-SMPB는, 인버터(69)를 통해 TFT(63)의 게이트에 접속되어 있고, 또한, TFT(64)의 게이트에 접속되어 있다. 또 한, 인에이블 단자 EN-SMPB는, TFT(67)의 게이트에 접속되어 있다. TFT(66ㆍ67)의 소스는 전원 Vdd에 접속되어 있고, 드레인은 레벨 시프터(62)의 출력 단자, 즉, 논오버랩 회로(61a)의 출력 단자 OUTB에 접속되어 있다.

도11을 사용하여, 상기 구성에 의한 샘플링 펄스 생성 동작을 설명한다.

출력 신호 Q(i)의 신호 파형으로 나타낸 바와 같이 자단의 플립플롭 FF로부터 출력 펄스가 출력될 때, 후술하는 설명으로부터 이해되는 바와 같이 전단의 샘플링 펄스가 샘플링 회로 블록(1a)의 인버터에서 지연되어 인에이블 단자 EN-SMPB에 로우 레벨이 입력되어 있고, 또한, 출력 신호 Q(i+1)의 신호 파형으로 나타낸 바와 같이 인에이블 단자 EN-R에는 로우레벨이 입력되어 있다. 따라서, 아날로그 스위치(68)이 ON으로 되어 레벨 시프터(62)에는 출력 펄스가 입력되나 전원이 차단되고, TFT(67)가 ON으로 되는 것에 의해 출력 단자 OUTB로부터 전원 Vdd의 전압 레벨이 출력된다.

그리고 전단의 샘플링 펄스가 샘플링 회로 블록(1a)의 인버터에서 지연되어 인에이블 단자 EN-SMPB에 하이 레벨이 입력되면, TFT(63ㆍ64)가 ON으로 되고, TFT(66ㆍ67)이 OFF로 되기 때문에, 레벨 시프터(62)는, 입력단자 IN으로부터 입력되는 출력 펄스를 전원 Vssd의 전압 레벨로 변환하여 출력 단자 OUTB에 출력한다.

이 상태가 계속되어, 출력 신호 Q(i+1)의 신호 파형으로 나타낸 바와 같이 차단의 플립플롭 FF로부터 출력 펄스가 출력되면, 아날로그 스위치(68)가 OFF, TFT(65)가 ON, TFT(66)가 ON으로 되고, 출력 단자 OUTB로부터는 전원 Vdd의 전압 레벨이 출력된다

이에 의해, 실시 형태 1과 같이, 기준 펄스인 차단의 플립플롭 FF의 출력 펄스를 사용하여, 제1 펄스인 자단의 플립플롭 FF의 출력 펄스의 펄스 종단으로부터, 플립플롭 FF내에서의 지연 시간 Tb만큼 지연 제거된 샘플링 펄스를 출력할 수 있다. 또, 이 샘플링 펄스는 샘플링 회로 블록(1a)의 인버터에서 지연되어 차단의 논오버랩 회로(61a)에 입력되지만, 동일하게 전단의 샘플링 펄스도 지연되어 자단에 입력되기 때문에, 도11의 i-1번째의 샘플링 펄스와 i번째의 샘플링 펄스와의 파형으로 나타낸 바와 같이, 인접하는 샘플링 펄스끼리는 겹치지 않는다.

이상과 같이, 본 실시 형태에서는, i번째의 조의 샘플링 펄스를 지연시켜, i번째의 조의 샘플링 펄스에 대한 기준 펄스인 출력 펄스 Q(i+1)를, 지연된 i번째의 조의 샘플링 펄스의 종단의 타이밍으로부터, i+1번째의 조의 샘플링 펄스에 대한 기준 펄스인 출력 펄스 Q(i+2)의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에, 출력 펄스 Q(i+1)의 펄스 레벨의 반전 레벨을 부여함으로써, 제1 펄스인 출력 펄스 Q(i+1)의 파형 변형을 행하여, i+1번째 조의 샘플링 펄스를 생성한다.

이에 따라, 지연시킨 전단의 샘플링 펄스와, 차단의 출력 펄스와, 자단의 출력 펄스의 지연에 관계없는 반전 레벨의 부여와에 의해, 서로 겹치지 않는 샘플링 펄스를 용이하게 생성할 수 있다.

다음에, 도12에, 도10의 논오버랩 회로(61a) 대신 사용할 수 있는 전류 구동형 레벨 시프터의 구성을 나타낸다.

이 레벨 시프터는, p형의 TFT(71ㆍ73ㆍ75ㆍ77ㆍ79ㆍ80), n형의 TFT (72ㆍ74 ㆍ76ㆍ78), 아날로그 스위치(81ㆍ82), 인버터(83ㆍ84ㆍ85)를 구비하고 있다.

입력단자 IN은 아날로그 스위치(82)를 통해 TFT(74)의 게이트에 접속되어 있고, 또한, 인버터(83), 아날로그 스위치(81)을 순서대로 개재하여 TFT(72)의 게이트 및 TFT(77)의 드레인에 접속되어 있다. 인에이블 단자 EN-R은, TFT(78)의 게이트, 및 아날로그 스위치(81ㆍ82)의 p형 TFT의 게이트에 접속되어 있고, 또한, 인버터(84)를 개재하여, TFT(79)의 게이트 및 아날로그 스위치(81ㆍ82)의 n형 TFT의 게이트에 접속되어 있다. 인에이블 단자 EN-SMPB는, TFT(76ㆍ80)의 게이트에 접속되어 있고, 또한, 인버터(85)를 통해 TFT(75)의 게이트에 접속되어 있다.

TFT(75ㆍ77ㆍ79ㆍ80)의 소스는 전원 Vdd에 접속되어 있고, TFT(76)의 소스는 전원 Vssd에 접속되어 있고, TFT(78)의 소스는 전원 Vss에 접속되어 있다. TFT(71ㆍ73)의 소스는 TFT(75)의 드레인에 접속되어 있고, TFT(71ㆍ73)의 게이트는 서로 접속되어 있는 동시에 TFT(71)의 드레인에 접속되어 있다. TFT(71)의 드레인과 TFT(72)의 드레인은 서로 접속되어 있다. TFT(73)의 드레인과 TFT(74)의 드레인은 서로 접속되어 있고, 이 접속점이 출력 단자 OUTB에 접속되어 있다. TFT(72ㆍ74)의 소스는 TFT(76)의 드레인에 접속되어 있다. TFT(78)의 드레인은 TFT(74)의 게이트에 접속되어 있다. TFT (79ㆍ80)의 드레인은 출력 단자 OUTB에 접속되어 있다.

〔실시 형태 4〕

본 발명의 또 다른 실시 형태에 대해 도13 및 도14에 기초하여 설명하면 이하와 같다. 또한, 전술한 실시 형태 1 내지 3과 동일한 기능을 갖는 구성 요소에 관해서는 동일한 부호를 첨부하고, 그 설명을 생략한다.

도13에, 본 실시 형태에 관한 표시 장치인 액정 표시 장치에 구비되는 소스 드라이버(91) 및 그 주변의 구성을 나타낸다. 액정 표시 장치는 그 외, 실시 형태 1과 같이, 표시 패널(1) 및 게이트 드라이버(2)를 구비하고 있다.

이 소스 드라이버(91)는, 도1의 소스 드라이버(3)의 각 조에 있어서, 레벨 시프터 LS의 출력 단자 OUT를 플립플롭 FF의 세트 입력단자 S에 접속하고, 플립플롭 FF의 리세트 입력단자 R, 및 레벨 시프터(3b)의 인에이블 단자 EN을, 차단의 레벨 시프터 LS의 출력 단자에 접속한 구성이다. 여기에서, 도13의 레벨 시프터 LS 및 플립플롭 FF의 구성은, 기본적으로, 도1의 구성과 동일하다. 또한, 도13에서는, 레벨 시프터 LS부터의 신호는, 도1과 같이 플립플롭 FF의 반전 세트 입력단자 SB가 아니고, 세트 입력단자 S에 입력되어 있으나, 레벨 시프터 LS의 출력단자 OUT로부터의 출력신호는, 인버터를 1단 통하게 하면 도1의 출력단자 OUTB로부터의 출력과 동일하게 된다.

도14를 사용하여, 상기 구성 소스 드라이버(91)에 의한 샘플링 펄스 생성 동작을 설명한다.

도14에서는, 도4의 출력 신호 Q(i+1)의 신호 파형으로 표시되는 차단의 플립플롭 FF의 출력 펄스가, 레벨 시프터 LS(i+1)의 OUT의 신호 파형으로 표시되는 차단의 레벨 시프터 LS의 출력 펄스로 치환되어 있다. 이 경우, 출력 신호 Q(i)의 신호 파형으로 표현되는 자단의 플립플롭 FF의 출력 펄스는, LS(i)의 OUT의 신호 파형으로 표시되는 자단의 레벨 시프터 LS의 출력 펄스의 상승보다도 플립플롭 FF내에서의 지연 시간 Tb만큼 지연되어 상승한다. 자단의 플립플롭 FF의 출력 펄스가 제1 펄스이다. 또 차단의 레벨 시프터 LS의 출력 펄스는, 자단의 플립플롭 FF의 출력 펄스가 하강보다 플립플롭 FF내에서의 지연 시간 Tb만큼 빨리 상승한다.

이에 의해, 레벨 시프터(3b)는, 자단의 플립플롭 FF의 출력 펄스의 상승이 지연 인버터 회로(3a)에 의해 지연된 타이밍으로 하강하고, 차단의 레벨 시프터 LS의 출력 펄스(기준 펄스)가 상승하는 타이밍 즉 시단에서 상승하는 펄스를 생성하고, 이를 샘플링 펄스(제2 펄스)로서 출력한다. 이 샘플링 펄스는, 도면에 사선으로 나타낸 바와 같이, 레벨 시프터(3b)의 입력단자 IN에 입력되는 신호의 펄스 종단측이, 차단의 레벨 시프터 LS의 출력 펄스의 상승으로부터 지연하는 분만큼 제거된 펄스로 된다. 또한, 샘플링 펄스의 종단은, 자단의 플립플롭 FF의 출력 펄스의 하강이 차단의 레벨 시프터 LS의 출력 펄스의 상승으로부터 지연하는 분을, 자단의 플립플롭 FF의 출력 펄스로부터 제거하여 이루어진 펄스 종단으로 되어 있다.

또한, 이 경우, 차단의 플립플롭 FF의 출력 펄스의 상승은 자단의 플립플롭 FF의 출력 펄스의 하강과 동시에 행해지기 때문에, 차단의 레벨 시프터(3b)의 출력하는 샘플링 펄스는, 동 도면의 최하부에 나타낸 바와 같이, 전단(前段)의 샘플링 펄스와 사선부의 시간만큼 떨어진다.

이상과 같이, 본 실시 형태에서는, i번째의 조의 제1 펄스인 출력 펄스Q(i)를 지연시킨 후, 지연된 출력 펄스 Q(i)를, i번째의 조의 샘플링 펄스에 대한 기준 펄스인 i+1번째의 조의 레벨 시프터 LS의 출력 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에 출력 펄스 Q(i)의 펄스 레벨의 반전 레벨을 부여함으로써, 제1 펄스인 출력 펄스 Q(i)의 파형 변형을 행하여, i번째 조의 샘플링 펄스 를 생성한다.

이에 따라, 지연시킨 출력 펄스 Q(i)와, 출력 펄스 Q(i)의 지연에 관계없는 반전 레벨의 부여에 의해 서로 겹치지 않는 샘플링 펄스를 용이하게 생성할 수 있다.

일반적으로, 레벨 시프터 LS를 통과한 신호는 파형의 둔함이 크기 때문에, 파형의 둔함을 정형하기 위해 레벨 시프터 LS의 출력에 인버터 등을 삽입한다. 단, 레벨 시프터 LS 보다 출력측의 부하가 적은 경우에는 인버터의 삽입할 필요가 없거나, 또는 작은 사이즈의 인버터로 해결되기 때문에, 보다 지연을 적게 한다고 하는 관점에서 보면, 레벨 시프터 LS의 출력을 그대로 샘플링 펄스의 생성으로 사용하는 본 실시 형태의 구성이 유리하게 된다. 한편, 레벨 시프터 LS보다 출력측의 부하가 큰 경우에는, 본 실시 형태에서는, 레벨 시프터 LS의 출력을 플립플롭 FF의 리세트 입력단자 R 및 레벨 시프터(3b)의 인에이블 단자 EN에 입력하는 경우에도 인버터를 설치할 필요가 생기기 때문에, 실시 형태 1과 같이, 레벨 시프터 LS의 출력을 플립플롭 FF에 입력하여 그 출력 신호를 플립플롭 FF의 리세트 신호로 사용하거나, 레벨 시프터(3b)의 인에이블 단자 EN에 입력하거나 하는 편이 유리하게 되는 경우가 있다. 어느 쪽이든, 플립플롭 FF의 리세트 입력단자 R에 입력되는 신호를 샘플링 펄스에 대한 기준 펄스로 함으로써 플립플롭 FF내의 지연을 제거하고 있다.

〔실시 형태 5〕

본 발명의 또 다른 실시 형태에 대해 도15 내지 도17에 기초하여 설명하면 이하와 같다. 또한, 전술한 실시 형태 1 내지 4와 동일한 기능을 갖는 구성 요소에 관해서는 동일한 부호를 첨부하고, 그 설명을 생략한다.

도15에, 본 실시 형태에 관한 표시 장치인 액정 표시 장치에 구비되는 소스 드라이버(101) 및 그 주변의 구성을 나타낸다. 액정 표시 장치는 그 외, 실시 형태 1과 같이, 표시 패널(1) 및 게이트 드라이버(2)를 구비하고 있다.

도15의 소스 드라이버(101)는 도1의 소스 드라이버(3)에 있어서, 플립플롭 FF의 리세트 단자 R 및 레벨 시프터(3b)의 인에이블 단자 EN을, 2단 후의 플립플롭 FF의 출력 단자 Q에 접속한 것이다.

이 경우의 소스 버스 라인 SL …에 비디오 신호 DATA를 기입하는 형식에 대해, 도16을 사용하여 설명한다. 소스 버스 라인 SL(i)에 비디오 신호 DATA(i)를 기입한 후, 비디오 신호 전송 라인에 이어 비디오 신호 DATA(i)를 공급하고, 소스 버스 라인 SL(i+1)에, 또는 화소도 더하여, 이 비디오 신호 DATA(i)로 프리챠지를 행한다. 계속하여, 비디오 신호 전송 라인에 비디오 신호 DATA(i+1)을 공급하고, 소스 버스 라인 SL(i+1)및 화소에 비디오 신호 DATA(i+1)을 기입하는 동시에, 소스 버스 라인 SL(i+2)에, 또는 화소도 더하여, 비디오 신호 DATA(i+1)로 프리챠지를 행한다.

이와 같이 하여, 인접하는 샘플링 펄스에 중첩 기간을 제공하여 프리챠지와 데이터의 기입을 순차적으로 행한다. 이와 같은 펄스를 2배 펄스라 칭한다. 도16에, 플립플롭 FF로부터 출력하는 출력 신호 Q(i)ㆍQ(i+1)ㆍQ (i+2)의 2배 펄스를 나타낸다.

2배 펄스를 사용하는 상기 구성 소스 드라이버(101)의 동작을, 도17을 사용 하여 설명한다.

도17은, 도4에 있어서 출력 신호 Q(i)의 신호 파형으로 나타낸 자단의 플립플롭 FF로부터의 출력 펄스가, 2단 후의 플립플롭 FF로부터 출력 펄스가 출력될 때까지 하이 레벨을 유지하도록 한 것이다. 도17의 출력 신호 Q(i+2)의 신호 파형으로 나타내지는 2단 후의 플립플롭 FF의 출력 펄스가 상승하면, 출력 신호 Q(i)의 신호 파형으로 나타내지는 자단의 플립플롭 FF의 출력 펄스(제1 펄스)는, 플립플롭 FF내에서의 지연 시간 Tb만큼 지연되어 하강한다. 한편, 자단의 플립플롭 FF의 출력 펄스의 상승은 지연 인버터 회로(3a)에 의해 지연되어 레벨 시프터(3b)의 입력단자 IN에 입력된다.

이에 의해, 레벨 시프터(3b)는, 자단의 플립플롭 FF의 출력 펄스의 상승이 지연 인버터 회로(3a)에 의해 지연된 타이밍으로 하강하고, 2단 후의 플립플롭 FF의 출력 펄스(기준 펄스)의 상승 즉 시단에서 상승하는 펄스를 생성하고, 이를 샘플링 펄스(제2 펄스)로서 출력 단자 OUTB로부터 출력한다. 이 샘플링 펄스는, 도면에 사선으로 나타낸 바와 같이, 레벨 시프터(3a)의 입력단자 IN에 입력되는 신호의 펄스 종단측이, 2단 후의 플립플롭 FF의 출력 펄스의 상승으로부터 지연하는 분만큼 제거된 펄스가 된다. 또한, 샘플링 펄스의 종단은, 자단의 플립플롭 FF의 출력 펄스의 하강이 2단 후의 플립플롭 FF의 출력 펄스의 상승으로부터 지연하는 분을, 자단의 플립플롭 FF의 출력 펄스로부터 제거하여 이루어진 펄스 종단으로 되어 있다.

마찬가지로, 차단의 레벨 시프터(3b)로부터 자단의 샘플링 펄스와 겹치는 샘 플링 펄스가, 2단 후의 레벨 시프터(3b)로부터 차단의 샘플링 펄스와 겹치는 샘플링 펄스가 순차적으로 출력된다. 여기에서, 2단 후의 샘플링 펄스는, 2단 후의 플립플롭 FF의 출력 펄스의 상승이 지연 인버터 회로(3a)에 지연된 타이밍으로 하강하기 때문에, 자단의 샘플링 펄스와 겹치지 않아 충분한 간격을 취할 수 있다. 따라서, 자단의 소스 버스 라인 SL 및 화소에의 비디오 신호 DATA를 기입한 다음 2단 후의 소스 버스 라인 SL 및 화소에의 프리챠지용의 비디오 신호 DATA가 공급되기 전에, 여유를 갖고 자단의 샘플링 스위치 ASW를 개방할 수 있다. 또한, 차단의 본 충전용의 비디오 신호 DATA, 즉 2단 후의 소스 버스 라인 SL 및 화소에의 프리챠지용의 비디오 신호 DATA가 공급개시 되고 나서, 2단 후의 아날로그 스위치 ASW를 여유를 갖고 닫을 수 있다.

이상, 본 실시 형태에 대해 기술했으나, 마찬가지로, 3단 다음의 플립플롭 FF의 출력 신호를 자단의 플립플롭 FF의 리세트 단자 R 및 레벨 시프터(3b)의 인에이블 단자 EN에 입력하도록 하면 3배 펄스에 대응한 구성으로 된다. 마찬가지로, 다른 실시 형태에서의 i번째의 조와 i+1번째의 조와의 관계를, i번째(i는 자연수)의 조와 i+k(k는 소정의 자연수)번째의 조의 관계에 적용할 수 있다.

〔실시 형태 6]

또 다른 실시 형태에 대해 도18 및 도19에 기초하여 설명하면 이하와 같다. 또한, 전술한 실시 형태 1 내지 5와 동일한 기능을 갖는 구성 요소에 관해서는 동일한 부호를 첨부하고, 그 설명을 생략한다.

도18에, 본 실시 형태에 관한 표시 장치인 액정 표시 장치에 구비되는 소스 드라이버(111) 및 그 주변의 구성을 나타낸다. 액정 표시 장치는 그 외, 실시 형태 1과 같이, 표시 패널(1) 및 게이트 드라이버(2)를 구비하고 있다.

소스 드라이버(111)는, 도1의 소스 드라이버(3)의 각 레벨 시프터 LS를, 아날로그 스위치(112)로 치환한 것이다. 각 조의 아날로그 스위치(112)에는, 전단의 플립플롭 FF의 출력 신호가 그대로 n형 TFT의 게이트에, 인버터를 1단 통하여 p형 TFT의 게이트에 입력된다. 아날로그 스위치(112)는 홀수 번째의 조와 짝수 번째의 조에서, 클록 신호 SCK를 통하게 할 지 클록 신호 SCKB를 통하게 할 지가 절환되도록 되어 있다. 동 도면에서는 i번째의 조의 아날로그 스위치(112)는 클록 신호 SCK를 통하도록 되어 있고, 각 아날로그 스위치(112)의 타방 단자는 자단의 플립플롭 FF의 세트 입력단자 S에 접속되어 있다. 또한, 취입되는 클록 신호 SCKㆍSCKB를, 인버터를 통하게 하고 나서, 도1과 같이 자단의 플립플롭 FF의 반전 세트 입력단자 SB에 입력하도록 해도 된다.

이와 같은 구성은, 클록 신호 SCKㆍSCKB가 플립플롭 FF의 로직 회로를 동작시키는 레벨로 입력될 때 유리하다.

상기 구성 소스 드라이버(111)의 동작을, 도19를 사용하여 설명한다.

출력 신호 Q(i)ㆍQ(i+1)의 신호 파형으로 나타낸 바와 같이, 플립플롭 FF의 출력 펄스는, 클록 신호 SCKㆍSCKB의 상승으로부터, 아날로그 스위치(112)내에서의 지연 시간과 플립플롭 FF내에서의 지연 시간의 합의 지연 시간 Tc만큼 지연되어 상승한다. 이 출력 펄스는 지연 인버터 회로(3a)에서 지연되어 레벨 시프터(3b)의 입력단자 IN에 입력된다.

이에 의해, 레벨 시프터(3b)는, 도4와 마찬가지로, 자단의 플립플롭 FF의 출력 펄스의 상승이 지연 인버터 회로(3a)에 의해 지연된 타이밍으로 하강하고, 차단의 플립플롭 FF의 출력 펄스(기준 펄스)의 상승 즉 시단에서 상승하는 펄스를 생성하고, 이를 샘플링 펄스(제2 펄스)로서 출력 단자 OUTB로부터 출력한다. 이 샘플링 펄스는, 도면에 사선으로 나타낸 바와 같이, 레벨 시프터(3a)의 입력단자 IN에 입력되는 신호의 펄스 종단측이, 차단의 플립플롭 FF의 출력 펄스의 상승으로부터 지연하는 분만큼 제거된 펄스로 된다. 또한, 샘플링 펄스의 종단은, 자단의 플립플롭 FF의 출력 펄스의 하강이 차단의 플립플롭 FF의 출력 펄스의 상승으로부터 지연하는 분을, 자단의 플립플롭 FF의 출력 펄스로부터 제거하여 이루어진 펄스 종단으로 되어 있다. 인접하는 샘플링 펄스끼리가 겹치지 않는 것은, 도14의 경우와 같다.

또한, 본 실시 형태와 같이 플립플롭 FF의 리세트 단자 및 레벨 시프터(3b)의 인에이블 단자 EN을, 차단의 플립플롭 FF의 출력 단자 Q에 접속하는 대신, 도13의 소스 드라이버(91)에 대응시키고, 차단의 아날로그 스위치(112)의 타방 단자(플립플롭 FF측의 단자)에 접속하도록 해도 좋다.

〔실시 형태 7]

또 다른 실시 형태에 대해 도20 및 도21에 기초하여 설명하면 이하와 같다. 또한, 상술한 실시 형태 1 내지 6과 동일한 기능을 갖는 구성 요소에 관해서는 동일한 부호를 첨부하고, 그 설명을 생략한다.

도20에, 본 실시 형태에 관한 표시 장치인 액정 표시 장치에 구비되는 소스 드라이버(121) 및 그 주변의 구성을 나타낸다. 액정 표시 장치는 그 외, 실시 형태 1과 같이, 표시 패널(1) 및 게이트 드라이버(2)를 구비하고 있다.

소스 드라이버(121)는, 도1의 소스 드라이버(3)의 각 지연 인버터 회로(3a) 및 레벨 시프터(3b)를, 인버터(121a) 및 3입력의 NOR(121b)로 치환한 것이다. NOR(121b…)는 로직부(122)를 구성하고 있다. 각 조에 있어서, 인버터(121a)의 입력단자는 자단의 플립플롭 FF의 출력 단자 Q에 접속되어 있고, 인버터(121a)의 출력 단자는 NOR(121b)의 입력단자의 하나에 접속되어 있다. 또한, NOR(121b)의 다른 입력단자의 하나는 차단의 플립플롭 FF의 출력 단자 Q에 접속되어 있다. NOR(121b)의 나머지 하나의 입력단자에는, 전단의 NOR(121b)의 출력 단자가 인버터의 2단 종속 접속 회로를 통해 접속되어 있다. 또한, 인버터(121a)에 의한 극성반전은 편의상의 것으로, 일반적으로는 자단의 플립플롭 FF의 출력 단자 Q가 NOR(121b)의 입력단자에 접속되어 있으면 좋다. 단, 후술하는 바와 같이, 출력 단자 Q로부터 NOR (121b)까지의 신호 지연은, 인버터의 상기 2단 종속 접속 회로에 의한 지연보다 작게 한다.

이 인버터의 2단 종속 접속 회로는, NOR(121b)의 출력 단자로부터 출력된 신호가 아날로그 스위치 ASW의 n형 TFT의 게이트에 입력될 때까지의 제어 신호 처리 회로로서 샘플링 회로 블록(1a)에 제공되어 있다. 또한, 샘플링 회로 블록(1a)에는, NOR(121b)의 출력 단자로부터 출력된 신호가 아날로그 스위치 ASW의 p형 TFT의 게이트에 입력될 때까지의 제어 신호 처리 회로로서 1단의 인버터가 제공되어 있다.

상기 구성 소스 드라이버 회로(121)의 동작을, 도21을 사용하여 설명한다.

우선, 자단의 플립플롭 FF의 출력 펄스(제1 펄스)는 인버터(121a)를 통하여 약간 지연되어, 신호 INB(i)의 신호 파형으로 나타낸 바와 같이 하강하는 펄스로 된다. 그리고, 차단의 플립플롭 FF의 출력 펄스가 자단의 플립플롭 FF의 출력 펄스의 하강보다 전에 상승하기 때문에, 출력 신호 Q(i+1)의 신호 파형으로 나타낸 바와 같이, 신호 INB(i)가 상승하기 전에 차단의 플립플롭 FF의 출력 펄스가 상승한다. 따라서, 이 때까지, 신호 SMP(i-1)의 신호 파형으로 나타낸 바와 같이, 전단의 샘플링 펄스가 인버터의 2단 종속 접속 회로에서 지연되어 생기는 지연 샘플링 펄스 SMP가 로우 레벨을 지속하고 있기 때문에, NOR(121b)의 출력이 차단의 플립플롭 FF의 출력 펄스가 상승하고 반전하는 것에 의해 샘플링 펄스의 펄스 종단을 정할 수 있다.

그리고, 샘플링 펄스의 펄스 종단은, 인버터의 2단 종속 접속 회로에서 지연되어 차단의 NOR(121b)에 입력되는 지연 샘플링 펄스 SMP로 되고, 플립플롭 FF의 출력 펄스를 인버터 1단으로 지연시킨 신호 INBi의 하강보다도 후에 하강한다. 따라서, 전단으로부터의 지연 샘플링 펄스 SMP의 하강에서 NOR(12b)의 출력이 반전하기 때문에, 샘플링 펄스의 시단을 정할 수 있다.

이에 의해 NOR(121b)는, 도21의 신호 OUTi의 신호 파형으로 나타낸 바와 같이, 전단의 샘플링 펄스의 하강이 인버터의 2단 종속 접속 회로에 의해 지연된 타이밍으로 상승하고, 차단의 플립플롭 FF의 출력 펄스(기준 펄스)의 상승 즉 시단에서 하강하는 펄스를 생성하고, 이를 샘플링 펄스(제2 펄스)로서 출력 단자로부터 출력한다. 이 샘플링 펄스는, 도면에 사선으로 나타낸 바와 같이, 자단의 플립플롭 FF의 출력 펄스의 상승이 인버터(121a)에서 지연되어 이루어지는 신호의 펄스 종단측이, 차단의 플립플롭 FF의 출력 펄스의 상승으로부터 지연하는 분만큼 제거된 펄스로 된다. 또한, 샘플링 펄스의 종단은, 자단의 플립플롭 FF의 출력 펄스의 하강이 차단의 플립플롭 FF의 출력 펄스의 상승으로부터 지연하는 분을, 자단의 플립플롭 FF의 출력 펄스로부터 제거하여 이루어지는 펄스 종단으로 되어 있다.

또한, 샘플링 펄스의 시단은, 도면에 망목(網目) 모양으로 나타낸 바와 같이, 자단의 플립플롭 FF의 출력 펄스의 상승이 인버터(121a)에서 지연되어 이루어지는 신호의 펄스 시단측이, 전단의 샘플링 펄스의 하강이 인버터의 2단 종속 접속 회로에 의해 지연된 타이밍과의 차의 분만큼, 인버터(121a)에서 지연되어 이루어지는 상기 신호의 펄스로부터 제거된 펄스로 된다.

이상과 같이, 본 실시 형태에서는, i번째의 조의 샘플링 펄스를 지연시킨 펄스와, i번째의 조의 샘플링 펄스에 대한 기준 펄스인 출력 펄스Q(i+1), 또는 출력 펄스 Q(i+1)을 i번째의 조의 샘플링 펄스의 지연보다도 적게 지연시킨 펄스와, i+1번째의 조의 샘플링 펄스에 대한 기준 펄스인 출력 펄스Q(i+2)의 논리에 의해 제1 펄스인 출력 펄스 Q(i+1)의 파형 변형을 행하여, i+1번째의 조의 샘플링 펄스를 생성한다. 논리로서는, 논리합, 논리곱 또는 아날로그 스위치 등의 논리 소자에 의한 논리 등이 있다.

이에 따라, 펄스의 논리만으로, 서로 겹치지 않는 제2 펄스를 용이하게 생성할 수 있다.

〔실시 형태 8]

또 다른 실시 형태에 대해 도26 내지 도29에 기초하여 설명하면 이하와 같다. 또한, 전술한 실시 형태 1 내지 7과 동일한 기능을 갖는 구성 요소에 대해서는 동일한 부호를 첨부하고, 그 설명을 생략한다.

본 발명의 실시 형태 6에 기재한 도18에 나타낸 회로 구성을 사용한 경우에, 외부에서의 입력 신호인 클록 신호 SCKㆍSCKB가 위상 어긋남을 일으킨 상태로 입력되었을 때 오동작을 일으키는 것을 방지한 것이다. 도28 및 도29를 사용하여 스캔이 정상적으로 행해지지 않는 경우의 구조에 대해 설명한다. 도28은, 도18의 구성에서 각 신호명을 기재한 것이고, 도29는 그들의 신호 파형을 나타낸 것이다. 도28에 있어서, 아날로그 스위치(112)의 출력 신호를 Y, 레벨 시프터(3b)의 출력 신호를 SMPB라고 한다. 또한, 그들의 부호의 직후에는 조의 번호가 괄호 쓰기로 첨부된다.

도29에 나타낸 바와 같이, 클록 신호 SCKB는 클록 신호 SCK에 대해, 도19의 경우보다 ??t만큼 지연하도록 어긋나 있고, 서로 동기하고 있지 않은 것으로 한다. 또한, 이 경우, 출력 신호 Q(i-1)은 i번째의 조에 입력되지만, 초단의 조에 있어서는 외부로부터 제공되는 소정의 스타트 펄스 신호인 것으로 한다. 출력 신호 Q(i-1)이 하이 레벨인 동안은, i번째의 조의 아날로그 스위치(112)는 도통하여 클록 신호 SCK를 통하는 것으로 된다. 따라서, 클록 신호 SCK의 상승에서 신호 Y(i)가 상승하게 되고, 그 신호 Y(i)가 i번째의 조의 플립플롭 FF의 세트 신호이기 때문에, 신호 Y(i)의 상승을 받아, 약간 지연되어 출력 신호 Q(i)가 상승한다. 여기까지는 정상시의 동작과 전혀 변함이 없다.

이 후, 출력 신호 Q(i)가 상승함으로써 i+1번째의 조의 아날로그 스위치(112)가 도통하여 클록 신호 SCKB를 통하는 것으로 된다. 여기에서, 클록 신호 SCKB의 클록 신호 SCK에 대한 지연이, 신호 Y(i)에 대한 출력 신호 Q(i)의 지연보다 크면, 출력 신호 Q(i)가 상승했을 때 클록 신호 SCKB가 하이 레벨인 것으로부터, 이 출력 신호 Q(i)의 상승과 동시에 신호 Y(i+1)이 상승하게 된다. 클록 신호 SCK와 클록 신호 SCKB가 정확히 서로 역상으로 되는 정상 동작시에는, 신호 Y(i)의 상승으로부터 반클록분 후의 클록 신호 SCKB의 상승에서 신호 Y(i+1)이 상승하는 것은 당연하기 때문에, 도29에서는 출력 신호 Q(i+1)은 반클록분 빨리 상승하게 되고, 그에 의해 리세트되는 출력 신호 Q(i)는 매우 짧은 기간에 하강하게 된다. 클록 신호 SCK와 클록 신호 SCKB의 어긋남에 의해 잘못된 위치에 신호 Y(i+1)의 펄스가 발생하고 있고, 이는 그 후단의 플립플롭 FF에 잘못된 세트 신호로서 입력된다. 따라서, i번째 이후의 조에 있어서, 정상적인 스캔 펄스(출력 신호 Q)가 얻어지지 않아 레벨 시프터(3b)의 출력 신호 SMPB가 정상적이지 않기 때문에, 당연히 샘플링에도 오동작을 일으키게 된다.

다음에, 이와 같은 오동작을 개선한 구성을 도26 및 도27에 기초하여 설명한다. 도26에, 본 실시 형태에 관한 표시 장치인 액정 표시 장치에 구비되는 소스 드라이버(123) 및 그 주변의 구성을 나타낸다. 액정 표시 장치는 그 외, 실시 형태 1과 같이, 표시 패널(1) 및 게이트 드라이버(2)를 구비하고 있다.

소스 드라이버(123)는, 도18의 소스 드라이버(111)에 있어서 아날로그 스위치(112)를 오동작 방지 회로(123a)로 치환한 것이다. 오동작 방지 회로(123a)는, 인버터(124), 2입력 NOR회로(125), 2입력 NAND회로(126), 및, 인버터(127)을 구비하고 있다. 인버터(124)의 입력단자는, 짝수 번째의 조에서는 클록 신호 SCK의 라인에 접속되어 있고, 홀수 번째의 조에서는 클록 신호 SCKB의 라인에 접속되어 있다. 인버터(124)의 출력 단자는, NOR회로(125)의 일방의 입력단자에 접속되어 있다. NOR회로(125)의 타방의 입력단자는, 짝수 번째의 조에서는 클록 신호 SCKB의 라인에 접속되어 있고, 홀수 번째의 조에서는 클록 신호 SCK의 라인에 접속되어 있다. 도26에서는 i를 짝수로 하고 있다. 또한, 상기 짝수 번째의 조에 대한 접속 관계와 상기 홀수 번째의 조에 대한 접속 관계는 상기의 역으로 해도 좋다.

NOR회로(125)의 출력 단자는, NAND회로(126)의 일방의 입력단자에 접속되어 있다. NAND회로(126)의 타방의 입력단자는, 전단의 조의 플립플롭 FF의 출력 단자 Q에 접속되어 있다. 또한, 초단의 조에 있어서는 NAND회로(126)의 상기 타방의 입력단자에는 전술한 스타트 펄스 신호가 입력된다. NAND회로(126)의 출력 단자는 인버터(127)의 입력단자에 접속되어 있다. 인버터(127)의 출력 단자는 같은 조의 플립플롭 FF의 세트 단자 S에 접속되어 있다.

이하에서는, NOR회로(125)의 출력 신호를 A, 인버터(127)의 출력 신호를 X, 레벨 시프터(3b)의 출력 신호를 SMPB로 한다. 또한, 그들의 부호의 직후에는 조의 번호가 괄호를 써서 첨부된다.

도27에 나타낸 바와 같이, 클록 신호 SCKB는 클록 신호 SCK에 대해, 도19의 경우보다 Δt만큼 지연하도록 어긋나 있고, 서로 동기하고 있지 않은 것으로 한다. 오동작 방지 회로(123a)는, 클록 신호 SCKㆍSCKB를 입력 신호로 하고, 이들을 인버 터(124)와 NOR회로(125)에 통하게 하여 신호 A(i)를 생성한다. 도27에 나타낸 바와 같이, i번째의 조에서는, 클록 신호 SCK가 하이 레벨로 또한 클록 신호 SCKB가 로우 레벨일 때만 신호 A(i)는 하이 레벨로 되고, 그 이외의 경우는 신호 A(i)는 로우 레벨로 된다. 클록 신호 SCK와 클록 신호 SCKB의 오동작 방지 회로(123a)의 입력 위치가 짝수 번째와 홀수 번째에서 번갈아 절체되기 때문에, i+1번째에서는 클록 신호 SCKB가 인버터(124)에 입력되고, 클록 신호 SCKB가 하이 레벨로 또한 클록 신호 SCK가 로우 레벨일 때만 신호 A(i+1)은 하이 레벨로 되고, 그 이외일 때는 신호 A(i+1)은 로우 레벨로 된다.

생성된 신호 A(i)와 출력 신호 Q(i-1)을 NAND회로(126)에 입력하고, 당해 NAND회로(126)와 인버터(127)로 구성되는 회로를 통하게 하여, 신호 X(i)를 발생한다. 이에 의해 신호 X(i)는, 도27에 나타낸 바와 같이, 출력 신호 Q(i-1)과 신호 A(i)가 동시에 하이 레벨일 때 하이 레벨로 되고, 그이외일 때는 로우 레벨로 되는 펄스가 된다. 신호 X(i)가 상승하면 그로부터 약간 지연되어 출력 신호 Q(i)가 상승한다. 이 출력 신호 Q(i)가 하이 레벨로 되고 나서 약 반 클록분이 경과한 시점에서 신호 A(i+1)이 상승하기 때문에, 신호 X(i+1)은 신호 X(i)의 상승으로부터 반클록분 경과한 시점에서 상승한다. 따라서 출력 신호 Q(i+1)은 출력 신호 Q(i)가 상승하고 나서 반 클록분이 경과한 시점에서 상승하고, 출력 신호 Q(i)를 이 상승을 사용하여 리세트한다. 이와 같이 하여, 각 출력 신호 Q는 정상적으로 출력되고, 따라서 출력 신호 SMPB도 정상적으로 출력된다. 이상은 클록 신호 SCKB와 클록 신호 SCK가 어긋나 있는 경우의 설명이지만, 이들이 어긋나 있지 않아도 정상적으로 동작한다.

본 실시 형태에서는, 출력 신호 Q의 펄스를 생성함으로써 클록 신호 SCKㆍSCKB라고 하는 서로 동기하지 않도록 위상이 어긋난 주기 펄스 신호를 사용하고 있다. 그리고, 출력 신호 Q의 펄스시단의 타이밍을 결정하기 위한 펄스 신호인 신호 X를, 전단의 조의 출력 신호 Q와 자단의 조의 신호 A의 조합에 의해 클록 신호 SCKㆍSCKB 중 하나인 클록 신호 SCKB로 규정되는 타이밍을 사용하여 생성하고 있다. 신호 X의 펄스의 생성 타이밍에 의해 출력 신호 Q의 펄스시단이 결정된다. 또한, 이 출력 신호 Q의 펄스시단을 결정하기 위해 사용하는 클록 신호 SCKB의 타이밍을, 도27에 나타낸 바와 같이 각 출력 신호 Q에 대해, 즉 각 조에 대해 다르게 하고 있다. 본 실시 형태에서는, 차단의 조의 출력 신호 Q의 펄스 시단이 결정되면 자단의 조의 출력 신호 Q의 펄스 종단도 정해지기 때문에, 출력 신호 Q의 펄스 종단의 타이밍도 클록 신호 SCKB의 타이밍만을 사용하고, 또한 각 출력 신호 Q간에 다른 타이밍을 사용하여 결정되어 있다.

이에 의해, 클록 신호 SCKㆍSCKB가 서로 동기하지 않도록 위상이 어긋나 있어도, 각 출력 신호 Q의 펄스시단들은, 클록 신호 SCKB의 타이밍에 기초하여 떨어지게 된다. 따라서, 각 출력 신호 Q의 펄스가 다른 출력 신호 Q의 펄스의 영향을 받아 잘못된 위치에 펄스가 발생하거나, 펄스 기간이 부당하게 짧아지거나 하는 것을 방지할 수 있다. 이에 의해, 소스 드라이버(123)는 정상적으로 스캔되고, 출력 신호 SMPB의 펄스는 정상적으로 출력된다.

또한, 클록 신호는 일반적으로 복수라도 좋고, 출력 신호 Q의 펄스시단을 결 정하기 위한 클록 신호는 그 중 어느 하나라도 좋다. 사용하는 클록 신호의 타이밍이, 서로 동기하고 있는 다른 클록 신호의 타이밍과 같은 경우에도, 그 타이밍은 어느 하나의 클록 신호로 규정되는 타이밍으로 간주할 수 있고, 복수의 클록 신호로 규정되는 타이밍은 아니다.

이상, 각 실시 형태에 대해 설명했다. 또한, 이상의 설명에서는 각 펄스로 파형의 둔함이 없는 경우를 예로 들었지만, 파형의 둔함이 있어도 펄스 레벨로 인식할 수 있는 문턱치의 시점에 펄스간에 전술한 지연 시간에 대응하는 시간차가 있으면, 전술한 실시 형태와 같은 취급을 할 수 있다. 이 경우, 상기 기준치의 시점을 펄스시단ㆍㆍ단으로 하면 되고, 전술한 실시 형태에 맞추면, 제1 펄스에 대해서는, 펄스 종단부터 기준 펄스의 시단까지뿐만 아니라, 펄스 종단 이후의 부분도 제거하도록 한 파형 변형을 행한다.

또, 각 실시 형태에서는 트랜지스터의 TFT를 사용한 예를 들었지만,일반적인 MOSFET 등도 좋다

이상과 같이, 본 발명의 펄스 출력 회로(예를 들면, 소스 드라이버(3,51,61,91,101,111,121,123)는, 다른 출력 단자로부터 순차 펄스를 출력하는 펄스 출력 회로에 있어서, 상기 출력 단자로부터 출력되는 펄스의 원 펄스로 하여 제1 펄스를 생성하고, 상기 제1 펄스의 적어도 종단부터 소정 기간 전까지의 레벨을 펄스 레벨의 반전 레벨에 변화시키도록 상기 제1 펄스의 파형 변형을 행하도록 한 후에 펄스 레벨을 소정의 레벨 및 극성으로 한 제2 펄스를 생성하고, 상기 제2 펄 스를 상기 출력 단자로부터 출력하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 회로는, 이상과 같이, 상기 제2 펄스의 펄스 종단을, 상기 제1 펄스의 펄스 종단보다도 상기 소정 기간 전에 시단을 갖는 기준 펄스를 사용하여 결정하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 회로는, 이상과 같이, i번째(i는 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스는, i+k번째(k는 소정의 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제1 펄스임을 특징으로 하고 있다.

본 발명의 펄스 출력 회로는, 이상과 같이, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단을 지연시켜 결정하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 회로는, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 후, 지연된 상기 기준 펄스를, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에 상기 지연된 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 회로는, 이상과 같이, i번째에 상기 제2 펄스를 출력하 는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 펄스와, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 논리에 의해 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 회로는, 이상과 같이, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 종단을 지연시켜 결정하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 회로는, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시키고, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를, 지연된 상기 제2 펄스의 종단의 타이밍으로부터, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 펄스 레벨의 반전 레벨을 제공함으로써 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 회로는, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시킨 펄스와, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스, 또는 상기 기준 펄스를 상기 제2 펄스의 지연보다도 적게 지연시킨 펄스와, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 논리에 의해 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 회로는, 이상과 같이, 상기 제1 펄스를 복수의 주기 펄스 신호를 사용하여 생성하고, 상기 제1 펄스의 시단의 타이밍을, 어느 하나의 상기 주기 펄스 신호로 규정되는 타이밍을 사용하고, 또한, 사용하는 상기 타이밍을 각 상기 제1 펄스에 대해 다르게 하여, 결정하는 것을 특징으로 하고 있다.

본 발명의 표시 장치의 구동 회로(예를 들면, 소스 드라이버(3,51,61,91,101,111,121,123)는, 이상과 같이, 상기 펄스 출력 회로를 구비하고, 상기 제2 펄스를 표시 장치의 비디오 신호의 샘플링 펄스로서 출력하는 것을 특징으로 하고 있다.

본 발명의 표시 장치의 구동 회로는, 이상과 같이, 상기 제1 펄스를 출력하는 시프트 레지스터를 구비하고 있는 것을 특징으로 하고 있다.

본 발명의 표시 장치의 구동 회로는, 이상과 같이, 상기 펄스 출력 회로를 구비하고, 상기 시프트 레지스터가 상기 출력 단자마다 대응한 세트 리세트 플립플롭(예를 들면, FF)를 사용하여 구성되고, i번째의 세트 리세트 플립플롭의 리세트 단자에 i+k번째의 세트 리세트 플립플롭의 출력 신호가 입력되는 것을 특징으로 하고 있다.

본 발명의 표시 장치의 구동 회로는, 이상과 같이, 상기 펄스 출력 회로를 구비하고, 상기 시프트 레지스터가 상기 출력 단자마다 대응한 세트 리세트 플립플롭을 사용하여 구성되고, 각 상기 세트 리세트 플립플롭의 전에 각 상기 세트 리세트 플립플롭의 입력 신호의 전원 전압 변환을 행하는 레벨 시프터(예를 들면, LS)가 제공되고, i번째의 세트 리세트 플립플롭의 리세트 단자에 i+k번째의 세트 리세트 플립플롭 전의 상기 레벨 시프터의 출력 신호가 입력해지는 것을 특징으로 하고 있다.

본 발명의 표시 장치는, 이상과 같이, 상기 표시 장치의 구동 회로를 구비하고 있는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 방법은, 이상과 같이, 다른 출력 단자로부터 순차 펄스를 출력하는 펄스 출력 방법으로, 상기 출력 단자로부터 출력되는 펄스의 원 펄스로 하여 제1 펄스를 생성하고, 상기 제1 펄스의 적어도 종단부터 소정 기간 전까지의 레벨을 펄스 레벨의 반전 레벨에 변화시키도록 상기 제1 펄스의 파형 변형을 행하도록 한 다음에 펄스 레벨을 소정의 레벨 및 극성으로 한 제2 펄스를 생성하고, 상기 제2 펄스를 상기 출력 단자로부터 출력하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 방법은, 이상과 같이, 상기 제2 펄스의 펄스 종단을, 상기 제1 펄스의 펄스 종단보다도 상기 소정 기간 전에 시단을 갖는 기준 펄스를 사용하여 결정하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 방법은, 이상과 같이, i번째(i는 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스는, i+k번 째(k는 소정의 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제1 펄스인 것을 특징으로 하고 있다.

본 발명의 펄스 출력 방법은, 이상과 같이, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단을 지연시켜 결정하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 방법은, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 후, 지연된 상기 기준 펄스를, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에 상기 지연된 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 방법은, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 펄스와, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 논리에 의해 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 방법은, 이상과 같이, i+k번째에 상기 제2 펄스를 출력 하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 종단을 지연시켜 결정하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 방법은, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시키고, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를, 지연된 상기 제2 펄스의 종단의 타이밍부터, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 방법은, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시킨 펄스와, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스, 또는 상기 기준 펄스를 상기 제2 펄스의 지연보다도 적게 지연시킨 펄스와, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스와의 논리에 의해 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 방법은, 이상과 같이, 상기 제1 펄스를 복수의 주기 펄 스 신호를 사용하여 생성하고, 상기 제1 펄스의 시단의 타이밍을, 어느 하나의 상기 주기 펄스 신호로 규정되는 타이밍을 사용하고, 또한, 사용하는 상기 타이밍을 각 상기 제1 펄스에 대해 다르게 하여, 결정하는 것을 특징으로 하고 있다.

본 발명의 펄스 출력 회로는, 이상과 같이, 다른 출력 단자로부터 순차 펄스를 출력하는 펄스 출력 회로에 있어서, 상기 출력 단자로부터 출력되는 펄스의 원 펄스로 하여 제1 펄스를 생성하고, 상기 제1 펄스의 적어도 종단부터 소정 기간 전까지의 레벨을 펄스 레벨의 반전 레벨에 변화시키도록 상기 제1 펄스의 파형 변형을 행하도록 한 다음에 펄스 레벨을 소정의 레벨 및 극성으로 한 제2 펄스를 생성하고, 상기 제2 펄스를 상기 출력 단자로부터 출력하는 구성이다.

본 발명의 펄스 출력 회로는, 이상과 같이, 상기 제2 펄스의 펄스 종단을, 상기 제1 펄스의 펄스 종단보다도 상기 소정 기간 전에 시단을 갖는 기준 펄스를 사용하여 결정하는 구성이다.

이에 따라, 제1 펄스의 소정 기간 분의 펄스 레벨 반전을, 기준 펄스의 시단을 사용하여 용이하게 행할 수 있는 효과를 제공한다.

본 발명의 펄스 출력 회로는, 이상과 같이, i번째(i는 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스는, i+k번째(k는 소정의 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제1 펄 스인 구성이다.

이에 따라, 기준 펄스를 제1 펄스로 겸할 수 있어, 별도 신호를 생성하지 않아도 좋다고 하는 효과를 제공한다.

본 발명의 펄스 출력 회로는, 이상과 같이, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단을 지연시켜 결정하는 구성이다.

이에 따라, i번째에 출력하는 제2 펄스와 i+k번째에 출력하는 제2 펄스를 겹치지 않도록 할 수 있는 효과를 제공한다.

본 발명의 펄스 출력 회로는, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 후, 지연된 상기 기준 펄스를, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에 상기 지연된 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 구성이다.

이에 따라, 지연시킨 기준 펄스와, 기준 펄스의 지연에 관계없는 반전 레벨의 부여에 의해 서로 겹치지 않는 제2 펄스를 용이하게 생성할 수 있는 효과를 제공한다.

본 발명의 펄스 출력 회로는, 이상과 같이, i번째에 상기 제2 펄스를 출력하 는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 펄스와, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 논리에 의해 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 구성이다.

이에 따라, 논리합, 논리곱 또는 아날로그 스위치 등의 논리 소자에 의해 펄스의 논리만으로, 서로 겹치지 않는 제2 펄스를 용이하게 생성할 수 있는 효과를 제공한다.

본 발명의 펄스 출력 회로는, 이상과 같이, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 종단을 지연시켜 결정하는 구성이다.

본 발명의 펄스 출력 회로는, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시키고, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를, 지연된 상기 제2 펄스의 종단의 타이밍부터, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단 자의 상기 제2 펄스를 생성하는 구성이다.

이에 따라, 지연시킨 전단의 제2 펄스와, 자단의 제2 펄스에 대한 기준 펄스와, 전단의 제2 펄스에 대한 기준 펄스의 지연에 관계없는 반전 레벨의 부여에 의해 서로 겹치지 않는 제2 펄스를 용이하게 생성할 수 있는 효과를 제공한다.

본 발명의 펄스 출력 회로는, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시킨 펄스와, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스, 또는 상기 기준 펄스를 상기 제2 펄스의 지연보다도 적게 지연시킨 펄스와, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스와의 논리에 의해 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 구성이다.

본 발명의 펄스 출력 회로는, 이상과 같이, 상기 제1 펄스를 복수의 주기 펄스 신호를 사용하여 생성하고, 상기 제1 펄스의 시단의 타이밍을, 어느 하나의 상기 주기 펄스 신호만의 타이밍을 사용하고, 또한, 사용하는 상기 타이밍을 각 상기 제1 펄스에 대해 다르게 하여, 결정하는 구성이다.

이에 따라, 각 주기 펄스 신호가 동기하지 않도록 위상이 어긋나 있어도 각 제1 펄스의 시단끼리는, 어느 주기 펄스 신호의 타이밍에 기초하여 떨어지게 된다. 따라서, 각 제1 펄스가 다른 제1 펄스의 영향을 받아 잘못된 위치에 펄스가 발생하거나, 펄스 기간이 부당하게 짧아지거나 하는 것을 방지할 수 있는 효과를 제공한다.

본 발명의 표시 장치의 구동 회로는, 이상과 같이, 상기 펄스 출력 회로를 구비하고, 상기 제2 펄스를 표시 장치의 비디오 신호의 샘플링 펄스로서 출력하는 구성이다.

이에 따라, 다른 출력 단자로부터 순차적으로 샘플링 펄스를 출력함에 따라, 각 샘플링 펄스의 종단의 지연을 적게 할 수 있고, 비디오 신호를 정상적으로 샘플링 할 수 있는 효과를 제공한다.

본 발명의 표시 장치의 구동 회로는, 이상과 같이, 상기 제1 펄스를 출력하는 시프트 레지스터를 구비하고 있는 구성이다.

이에 따라, 시프트 레지스터를 사용하는 구동 회로에 대해, 비디오 신호가 정상적인 샘플링을 가능케 하는 효과를 제공한다.

본 발명의 표시 장치의 구동 회로는, 이상과 같이, 상기 펄스 출력 회로를 구비하고, 상기 시프트 레지스터가 상기 출력 단자마다 대응한 세트 리세트 플립플롭을 사용하여 구성되고, i번째의 세트 리세트 플립플롭의 리세트 단자에 i+k번째의 세트 리세트 플립플롭의 출력 신호가 입력되는 구성이다.

이에 따라, 세트 리세트 플립플롭의 출력 펄스를 제1 펄스로 하여, i번째의 세트 리세트 플립플롭의 출력 펄스가, i+k번째의 세트 리세트 플립플롭의 출력 펄스의 시단보다 지연되어 종단하는 것을 이용한 샘플링 펄스의 생성을 행할 수 있는 효과를 제공한다.

본 발명의 표시 장치의 구동 회로는, 이상과 같이, 상기 펄스 출력 회로를 구비하고, 상기 시프트 레지스터가 상기 출력 단자마다 대응한 세트 리세트 플립플롭을 사용하여 구성되고, 각 상기 세트 리세트 플립플롭의 전에 각 상기 세트 리세트 플립플롭의 입력 신호의 전원 전압 변환을 행하는 레벨 시프터가 제공되고, i번째의 세트 리세트 플립플롭의 리세트 단자에 i+k번째의 세트 리세트 플립플롭 앞의 상기 레벨 시프터의 출력 신호가 입력되는 구성이다.

이에 따라, 세트 리세트 플립플롭의 출력 펄스를 제1 펄스로 하여, i번째의 세트 리세트 플립플롭의 출력 펄스가, i+k번째의 레벨 시프터의 출력 펄스의 시단보다 지연되어 종단하는 것을 이용한 샘플링 펄스의 생성을 행할 수 있는 효과를 제공한다.

본 발명의 표시 장치는, 이상과 같이, 상기 표시 장치의 구동 회로를 구비하고 있는 구성이다.

이에 따라, 비디오 신호가 정상적으로 샘플링된 양호한 표시를 할 수 있는 효과를 제공한다.

본 발명의 펄스 출력 방법은, 이상과 같이, 다른 출력 단자로부터 순차 펄스를 출력하는 펄스 출력 방법으로, 상기 출력 단자로부터 출력되는 펄스의 원 펄스로 제1 펄스를 생성하고, 상기 제1 펄스의 적어도 종단으로부터 소정 기간 전까지의 레벨을 펄스 레벨의 반전 레벨로 변화시키도록 상기 제1 펄스의 파형 변형을 행하도록 한 다음에 펄스 레벨을 소정의 레벨 및 극성으로 한 제2 펄스를 생성하고, 상기 제2 펄스를 상기 출력 단자로부터 출력하는 구성이다.

이에 따라, 다른 출력 단자로부터 순차 펄스를 출력함에 있어, 제1 펄스의 종단보다도 전에 종단하는 제2 펄스를 출력하므로, 각 펄스의 종단의 지연을 적게 할 수 있는 효과를 제공한다.

본 발명의 펄스 출력 방법은, 이상과 같이, 상기 제2 펄스의 펄스 종단을, 상기 제1 펄스의 펄스 종단보다도 상기 소정 기간 전에 시단을 갖는 기준 펄스를 사용하여 결정하는 구성이다.

본 발명의 펄스 출력 방법은, 이상과 같이, i번째(i는 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스는, i+k번째(k는 소정의 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제1 펄스인 구성이다.

이에 따라, 기준 펄스를 제1 펄스로 겸하게 할 수 있어, 별도 신호를 생성하지 않아도 좋다고 하는 효과를 제공한다.

본 발명의 펄스 출력 방법은, 이상과 같이, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단을 지연시켜 결정하는 구성이다.

이에 따라, i번째에 출력하는 제2 펄스와 i+k번째에 출력하는 제2 펄스를 겹 치지 않도록 할 수 있는 효과를 제공한다.

본 발명의 펄스 출력 방법은, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 후, 지연된 상기 기준 펄스를, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에 상기 지연하도록 한 다음에 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 구성이다.

본 발명의 펄스 출력 방법은, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 펄스와, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스와의 논리에 의해 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 구성이다.

본 발명의 펄스 출력 방법은, 이상과 같이, i+k번째에 상기 제2 펄스를 출력 하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 종단을 지연시켜 결정하는 구성이다.

본 발명의 펄스 출력 방법은, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시키고, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를, 지연된 상기 제2 펄스의 종단의 타이밍부터, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 펄스 레벨의 반전 레벨을 제공함으로써 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 구성이다.

이에 따라, 지연시킨 제2 펄스와, 기준 펄스와, 기준 펄스의 지연에 관계없는 반전 레벨의 부여에 의해 서로 겹치지 않는 제2 펄스를 용이하게 생성할 수 있는 효과를 제공한다.

본 발명의 펄스 출력 방법은, 이상과 같이, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시킨 펄스와, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스, 또는 상기 기준 펄스를 상기 제2 펄스의 지연보다도 적게 지연시킨 펄스와, i+k번째에 상기 제2 펄 스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스와의 논리에 의해 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 구성이다.

본 발명의 펄스 출력 방법은, 이상과 같이, 상기 제1 펄스를 복수의 주기 펄스 신호를 사용하여 생성하고, 상기 제1 펄스의 시단의 타이밍을, 어느 하나의 상기 주기 펄스 신호만의 타이밍을 사용하고, 또한, 사용하는 상기 타이밍을 각 상기 제1 펄스에 대해 다르게 하여, 결정하는 구성이다.

이에 따라, 각 주기 펄스 신호가 동기하지 않도록 위상이 어긋나 있어도 각 제1 펄스의 시단들은, 어느 주기 펄스 신호의 타이밍에 기초하여 떨어지게 된다. 따라서, 각 제1 펄스가 다른 제1 펄스의 영향을 받아 잘못된 위치에 펄스가 발생하거나, 펄스 기간이 부당하게 짧아지거나 하는 것을 방지할 수 있는 효과를 제공한다.

이와 같이 본 발명은, 데이터를 순차적으로 데이터선에 기입하는 표시 장치 일반에 바람직하게 사용할 수 있다.

발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시 형태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 명백히 하는 것으로, 그와 같은 구체적인 예에만 한정하여 협의로 해석되는 것이 아니고, 본 발명의 정신과 다음에 기재 하는 특허청구범위 내에서 여러가지로 변경하여 실시할 수 있는 것이다.

Claims

서로 다른 출력 단자로부터 순차 펄스를 출력하는 펄스 출력 회로에 있어서,

상기 출력 단자로부터 출력되는 펄스의 원 펄스로서 제1 펄스를 생성하는 레벨 시프터;

상기 제1 펄스의 하강을 나타내는 종단부터 소정 기간 전까지의 레벨을 펄스 레벨의 반전 레벨로 변화시키도록 상기 제1 펄스의 파형 변형을 행하는 플립플롭; 및

상기 파형 변형된 제1 펄스로부터, 펄스 레벨을 소정의 레벨 및 극성으로 한 제2 펄스를 생성하고, 상기 제2 펄스를 상기 출력 단자로부터 출력하는 지연용 인버터 회로를 포함하는 펄스 출력 회로.
제1항에 있어서, 상기 제2 펄스의 펄스 종단을, 상기 제1 펄스의 펄스 종단보다도 상기 소정 기간 전에 시단을 갖는 기준 펄스를 사용하여 결정하는 펄스 출력 회로.
제2항에 있어서, i번째(i는 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스는, i+k번째(k는 소정의 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제1 펄스인 펄스 출력 회로.
제2항에 있어서, i+k번째(i는 자연수, k는 소정의 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단을 지연시 켜 결정하는 펄스 출력 회로.
제4항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 후, 지연된 상기 기준 펄스를, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에 상기 지연된 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 회로.
제4항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 펄스가, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 상승을 나타내는 시단보다 지연되어 종단하는 것을 이용하여, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 회로.
제3항에 있어서, i+k번째(i는 자연수, k는 소정의 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단을 지연시켜 결정하는 펄스 출력 회로.
제7항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 후, 지연된 상기 기준 펄스를, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에 상기 지연된 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 회로.
제7항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 펄스가, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 상승을 나타내는 시단보다 지연되어 종단하는 것을 이용하여, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 회로.
제2항에 있어서, i+k번째(i는 자연수, k는 소정의 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 종단을 지연시켜 결정하는 펄스 출력 회로.
제10항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시켜, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를, 지연된 상기 제2 펄스의 종단의 타이밍부터, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 회로.
제10항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시킨 펄스가, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 상승을 나타내는 시단보다 지연되어 종단하는 것을 이용하여, 또는,

상기 기준 펄스를 상기 제2 펄스의 지연보다도 적게 지연시킨 펄스가, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 상승을 나타내는 시단보다 지연되어 종단하는 것을 이용하여,

상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 회로.
제3항에 있어서, i+k번째(i는 자연수, k는 소정의 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 종단을 지연시켜 결정하는 펄스 출력 회로.
제13항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시켜, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를, 지연된 상기 제2 펄스의 종단의 타이밍부터, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 회로.
제13항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시킨 펄스가, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 상승을 나타내는 시단보다 지연되어 종단하는 것을 이용하여, 또는

상기 기준 펄스를 상기 제2 펄스의 지연보다도 적게 지연시킨 펄스가, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 상승을 나타내는 시단보다 지연되어 종단하는 것을 이용하여,

상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 회로.
제1항에 있어서, 상기 제1 펄스를 복수의 주기 펄스 신호를 사용하여 생성하고, 상기 제1 펄스의 시단의 타이밍을, 어느 하나의 상기 주기 펄스 신호로 규정되는 타이밍을 사용하고, 또한, 사용하는 상기 타이밍을 각 상기 제1 펄스에 대해 다르게 하여, 결정하는 펄스 출력 회로.
펄스 출력 회로를 구비하고, 제2 펄스를 표시 장치의 비디오 신호의 샘플링 펄스로서 출력하는 표시 장치의 구동 회로에 있어서,

상기 펄스 출력 회로는, 서로 다른 출력 단자로부터 순차 펄스를 출력하는 펄스 출력 회로이고,

상기 펄스 출력 회로는, 상기 출력 단자로부터 출력되는 펄스의 원 펄스로서 제1 펄스를 생성하는 레벨 시프터;

상기 제1 펄스의 하강을 나타내는 종단부터 소정 기간 전까지의 레벨을 펄스 레벨의 반전 레벨로 변화시키도록 상기 제1 펄스의 파형 변형을 행하는 플립플롭; 및

상기 파형 변형된 제1 펄스로부터, 펄스 레벨을 소정의 레벨 및 극성으로 한 상기 제2 펄스를 생성하고, 상기 제2 펄스를 상기 출력 단자로부터 출력하는 지연용 인버터 회로를 포함하는 표시 장치의 구동 회로.
제17항에 있어서, 상기 제1 펄스를 출력하는 시프트 레지스터를 구비하고 있는 표시 장치의 구동 회로.
제18항에 있어서, 상기 펄스 출력 회로는, 상기 제2 펄스의 펄스 종단을, 상 기 제1 펄스의 펄스 종단보다도 상기 소정 기간 전에 시단을 갖는 기준 펄스를 사용하여 결정하는 동시에,

i번째(i는 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스는, i+k번째(k는 소정의 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제1 펄스이고,

상기 시프트 레지스터가 상기 출력 단자마다 대응한 세트 리세트 플립플롭을 사용하여 구성되고, i번째의 세트 리세트 플립플롭의 리세트 단자에 i+k번째의 세트 리세트 플립플롭의 출력 신호가 입력되는 표시 장치의 구동 회로.
제18항에 있어서, 상기 펄스 출력 회로는, 상기 제2 펄스의 펄스 종단을, 상기 제1 펄스의 펄스 종단보다도 상기 소정 기간 전에 시단을 갖는 기준 펄스를 사용하여 결정하는 동시에,

i번째(i는 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스는, i+k번째(k는 소정의 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제1 펄스이고,

상기 시프트 레지스터가 상기 출력 단자마다 대응한 세트 리세트 플립플롭을 사용하여 구성되고, 각 상기 세트 리세트 플립플롭의 앞에 각 상기 세트 리세트 플립플롭의 입력 신호의 전원 전압 변환을 행하는 레벨 시프터가 제공되고, i번째의 세트 리세트 플립플롭의 리세트 단자에 i+k번째의 세트 리세트 플립플롭 앞의 상기 레벨 시프터의 출력 신호가 입력되는 표시 장치의 구동 회로.
표시 장치의 구동 회로를 구비하고 있는 표시 장치로서,

상기 표시 장치의 구동 회로는, 펄스 출력 회로를 구비하고, 제2 펄스를 표시 장치의 비디오 신호의 샘플링 펄스로서 출력하는 표시 장치의 구동 회로에 있어서,

상기 펄스 출력 회로는, 서로 다른 출력 단자로부터 순차 펄스를 출력하는 펄스 출력 회로이고,

상기 펄스 출력 회로는, 상기 출력 단자로부터 출력되는 펄스의 원 펄스로서 제1 펄스를 생성하는 레벨 시프터;

상기 제1 펄스의 하강을 나타내는 종단부터 소정 기간 전까지의 레벨을 펄스 레벨의 반전 레벨로 변화시키도록 상기 제1 펄스의 파형 변형을 행하는 플립플롭; 및

상기 파형변형된 제1 펄스로부터, 펄스 레벨을 소정의 레벨 및 극성으로 되도록 한 다음에 제2 펄스를 생성하고, 상기 제2 펄스를 상기 출력 단자로부터 출력하는 지연용 인버터 회로를 포함하는 표시 장치.
서로 다른 출력 단자로부터 순차 펄스를 출력하는 펄스 출력 방법에 있어서,

상기 출력 단자로부터 출력되는 펄스의 원 펄스로서 제1 펄스를 생성하는 레벨 시프터의 제1 펄스 생성 단계;

상기 제1 펄스의 하강을 나타내는 종단부터 소정 기간 전까지의 레벨을 펄스레벨의 반전 레벨로 변화시키도록 상기 제1 펄스의 파형 변형을 행하는 플립플롭의 파형 변형 단계; 및

상기 파형 변형된 제1 펄스로부터, 펄스 레벨을 소정의 레벨 및 극성으로 한 제2 펄스를 생성하고, 상기 제2 펄스를 상기 출력 단자로부터 출력하는 지연용 인버터 회로의 제2 펄스 생성단계를 포함하는 펄스 출력 방법.
제22항에 있어서, 상기 제2 펄스의 펄스 종단을, 상기 제1 펄스의 펄스 종단보다도 상기 소정 기간 전에 시단을 갖는 기준 펄스를 사용하여 결정하는 펄스 출력 방법.
제23항에 있어서, i번째(i는 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스는, i+k번째(k는 소정의 자연수)에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제1 펄스인 펄스 출력 방법.
제23항에 있어서, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단을 지연시켜 결정하는 펄스 출력 방법.
제25항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 후, 지연된 상기 기준 펄스를, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에 상기 지연된 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 방법.
제25항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 펄스가, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 상승을 나타내는 시단보다 지연되어 종단하는 것을 이용하여, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 방법.
제24항에 있어서, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단을 지연시켜 결정하는 펄스 출력 방법.
제28항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 후, 지연된 상기 기준 펄스를, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에 상기 지연된 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 방법.
제28항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를 지연시킨 펄스가, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 상승을 나타내는 시단보다 지연되어 종단하는 것을 이용하여, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 방법.
제23항에 있어서, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 종단을 지연시켜 결정하는 펄스 출력 방법.
제31항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시켜, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를, 지연된 상기 제2 펄스의 종단의 타이밍부터, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 방법.
제31항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시킨 펄스가, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 상승을 나타내는 시단보다 지연되어 종단하는 것을 이용하여, 또는

상기 기준 펄스를 상기 제2 펄스의 지연보다도 적게 지연시킨 펄스가, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 상승을 나타내는 시단보다 지연되어 종단하는 것을 이용하여,

상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 방법.
제24항에 있어서, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 시단을, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스의 종단을 지연시켜 결정하는 펄스 출력 방법.
제34항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시켜, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스를, 지연된 상기 제2 펄스의 종단의 타이밍부터, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 시단의 타이밍까지 사용하는 동시에, 상기 타이밍 이후에, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 펄스 레벨의 반전 레벨을 부여함으로써, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 방법.
제34항에 있어서, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 지연시킨 펄스가, i번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 상승을 나타내는 시단보다 지연되어 종단하는 것을 이용하여, 또는

상기 기준 펄스를 상기 제2 펄스의 지연보다도 적게 지연시킨 펄스가, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스에 대한 상기 기준 펄스의 상승을 나타내는 시단보다 지연되어 종단하는 것을 이용하여, 상기 제1 펄스의 상기 파형 변형을 행하여, i+k번째에 상기 제2 펄스를 출력하는 상기 출력 단자의 상기 제2 펄스를 생성하는 펄스 출력 방법.
제22항에 있어서, 상기 제1 펄스를 복수의 주기 펄스 신호를 사용하여 생성하고, 상기 제1 펄스의 시단의 타이밍을, 어느 하나의 상기 주기 펄스 신호로 규정되는 타이밍을 사용하고, 또한, 사용하는 상기 타이밍을 각 상기 제1 펄스에 대해 다르게 하여, 결정하는 펄스 출력 방법.