CN100514405C - 显示装置的驱动电路 - Google Patents

Abstract

本发明公开了一种显示装置的驱动电路，包括第一至第N触发信号产生级(N为大于0的整数)，其中第i触发信号产生级(i介于2～N的整数)包括第i移位寄存器与第i逻辑门，第i移位寄存器将第i触发信号产生级的输入信号进行三态反相而得第i三态反相信号，并将第i三态反相信号再经三态反相成第i+1触发信号产生级的输入信号，第i逻辑门根据第i三态反相信号与第i+1触发信号产生级的输入信号而产生第i逻辑信号，第i-1触发信号产生级根据第i逻辑信号而产生第i-1触发信号。

Description

显示装置的驱动电路

技术领域

本发明有关于一种显示装置的驱动电路，且特别有关于一种不需外加输出使能信号以节省耗能的显示装置的驱动电路。

背景技术

目前显示装置的驱动电路包括栅极驱动电路(gate driver)与源极驱动电路(source driver)。栅极驱动电路与源极驱动电路都包括触发信号产生电路。在栅极驱动电路中，触发信号产生电路，比如当成扫描电路，用于产生栅极开/关信号，以控制像素的开/关。而在源极驱动电路中，触发信号产生电路可当成移位寄存器(shift register)级，用以产生复数个触发信号，以触发数据锁存器(data latch)。

现有的扫描电路是利用移位寄存器(Shift Register)所产生的信号与输出使能信号(Output Enable，OE)来做与逻辑(AND)运算，以达到可以分开扫描电路的相邻两个扫描级扫描信号的效果，避免相邻扫描信号线同时开启，而造成显示错误。传统扫描电路中的每一扫描级电路如图1所示。

图1为传统型扫描电路的每一扫描级的电路图。请参照图1，其包括第一三态反相器101、第一反相器102、第二三态反相器103、第三三态反相器104、第二反相器105、第四三态反相器106、与非门107、以及第三反相器108，其中每一三态反相器皆具有一时钟脉冲输入端与一反相时钟脉冲输入端。

第一三态反相器101接收前一扫描级所产生的输入信号IN(然而，第一扫描级的输入信号IN为从扫描电路外部所输入的外部输入信号)，并依据时钟脉冲信号CK与反相时钟脉冲信号CKB来将输入信号进行三态反相之后输出。反相时钟脉冲信号CKB为将时钟脉冲信号CK反相而得。三态反相的动作描述如下：若输入信号IN为逻辑1(即高电位)，而此时之时钟脉冲信号CK也为逻辑1，则第一三态反相器101将输入信号IN反相为逻辑0(即低电位)，然而，若此时的时钟脉冲信号CK为逻辑0，则第一三态反相器101将输入信号IN保持为逻辑1。若输入信号IN为逻辑0，而此时的时钟脉冲信号CK也为逻辑0，则第一三态反相器101将输入信号IN反相为逻辑1，然而，若此时之时钟脉冲信号CK为逻辑1，则第一三态反相器101将输入信号IN保持为逻辑0。三态反相的真值表描述如下：

以下之说明书中所提到的三态反相动作请参照图1的第一三态反相器101的动作方式，不再加以赘述。

第一反相器102接收第一三态反相器101的输出，并将第一三态反相器101的输出进行反相之后输出。第二三态反相器103依据时钟脉冲信号CK与反相时钟脉冲信号CKB来将第一反相器102的输出进行三态反相之后输出，并且第二三态反相器103的输出也反馈至第一反相器102的输入。第三三态反相器104依据时钟脉冲信号CK与反相时钟脉冲信号CKB来将第二三态反相器103的输出进行三态反相之后输出。第二反相器105接收第三三态反相器104的输出，并将第三三态反相器104的输出进行反相之后输出。第四三态反相器106也依据时钟脉冲信号CK与反相时钟脉冲信号CKB来将第二反相器105进行三态反相之后输出，并且第四三态反相器106的输出也反馈至第二反相器105的输入。第四三态反相器106的输出信号即为下一扫描级的输入信号。

接着，将第二反相器105的输出与输出使能信号OE经由与非门107与第三反相器108的逻辑运算而产生扫描信号OUTPUT1。扫描信号OUTPUT1即为第一扫描级所产生的信号，用于驱动面板中的显示单元(像素)。如此一来便可得到彼此不相重叠的扫描信号OUTPUT1～OUTPUTN。扫描信号OUTPUTN代表由第N扫描级所产生的扫描信号。以下利用连续5级的扫描级所输出的扫描信号来说明输出使能信号OE与各个扫描级所输出的扫描信号彼此之间的关系，如图2所示。

图2为现有的扫描电路的连续5级的扫描级所输出的扫描信号的波形图。请参照图2，图2中的IN表示为外部输入信号、CK表示为时钟脉冲信号、OE表示为输出使能信号、OUTPUT1至OUTPUT5表示为第一扫描级至第五扫描级所输出的扫描信号。由图2可以知道，在外部输入信号IN的脉冲(pulse，如图2的201所示)输入至扫描电路之后，第一扫描级至第五扫描级所输出的扫描信号OUTPUT1至OUTPUT5，每两个扫描信号(如图2之202与203所示)之间的时间差距恰好会等于输出使能信号OE的两个脉冲(如图2的204与205所示)之间的时间差距，可由两个虚线(如图2的206与207所示)来表示脉冲202、203、204、以及205彼此之间的关系。而且，各扫描信号的脉冲宽度也等于输出使能信号OE的脉冲宽度。脉冲208与脉冲201都为外部输入信号IN的脉冲。

然而，由图2中也可以得知，因现有技术必需利用输出使能信号OE来令相邻扫描信号不致于重叠，此输出使能信号OE会额外增加扫描电路的耗电量。

发明内容

本发明的目的之一在提供一种显示装置的驱动电路，其不需外加输出使能信号便具有分开相邻触发信号的效果。

为达成上述及其他目的，本发明提出一种显示装置的驱动电路，其中：

第i触发信号产生级，i介于2～N的整数，包括第i移位寄存器与第i逻辑门，第i移位寄存器将第i-1触发信号产生级所产生的第i触发信号产生级的输入信号进行三态反相而得第i三态反相信号，并将第i三态反相信号再经三态反相成第i+1触发信号产生级的输入信号，第i逻辑门根据第i三态反相信号与第i+1触发信号产生级的输入信号而产生第i逻辑信号，第i-1触发信号产生级根据第i逻辑信号而产生第i-1触发信号。

依照本发明的较佳实施例所述，上述驱动电路中的每一第i逻辑门包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、以及第八晶体管。

第一晶体管电性连接至电压源，且第一晶体管依据第i三态反相信号决定是否导通。第二晶体管电性连接至第一晶体管，且第二晶体管依据第i+1触发信号产生级的输入信号决定是否导通。第三晶体管电性连接至第二晶体管，且第三晶体管依据第i三态反相信号决定是否导通。第四晶体管电性连接于第三晶体管与接地端之间，且第四晶体管依据第i+1触发信号产生级的输入信号的反相信号决定是否导通。

第五晶体管电性连接至电压源，且第五晶体管依据第i三态反相信号的反相信号决定是否导通。第六晶体管电性连接至第五晶体管，且第六晶体管依据第i+1触发信号产生级的输入信号的反相信号决定是否导通。第七晶体管电性连接至第六晶体管与第二晶体管，且第七晶体管依据第i三态反相信号的反相信号决定是否导通，以及由该第七晶体管、该第六晶体管、该第二晶体管、与该第三晶体管的相互电性连接处输出该第i逻辑信号。第八晶体管电性连接于第七晶体管与接地端之间，且第八晶体管依据第i+1触发信号产生级的输入信号决定是否导通。

如本发明的较佳实施例所述，本发明是将驱动电路中的第i触发信号产生级搭配一个第i逻辑门，并且使第i触发信号产生级将其输入信号三态反相成第i三态反相信号，以及将第i三态反相信号进行三态反相，以得到第i+1触发信号产生级的输入信号，并且使第i逻辑门依据第i触发信号产生级所产生的第i三态反相信号与其反相信号，以及第i+1触发信号产生级的输入信号与其反相信号而产生第i逻辑信号，使得第i-1触发信号产生级可以依据第i逻辑信号而产生第i-1触发信号，而第i触发信号产生级则依据第i+1触发信号产生级所输出的第i+1逻辑信号以及第i触发信号产生级本身所产生的第i+1触发信号产生级的输入信号而产生第i触发信号。如此一来，本发明的驱动电路就可以不需要额外的输出使能信号，便能具有分开相邻两个触发信号的效果。

为让本发明的上述与其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图作详细说明如下。

附图说明

图1为传统型扫描电路的扫描级的电路图。

图2为现有的扫描电路的连续5级的扫描级所输出的扫描信号的波形图。

图3为依照本发明一较佳实施例的扫描电路的前三个扫描级300-1、300-2、与300-3的电路图。

图4为依照本发明一较佳实施例的扫描电路的前三个扫描级的信号时序图。

具体实施方式

图3为依照本发明一较佳实施例的显示装置的驱动电路的前三个扫描级(触发信号产生级)300-1、300-2与300-3的电路图。以解析度为640*480的面板为例，如果此驱动电路用于驱动栅极的话，则将包括640个扫描级。在底下的说明，将以本实施例当成栅极驱动电路的扫描电路为例做说明。本领域普通技术人员可知，本实施例也可当成源极驱动电路的移位寄存器级。此外，本实施例除了可应用于薄膜晶体管-液晶显示器(TFT-LCD)类型的显示装置外，也可应用于反射式硅基液晶(LCoS)类型的显示装置上。

第一扫描级300-1包括第一移位寄存器300-1A与第一逻辑门300-1B。第一移位寄存器300-1A包括第一三态反相器301、第一反相器302、第二三态反相器303、第三三态反相器304、第二反相器305、第四三态反相器306、与非门307、以及第三反相器308。第一三态反相器301接收输入信号IN(此输入信号为外部输入信号)，并且依据时钟脉冲信号CK与反相时钟脉冲信号CKB将外部输入信号三态反相成第一三态反相信号A0，反相时钟脉冲信号CKB为通过扫描电路中的第四反相器360将时钟脉冲信号CK进行反相而得。

第一反相器302将第一三态反相器301所输出的第一三态反相信号A0反相成其反相信号A0B，并且第一反相器302的输入也电性连接至第二三态反相器303的输出。第二三态反相器303依据时钟脉冲信号CK与反相时钟脉冲信号CKB而将第一反相器302所输出的第一三态反相信号A0的反相信号A0B进行三态反相，以产生第一三态反相信号A0。第三三态反相器304依据时钟脉冲信号CK与反相时钟脉冲信号CKB而将第一三态反相信号A0进行三态反相后得到信号NXT0。信号NXT0乃为第二扫描级300-2的输入信号。

第二反相器305将第三三态反相器304所输出的信号NXT0反相成其反相信号NXT0B，并且第二反相器305的输入也电性连接至第四三态反相器306的输出。第四三态反相器306依据时钟脉冲信号CK与反相时钟脉冲信号CKB而将信号NXT0B进行三态反相，又再次产生信号NXT0。

与非门307接收第二反相器305的输出信号NXT0B与第二扫描级300-2所输出的第二逻辑信号2LS。第三反相器308接收并反相与非门307的输出信号，产生第一扫描信号01。

由于第一扫描级300-1中的第一逻辑门300-1B所输出的第一逻辑信号1LS并未产生实质作用，因此使用者可依实际情况而决定是否需要第一逻辑门300-1B，然而在此为求说明方便，仍将描述第一逻辑门300-1B。在本实施例中，第一逻辑门300-1B为一异或非(EXCLUSIVE NOR)逻辑门，其包括第一晶体管309、第二晶体管310、第三晶体管311、第四晶体管312、第五晶体管313、第六晶体管314、第七晶体管315、以及第八晶体管316，并且第一晶体管309、第二晶体管310、第五晶体管313、以及第六晶体管314为P型MOS管，而第三晶体管311、第四晶体管312、第七晶体管315、以及第八晶体管316为N型MOS管。

第一晶体管309具有：一源极，电性连接至电压源VCC；一栅极，接收第一三态反相信号A0；以及一漏极，电性连接至第二晶体管310的源极。第一晶体管309依据第一三态反相信号A0决定是否导通。第二晶体管310具有：一源极，电性连接至第一晶体管309的漏极；一栅极，接收信号NXT0；以及一漏极，电性连接至第三晶体管311的漏极。第二晶体管310依据信号NXT0决定是否导通。第三晶体管311具有：一漏极，电性连接至第二晶体管310的漏极，一栅极，接收第一三态反相信号A0；以及一源极，电性连接至第四晶体管312的漏极。第三晶体管311依据第一三态反相信号A0决定是否导通。第四晶体管312具有：一漏极，电性连接于第三晶体管311的源极；一栅极，接收信号NXT0B；以及一源极，电性连接于接地端GND。第四晶体管312依据信号NXT0B决定是否导通。

第五晶体管313具有：一源极，电性连接至电压源VCC；一栅极，接收反相信号A0B；以及一漏极，电性连接于第六晶体管314的源极。第五晶体管313依据反相信号A0B决定是否导通。第六晶体管314具有：一源极，电性连接至第五晶体管313的漏极；一栅极，接收反相信号NXT0B；一漏极，电性连接至第七晶体管315的漏极。第六晶体管314依据反相信号NXT0B决定是否导通。第七晶体管315具有：一漏极，电性连接至第六晶体管314的漏极与第二晶体管310的漏极；一栅极，接收信号A0B；一源极，电性连接至第八晶体管316的漏极。第七晶体管315依据信号A0B决定是否导通。第八晶体管316具有：一漏极，电性连接于第七晶体管315的源极；一栅极，接收信号NXT0；一源极，电性连接至接地端GND。第八晶体管316依据信号NXT0决定是否导通。第一逻辑门300-1B由第七晶体管315、第六晶体管314、第二晶体管310、与第三晶体管311的相互电性连接处输出第一逻辑信号1LS(即第一逻辑门300-1B的输出)，第一逻辑信号1LS即为第一三态反相信号A0与信号NXT0进行异或非运算而得，此异或非运算可用A0NXT0＝A0·NXT0+A0B·NXT0B式表示。

虽然此实施例应用异或非逻辑门，然而本发明并不受限于此，本领域普通技术人员可在本发明精神范围内改变逻辑门300-1B～300-NB的结构，但其仍在本发明范围内。

第二扫描级300-2包括第二移位寄存器300-2A与第二逻辑门300-2B。第二移位寄存器300-2A包括第一三态反相器321、第一反相器322、第二三态反相器323、第三三态反相器324、第二反相器325、第四三态反相器326、与非门327、以及第三反相器328。第二移位寄存器300-2A的元件连接关系以及动作一样或相似于第一移位寄存器300-1A的元件连接关系以及动作，在此不再赘述。

第二逻辑门300-2B包括第一晶体管329、第二晶体管330、第三晶体管331、第四晶体管332、第五晶体管333、第六晶体管334、第七晶体管335、以及第八晶体管336。第二逻辑门300-2B的元件连接关系以及动作一样或相似于第一逻辑门300-1B的元件连接关系以及动作，在此亦不再赘述。

然而，第二移位寄存器300-2A中的第一三态反相器321的输入信号NXT0(即第二扫描级300-2的输入信号NXT0)由第一扫描级300-1中的第一移位寄存器300-1A中的第三三态反相器304所输出。第二扫描级300-2中的第一三态反相器321的输出定义为第二三态反相信号A1，信号A1B为第二三态反相信号A1的反相信号。第二扫描级300-2中的第三三态反相器324的输出信号NXT1为第三扫描级300-3的输入信号，信号NXT1B则为信号NXT1的反相信号。

第二逻辑门300-2B的输出定义为第二逻辑信号2LS，并且第二逻辑信号2LS电性连接至第一扫描级300-1中的与非门307，以得到第一扫描级300-1的第一扫描信号01。

第三扫描级300-3包括第三移位寄存器300-3A与第三逻辑门300-3B。第三移位寄存器300-3A包括第一三态反相器341、第一反相器342、第二三态反相器343、第三三态反相器344、第二反相器345、第四三态反相器346、与非门347、以及第三反相器348。

第三移位寄存器300-3A的元件连接关系以及动作一样或相似于第一移位寄存器300-1A的元件连接关系以及动作，在此不再赘述。

第三逻辑门300-3B包括第一晶体管349、第二晶体管350、第三晶体管351、第四晶体管352、第五晶体管353、第六晶体管354、第七晶体管355、以及第八晶体管356。第三逻辑门300-3B的元件连接关系以及动作一样或相似于第一逻辑门300-1B的元件连接关系以及动作，在此也不再赘述。

第三扫描级300-3的各信号之电性连接方式与定义皆如同或相似于第二扫描级300-2的各信号之电性连接方式与定义一样，在此不再赘述。第二扫描级300-2便可依据第三扫描级300-3所输出的第三逻辑信号3LS而产生第二扫描级300-2的第二扫描信号02，同理，第三扫描级300-3为依据第四扫描级(图中未示)所输出的第四逻辑信号4LS而输出第三扫描级300-3的第三扫描信号03。第三扫描级300-3之后的每一扫描级(即第四扫描级至第N扫描级)的电性连接方式及其动作方式皆可依照上述的第二扫描级300-2或是第三扫描级300-3的电性连接方式与动作方式而推知，在此不再赘述。

图4为依照此实施例扫描电路的前三个扫描级的信号时序图。请参照图3，图3中IN表示为第一扫描级300-1所接收的外部输入信号，CK表示为时钟脉冲信号，1LS表示为第一扫描级300-1所输出的第一逻辑信号，01表示为第一扫描级300-1所输出的第一扫描信号，2LS表示为第二扫描级300-2所输出的第二逻辑信号，02表示为第二扫描级300-2所输出的第二扫描信号，3LS表示为第三扫描级300-3所输出的第三逻辑信号，03表示为第三扫描级300-3所输出的第三扫描信号。

由图4可以知道，在外部输入信号IN的脉冲401输入至扫描电路之后，第一扫描级300-1至第三扫描级300-3所输出的扫描信号01至03之间的时间差距恰好会等于时钟脉冲信号CK。如脉冲402与403间的时间差距等于脉冲407的宽度。上述可由两个虚线(如图4的404与405所示)来表示脉冲402、403、以及407彼此之间的关系。脉冲406与脉冲401皆为外部输入信号IN的脉冲。

综上所述，本发明是将扫描电路中的第i扫描级搭配一个第i逻辑门，并且使第i扫描级将其输入信号三态反相成第i三态反相信号，以及将第i三态反相信号进行三态反相，以得到第i+1扫描级的输入信号，并且使第i逻辑门依据第i扫描级所产生的第i三态反相信号与其反相信号，以及第i+1扫描级的输入信号与其反相信号而产生第i逻辑信号，使得第i-1扫描级可以依据第i逻辑信号而产生第i-1扫描信号，而第i扫描级则依据第i+1扫描级所输出的第i+1逻辑信号以及第i扫描级本身所产生的第i+1扫描级的输入信号而产生第i扫描信号。如此一来，本发明的扫描电路就可以不需要额外的输出使能信号，便能达到可以分开扫描电路中相邻两个扫描级扫描信号的效果。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域普通技术人员在不脱离本发明的精神和范围内，当可作些许更动与润饰，因此本发明的保护范围当权利要求所界定的为准。

Claims (10)

1.一种显示装置的驱动电路，包括第一至第N触发信号产生级，N为大于0的整数，其中：

该第一触发信号产生级包括一第一移位寄存器，该第一移位寄存器将一外部输入信号三态反相成一第一三态反相信号，并将该第一三态反相信号进行三态反相而得该第二触发信号产生级的一输入信号，该第一移位寄存器还根据该第二触发信号产生级的一第二逻辑信号而产生一第一触发信号；以及

该第i触发信号产生级，i是介于2～N的整数，包括一第i移位寄存器与一第i逻辑门，该第i移位寄存器将该第i-1触发信号产生级所产生的该第i触发信号产生级的该输入信号三态反相成一第i三态反相信号，并将该第i三态反相信号进行三态反相而得该第i+1触发信号产生级的一输入信号，该第i逻辑门根据该第i三态反相信号与该第i+1触发信号产生级的该输入信号而产生一第i逻辑信号，该第i-1触发信号产生级根据该第i逻辑信号而产生该第i-1触发信号。

2.如权利要求1所述的驱动电路，其特征在于，该第一移位寄存器包括：

一第一三态反相器，依据一时钟脉冲信号与一反相时钟脉冲信号而将该外部输入信号进行三态反相以得到该第一三态反相信号，

其中，该反相时钟脉冲信号为反相该时钟脉冲信号而来；

一第一反相器，将该第一三态反相器所输出的该第一三态反相信号反相成其反相信号；

一第二三态反相器，依据该时钟脉冲信号与该反相时钟脉冲信号而将该第一反相器所输出的该第一三态反相信号的该反相信号进行三态反相，以产生该第一三态反相信号；

一第三三态反相器，依据该时钟脉冲信号与该反相时钟脉冲信号而将该第一三态反相信号进行三态反相后得到该第二触发信号产生级的该输入信号；

一第二反相器，将该第三三态反相器所输出的该第二触发信号产生级的该输入信号反相成其反相信号；

一第四三态反相器，依据该时钟脉冲信号与该反相时钟脉冲信号而将该第二反相器所输出的该第二触发信号产生级的该输入信号的该反相信号进行三态反相，以产生该第二触发信号产生级的该输入信号；

一与非门，依据该第二反相器所输出的该第二触发信号产生级的该输入信号的该反相信号与该第二触发信号产生级所输出的一第二逻辑信号进行一与非逻辑运算以产生一与非信号；以及

一第三反相器，接收并反相该与非信号，以产生该第一触发信号。

3.如权利要求2所述的驱动电路，其特征在于，该第i移位寄存器包括：

一第i个第一三态反相器，依据该时钟脉冲信号与该反相时钟脉冲信号而将该第i-1触发信号产生级所产生的该第i触发信号产生级的该输入信号进行三态反相，以得到该第i三态反相信号；

一第i个第一反相器，将该第i个第一三态反相器所输出的该第i三态反相信号反相成其反相信号；

一第i个第二三态反相器，依据该时钟脉冲信号与该反相时钟脉冲信号而将该第i个第一反相器所输出的该第i三态反相信号的该反相信号进行三态反相，以产生该第i三态反相信号；

一第i个第三三态反相器，依据该时钟脉冲信号与该反相时钟脉冲信号而将该第i三态反相信号进行三态反相后得到该第i+1触发信号产生级的该输入信号；

一第i个第二反相器，将该第i个第三三态反相器所输出的该第i+1触发信号产生级的该输入信号反相成其反相信号；

一第i个第四三态反相器，依据该时钟脉冲信号与该反相时钟脉冲信号而将该第i+1触发信号产生级的该输入信号的反相信号进行三态反相，以产生该第i+1触发信号产生级的该输入信号；

一第i个与非门，依据该第i+1触发信号产生级的该输入信号的反相信号与该第i+1触发信号产生级所输出的第i+1逻辑信号进行一与非逻辑运算，以产生一与非信号；以及

一第i个第三反相器，接收并反相该与非信号，以产生该第i触发信号。

4.如权利要求3所述的驱动电路，其特征在于，该第i逻辑门包括：

一第一晶体管，电性连接至一电压源，且该第一晶体管依据该第i三态反相信号决定是否导通；

一第二晶体管，电性连接至该第一晶体管，且该第二晶体管依据该第i+1触发信号产生级的该输入信号决定是否导通；

一第三晶体管，电性连接至该第二晶体管，且该第三晶体管依据该第i三态反相信号决定是否导通；

一第四晶体管，电性连接于该第三晶体管与一接地端之间，且该第四晶体管依据该第i+1触发信号产生级的该输入信号的该反相信号决定是否导通；

一第五晶体管，电性连接至该电压源，且该第五晶体管依据该第i三态反相信号的该反相信号决定是否导通；

一第六晶体管，电性连接至该第五晶体管，且该第六晶体管依据该第i+1触发信号产生级的该输入信号的该反相信号决定是否导通；

一第七晶体管，电性连接至该第六晶体管与该第二晶体管，且该第七晶体管依据该第i三态反相信号的该反相信号决定是否导通，以及由该第七晶体管、该第六晶体管、该第二晶体管、与该第三晶体管的相互电性连接处输出该第i逻辑信号；以及

一第八晶体管，电性连接于该第七晶体管与该接地端之间，且该第八晶体管依据该第i+1触发信号产生级的该输入信号决定是否导通。

5.如权利要求2所述的驱动电路，其特征在于，还包括一第四反相器，用以接收该时钟脉冲信号以产生该反相时钟脉冲信号。

6.一种显示装置的驱动电路，包括第一至第N触发信号产生级，N为大于0的整数，其中：

该第i触发信号产生级，i为介于2～N的整数，包括一第i移位寄存器与一第i逻辑门，该第i移位寄存器将该第i-1触发信号产生级所产生的该第i触发信号产生级的一输入信号进行三态反相而得一第i三态反相信号，并将该第i三态反相信号三态反相成该第i+1触发信号产生级的一输入信号，该第i逻辑门根据该第i三态反相信号与该第i+1触发信号产生级的该输入信号而产生一第i逻辑信号，该第i-1触发信号产生级根据该第i逻辑信号而产生该第i-1触发信号。

7.如权利要求6所述的驱动电路，其特征在于，该第i移位寄存器包括：

一第一三态反相器，依据一时钟脉冲信号与一反相时钟脉冲信号而将该第i-1触发信号产生级所产生的该第i触发信号产生级的该输入信号进行三态反相，以得到该第i三态反相信号；

一第一反相器，将该第一三态反相器所输出的该第i三态反相信号反相成其反相信号；

一第二三态反相器，依据该时钟脉冲信号与该反相时钟脉冲信号而将该第一反相器所输出的该第i三态反相信号的该反相信号进行三态反相，以产生该第i三态反相信号；

一第三三态反相器，依据该时钟脉冲信号与该反相时钟脉冲信号而将该第i三态反相信号进行三态反相后得到该第i+1触发信号产生级的该输入信号；

一第二反相器，将该第三三态反相器所输出的该第i+1触发信号产生级的该输入信号反相成其反相信号；

一第四三态反相器，依据该时钟脉冲信号与该反相时钟脉冲信号而将该第i+1触发信号产生级的该输入信号之反相信号进行三态反相，以产生该第i+1触发信号产生级的该输入信号；

一与非门，依据该第i+1触发信号产生级的该输入信号的反相信号与该第i+1触发信号产生级所输出的第i+1逻辑信号进行一与非逻辑运算，以产生一与非信号；以及

一第三反相器，接收并反相该与非信号，以产生该第i触发信号。

8.如权利要求7所述的驱动电路，其特征在于，该第i逻辑门包括：

一第一晶体管，电性连接至一电压源，且该第一晶体管依据该第i三态反相信号决定是否导通；

一第二晶体管，电性连接至该第一晶体管，且该第二晶体管依据该第i+1触发信号产生级的该输入信号决定是否导通；

一第三晶体管，电性连接至该第二晶体管，且该第三晶体管依据该第i三态反相信号决定是否导通；

一第四晶体管，电性连接于该第三晶体管与一接地端之间，且该第四晶体管依据该第i+1触发信号产生级的该输入信号的该反相信号决定是否导通；

一第五晶体管，电性连接至该电压源，且该第五晶体管依据该第i三态反相信号的该反相信号决定是否导通；

一第六晶体管，电性连接至该第五晶体管，且该第六晶体管依据该第i+1触发信号产生级的该输入信号的该反相信号决定是否导通；

一第七晶体管，电性连接至该第六晶体管与该第二晶体管，且该第七晶体管依据该第i三态反相信号的该反相信号决定是否导通，以及由该第七晶体管、该第六晶体管、该第二晶体管、与该第三晶体管的相互电性连接处输出该第i逻辑信号；以及

一第八晶体管，电性连接于该第七晶体管与该接地端之间，且该第八晶体管依据该第i+1触发信号产生级的该输入信号决定是否导通。

9.如权利要求7所述的驱动电路，其特征在于，还包括一第四反相器，用以接收该时钟脉冲信号以产生该反相时钟脉冲信号。

10.如权利要求6所述的驱动电路，其特征在于，该第一触发信号产生级的输入信号为一外部输入信号。

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