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Diese Erfindung ist eine Schaltung zum Auflösen der
Phasendifferenz zwischen Daten, die örtlich erzeugt werden und Daten,
die fernliegend erzeugt werden, und insbesondere eine Schaltung
zum Erzeugen einer Anzahl von Taktphasen und zum Auswählen
derjenigen Phase, die sowohl örtlich wie fernliegend erzeugte
Daten verarbeitet, ohne eine sichtbare Übergangslinie zu
zeigen.
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Bei einem Abtastsystem kann, wenn die Datenrate und die
Startpunkte von örtlich wie von fernliegend erzeugten Videosignalen
nicht auf die Geschwindigkeit des Abtasters synchronisiert
werden, das sich ergebende Videosignal beträchtliche
Zitter- und Rauschmuster enthalten. Die Schwere dieses Zitterns wird
beurteilt durch die Gesamtdruckqualität des Systems. Da
dichtere Anordnungen und Qualitätsdrucke durch den Rest des Systems
erzielbar sind, werden die Zitteranteile, die von der
Fehlanpassung der Daten und der Abtastgeschwindigkeiten herrühren,
bedeutsam.
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In den meisten Rasterausgabe-Abtast-(Raster Output Scanner
ROS)-Systemen mit rotierenden Vieleckabtastern wird eine
phasenstarre Schleife (PLL) zum Synchronisieren des
Datenmusters von Abtastung zu Abtastung benutzt. Das bedeutet, daß
der Takt, der zum Takten der Daten benutzt wird, sich
entsprechend der Motordrehzahl und Veränderungen von Fläche zu
Fläche in Abhängigkeit von dem benutzten Schema ändert.
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Um zu garantieren, daß die durch den Host(-Computer) gesendeten
Daten richtig empfangen und verarbeitet werden, damit sie der
veränderten Motordrehzahl entsprechen, werden die Hostdaten
dadurch eingelesen, daß der durch die PLL erzeugte Takt zum
Eintakten von Daten von dem Host gesendet wird. Diese
Vorgehensweise garantiert, daß jedes Pixel von Abtastzeile zu
Abtastzeile genau an demselben Ort aufgezeichnet wird, solange
alle Daten von einem Host importiert werden.
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In Fällen, wo die Dokumentenerzeugung das Mischen von intern
erzeugten und extern erzeugten Daten erfordert, ergibt die
übliche Vorgehensweise die Verarbeitung von Daten mit zwei
Taktphasen, deren Phasendifferenzen von der Kabellänge und den
Pfaden abhängt, durch die der Takt gehen muß, bevor er zum
Drucker zurückgeführt wird.
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Unglücklicherweise kann sich die Kabellänge von
Systemgestaltung zu Systemgestaltung verändern und der Taktverzögerungspfad
kann sich von Platine zu Platine ändern, wodurch eine mögliche
Annäherung und vorausschauender Ausgleich für die
Phasenverzögerung ausgeschlossen wird.
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Bei der besonderen Anwendung dieses Systems wird der
unbedruckte Grenzbereich mit Benutzung eines internen Taktes erzeugt,
jedoch werden extern erzeugte Daten durch den rückkehrenden
Takt eingetaktet, der sofort übernimmt, wenn die Daten
ankommen. Der Grenzbereich ist programmierbar zum Ausgleichen für
ROS-interne Variable im Hinblick auf das Ansetzen des
Dokuments. Wenn dies mit den bestehenden Vorgehensweisen nach dem
Stand der Technik getan wird, ist das Ergebnis eine maximale
Unsicherheit von ± 1 Pixel Zittern an der Schnittstelle
zwischen intern und extern erzeugten Daten. Das gibt wiederum
teilweise freiliegende Pixel an den Randbereichen.
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Bei einem Schwarz/Weiß-Drucker ist dies nicht bedeutsam. Es
kann bemerkt werden, falls die erste Zeile einer Seite oder das
erste Pixel jeder Zeile ein Grauschatten statt eines klaren
schwarzen oder weißen Pixels ist. Bei Dreistatus-Druckern mit
Benutzen von zwei Farbträgern, wo eine Zeile teilweise
freihegender Pixel beispielsweise als lila Linie an einem sonst
schwarzen und weißen Dokument erscheinen kann, ist dies jedoch
klar als Systemfehler bemerkbar. Tatsächlich kann dieser
Farbfehler auch in der Mitte der Seite vorkommen, wo das
Zittern teilweise freigelegte und deshalb falschfarbene Pixel
ergibt. Notwendig ist eine Schaltung, die Differenzen bei
Taktphasen auflösen und Taktzittern verhindern kann.
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Dieses Problem wird gelöst durch Erkennen zweier grundlegender
charakteristischer Beziehungen zwischen dem internen Takt und
dem Rückkehrtakt. (1) Der Rückkehrtakt besitzt immer eine
gewisse Phasenverzögerung gegenüber dem internen Takt, und (2)
die Taktratenveränderung ist sehr klein im Vergleich zur
Taktrate selbst.
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WO-A-9007238 offenbart einen Digital-Synchronisierer zum
Synchronisieren eines Taktsignals mit einem asynchronen
Ereignis, das durch ein externes Gerät (Z.B. einem Plattenantrieb)
verursacht wird, mit dem er in Verbindung steht. Eine Vielzahl
von phasenverschobenen Versionen eines Referenztaktsignals 22
wird durch eine Verzögerungsleitung 90 mit mehreren Abgriffen
abgeleitet. Beim Auftreten des Asynchronsignals 24 werden die
Zustande der phasenverschobenen Versionen überprüft und diese
Information benutzt, um eine der phasenverschobenen Versionen
zum Ableiten des Ausgabetakts auszuwählen.
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Die vorliegende Erfindung schafft eine Schaltung zum Erzeugen
eines Ausgangsdatenstromes aus ersten und zweiten
Eingangsdatenströmen und ersten und zweiten Takten, welche umfaßt: eine
phasenstarre Schleifenschaltung zum Erzeugen einer Anzahl neuer
Takte aus dem ersten Takt, von denen jeder neue Takt die
gleiche Frequenz wie der erste Takt besitzt, jedoch jeder neue
Takt eine andere Phasendifferenz zu dem ersten Takt besitzt,
welche Phasendifferenz, als Bruchteil der Gesamtzeit eines
Taktzyklus dargestellt, bei Veränderung der Frequenz des ersten
Taktes konstant bleibt, Mittel zum Vergleichen der Anzahl neuer
Taktzüge mit dem zweiten Takt, um den Takt aus den neuen Takten
auszuwählen, der in seiner Phasenlage am dichtesten an der
Phase des zweiten Taktes liegt, und Mittel zum Benutzen des aus
den neuen Taktzügen ausgewählten Taktes zum Erzeugen des
Ausgangsdatenstroms aus dem ersten und dem zweiten
Eingangsdatenstrom.
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Bei einem die vorliegende Erfindung benützenden Druckgerät
wird, nachdem dem Motor das Erreichen seiner Nenndrehzahl
ermöglicht und nachdem die gesamte Selbstdiagnose als normal
überprüft wurde, oder irgendwelche auf Taktempfang oder
Datenverschlechterung
bezogene Zeitfehler erfaßt sind, ein
Synchronisationssignal erzeugt, das einem
Schaltungsschieberegister die Erzeugung von N Taktphasen ermöglicht, wobei alle
Ausgangsphasen einen Abstand von 360/N Grad voneinander haben.
Sobald der erste rückkehrende 'Externtakt' empfangen wird, wird
diejenige der N Phasen, die dem externen Takt am nächsten
liegt, ausgewählt und verrastet. Die hier beschriebene
Ausführung benutzt die dem 'Externtakt' folgende Phase, ist jedoch
auch fähig, die dem 'Externtakt' gerade vorangehende Phase zu
wählen, und das kann angemessen sein in Abhängigkeit von der
Beziehung zwischen den Externdaten und dem Takt.
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Diese verrastete Taktphase wird zum Verarbeiten der internen
und externen Datenströme verwendet. Dadurch werden alle Daten,
ob sie nun intern oder extern erzeugt sind, genau gesetzt, ohne
die durch Verfolgen der Motordrehzahl mit Benutzung einer PLL
erhaltenen Vorteile zu opfern, und die Schnittstelle zwischen
externen und internen Datenströmen wird ohne sichtbare
Fehlanpassung verarbeitet.
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Eine Ausführung der vorliegenden Erfindung wird nun
beispielsweise mit Bezug auf die beigefügten Zeichnungen beschrieben, in
welchen:
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Fig. 1 ein Blockschaltbild der erfindungsgemäßen Schaltung
ist;
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Fig. 2 ein schematisches Schaltbild der Schaltung aus Fig.
1 ist; und
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Fig. 3 ein Zeitablauf-Schaubild für die Schaltung aus Fig.
2 ist.
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Wie in Fig. 1 gezeigt, wird der interne oder örtliche Takt
IntClk an ein Schieberegister 11 angelegt, das eine beliebige
Anzahl von phasenverschobenen Taktimpulszügen erzeugen kann,
die jeweils mit einem vorgegebenen Zeitmaß phasenverschoben
sind. Diese alle werden an eine Logikschaltung 10 angelegt,
welche alle diese Taktzüge mit dem externen oder fernen Takt
ExtClk vergleicht. Die Logikschaltung 10 ist so ausgelegt, daß
der phasenverschobene Taktimpulszug, der in seiner Phasenlage
dem externen Takt am nächsten liegt, zur Verwendung für sowohl
externe wie interne Daten ausgewählt wird. Schließlich werden
beide Datensätze durch die Kombinationslogik 12 unter Steuerung
durch den ausgewählten Takt von der Schaltung 10 getaktet.
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Fig. 2 ist das detaillierte Schaltschema der Schaltung. Bei
Systemstart wird Zwischenspeicher 38, Stift 5, hoch gesetzt,
wodurch der Ausgang des Speichers 38 hoch geht. Zur gleichen
Zeit wird auch das Ausgangssignal des Glieds 45 hoch gezwungen,
wodurch das Ausgeben von Phase 1 durch das Glied 46 zur
Verwendung als Videotaktsignal bis zu dem Zeitpunkt zugelassen
wird, an dem das angemessene Taktsignal gewählt ist. Man
bemerke, daß irgendeine Phase als die Ursprungsphase benutzt werden
kann, wenn nur dieses Signals statt des Phase-1-Taktes an das
Glied 46, Stift 12, angeschlossen wird.
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Zwischenspeicher 38, Stift 5, wird auf Niedrigpegel gesteuert
nach Sicherstellen einer vorhersagbaren Startzeit des Systems.
Das triggert die interne Überprüfung der Funktionalität und
Bereitheit aller kritischen Komponenten des ROS-Systems. Nur
nachdem dies erreicht ist, kann der Stift 7 des
Zwischenspeichers 38 auf Pegel 'TIEF' gehen. Für die Anwendung in dieser
Schaltung zeigt Stift 7 = 'TIEF' an, daß die PLL gerastet ist
und der Motor die erforderliche Drehzahl erreicht hat. Nachdem
Stift 7 auf Logikpegel 'TIEF' gesetzt ist, wird der erste
Übergang von 'TIEF' zu 'HOCH' des Ausgangssignals vom
Zwischenspeicher 38 das Rücksetzsignal vom Stift 13 des Flip-Flop 22
abnehmen. Sobald der erste externe Takt am Stift 11 erhalten
wird, ändert sich der 'Q'-Ausgang am Stift 15 des Flip-Flop 22
von 'TIEF' zu 'HOCH'. Da alle 'SYNC BUS'-Signale 'TIEF' sind,
sind alle Signale an den Ausgängen der Glieder 23-26 (Fig. 2A)
'HOCH', wodurch alle Ausgangssignale der Glieder 27-30 (Fig.
28) hoch sind. Auch die Zwischenspeicher 31, 32 (Fig. 2A, 2B)
werden zurückgesetzt und alle Ausgangssignale werden tief. Der
SYNC BUS ist in dieser Figur in drei Abschnitten gezeigt. So
werden die Ausgangssignale der Zwischenspeicher 31, 32 mit den
ODER-Gliedern 34 mit 37 (Fig. 2A) gekoppelt, die hohe
Ausgangssignale haben.
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Der interne Takt wird an Schieberegister 20 (Fig. 2D) angelegt,
das vier neue sich in der Phase unterscheidende Takte erzeugt,
und diese werden an die vier Zwischenspeicher in zwei Paketen
31, 32 angelegt. Das Taktsignale aus diesen, das als erstes
hoch geht, nachdem der externe Takt hoch gegangen ist, wird den
daran angeschlossenen Zwischenspeicher triggern, und dieses
eine Ausgangssignal geht dann hoch. Z. B. sei angenommen, daß
der zweite Takt angewählt wird, und deswegen der zweite
Zwischenspeicher, d.h. die untere Hälfte des Speicherpakets 31
hoch gegangen ist. Dieses Ausgangssignal wird an die Glieder
34, 36 und 37, jedoch nicht an Glied 35 angelegt (Fig. 2A).
Deshalb werden die Glieder 34, 36 und 37 nun tiefe
Ausgangssignale besitzen und das Glied 35 ist das einzige mit hohem
Ausgangssignal. Dann gehen die Ausgangssignale der Glieder 23,
25-27, 29 und 30 tief, und das Ausgangssignal der Glieder 24
und 28 bleibt hoch.
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Alle vier erzeugten Phasen des internen Takts sind an Gliedern
40-43 (Fig. 2B, 2C) angeschlossen, und der eine hohe Ausgang
der Zwischenspeicherpakete 31, 32 wählt eines dieser Glieder,
um den korrekten Takt durch das Glied 50 an den Rest des
Systems auszugeben.
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Bei dieser dargestellten Ausführung werden ECL-Geräte und
zugehörige Tiefziehwiderstände benutzt, da ECL-Geräte
Offenemitter-Ansteuerungen sind und ein Tiefziehwiderstand
erforderlich ist, um logisch-'TIEF'-Pegel anzusteuern.
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Fig. 3 zeigt die Zeitbeziehungen der verschiedenen Signale. In
dieser Figur wird der interne Grundtakt in zehn Phasen
aufgeteilt durch Benutzung des höherfrequenten "IntTkt X N", der
eine zehnmal höhere Frequenz als der interne Takt besitzt.
Diese Phasen sind insbesondere als Taktphasen 2, 3 und 4, Phase
i und, die letzte Phase, Phase N gezeigt. Der externe Takt ist
als mit willkürlicher Phasenlage ankommend dargestellt, so daß
seine Anstiegs- und Abfallkanten zwischen die Impulse des
internen Takts X N fallen. Die Schaltung wählt dann die
Taktphase, die am nächsten internen Takt X N Übergänge zeigt,
und als gemeinsamer Takt gezeigt ist. Ebenfalls in diesem
Schaubild sind die Daten gezeigt, die aus einer instabilen
Periode bestehen, während der die Datenübergänge zum hohen oder
tiefen Wert erfolgen, und einer Zeit, während der das Datum
stabil entweder hoch oder tief ist. Die Daten werden zu dem
Zeitpunkt eingetaktet, in dem die Taktimpulse von hoch nach
tief gehen. Man bemerke, daß die internen Daten um ein gewisses
Maß früher als die externen Daten ankommen können, daß jedoch
beide zuverlässig durch den neugeschaffenen gemeinsamen Takt
getaktet werden.
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Bei der gezeigten schematischen Ausführung beträgt die interne
Taktfrequenz 12 MHz, und demnach wird ein 4 x 12 MHz = 48 MHz
Takt zum Ansteuern des Takteingangs des Schieberegisters 20
benutzt. Die Ausgangssignale von diesem Schieberegister sind 12
MHz mit Phasenverzögerungen, die jeweils Mehrfache von 90º
darstellen.
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Diese neuartige Vorgehensweise zur Datengewinnung löst das
vorher identifizierte Problem. Zusätzlich ergibt es die
folgenden Vorteile:
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(1) Sobald eine Phase als die angemessene optimale
Positionierung für das Takten der Daten identifiziert wurde, sind
irgendwelche Taktverfälschungen des Rückkehr-Taktes von
vornherein harmlos.
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(2) Diese Schema kann in Asynchron-Datenverbindungs-
Schemata benutzt werden, wo mehrfach Überprüfungen ankommender
Daten mit einem höheren Frequenztakt als der
Übertragungstaktrate unternommen werden, und eine Mehrheitsabfrage benutzt
wird, um zu entscheiden, welches der Logikpegel ist.
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Bei solchen Schemata kann der Abschnitt der Schaltung benutzt
werden, um nach den ankommenden Daten an den
Mehrfach-Phasenverzögerungen zu sehen und die Mitte des Datenrahmens zu
bestimmen. Sobald dies erledigt ist, kann eine Einzeltakt-
Vorgehensweise oder Vorgehensweisen mit weniger
Überprüfschritten erreicht werden.
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Bei einer Benutzung in dieser Ausgestaltung sind die
Empfindlichkeit auf Verteilung und ist das Übergangszittern beseitigt.