JP2642108B2

JP2642108B2 - 同期回路

Info

Publication number: JP2642108B2
Application number: JP28673887A
Authority: JP
Inventors: 康雄黒須; 宏一岡澤; 信明伊豆野; 佳弘横山; 秀文増崎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-11-13
Filing date: 1987-11-13
Publication date: 1997-08-20
Anticipated expiration: 2012-08-20
Also published as: JPH01128684A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、外部から入力されたビデオ信号と内部で発
生したサンプリング信号とを同期させる入力回路に係
り、特に高速なビデオ信号をディジタル化するのに好適
なビデオ信号とサンプリング信号との同期回路に関す
る。

［従来の技術］入力されたビデオ信号をディジタル化して後段の処理
回路に供給する回路においては、ビデオ信号に対してこ
の回路で発生したサンプリング信号の周波数と位相にズ
レが発生するとディジタル化して得られたデータにドッ
ト欠けやドット化け等の乱れが生じる。この乱れは、特
にコンピュータ端末に表示される文字に対して著しい影
響を与える。すなわち、CRT表示用の文字は、画面の解
像度の制約から漢字でさえも16×16や24×24ドットの小
さなマトリクスで表現されている。このため、１ライン
当たり１ドットのズレが生じた場合でも、このズレが各
ライン毎に蓄積されるために表示された文字が不鮮明に
なったり、判別不能になったりする虞れがあった。

従来これらの不都合を解消する装置として、例えば特
開昭58−16288号記載の装置が挙げられる。

第２図は従来の装置を簡略化したブロック図である。
211は送信側から供給されたビデオ信号の水平同期信
号、212は送信側のクロックと同一周波数のサンプリン
グクロック信号、213は送信側から供給されたビデオ信
号、22は水平同期信号211を反転させるインバータ、23
はサンプリングクロック信号212の立上りタイミングに
よって水平同期信号211をラッチするフリップフロッ
プ、24は入力端子に供給された信号に複数種類の遅延を
与える遅延回路、25はCK端子の立上りタイミングによっ
て入力端子D₀〜D₇に供給された信号をラッチするフリッ
プフロップ、26はEI端子に０が供給された時に優先順位
に従って入力端子の信号をコード化するプライオリティ
エンコーダ、27はプライオリティエンコーダ26から供給
されるコードに基づいてD₀〜D₇端子に供給された信号の
うち一つを選択するマルチプレクサ、28は入力端子に供
給されたビデオ信号213に複数種類の遅延を与える遅延
回路である。

次にこの装置の動作を説明する。まず、送信側から供
給された水平同期信号211の“1"状態がインバータ22お
よびフリップフロップ23のＤ端子に入力されると、イン
バータ22では供給された“1"状態を反転して遅延回路24
の入力端子に供給する。遅延回路24は供給された“0"状
態を期間T_D、期間2T_D……、期間8T_D遅延してフリップフ
ロップ25に供給する。この状態においてサンプリングク
ロック信号がフリップフロップ23のCK端子に供給される
と、Ｄ端子に供給されている“1"状態がラッチされ立上
り信号となってフリップフロップ25のCK端子に供給され
る。フリップフロップ25はフリップフロップ23から“1"
状態が入力されることにより、入力端子に供給されてい
る信号をラッチし、対応するＱ端子から出力する。プラ
イオリティエンコーダ26に入力された信号は、水平同期
信号211とサンプリングクロック信号212の差分の期間が
コード化され、マルチプレクサ27に供給される。

また、上述の動作と同時に、送信側から供給されたビ
デオ信号213は遅延回路28に入力される。遅延回路28
は、遅延回路24と同様にビデオ信号213に対して複数種
類の遅延を与え、それらの遅延信号をマルチプレクサ27
のＤ端子に入力する。

ここで、マルチプレクサ27にはプライオリティエンコ
ーダ26から水平同期信号211とサンプリングクロック信
号212の差分期間に相当するコードが入力され、その差
分期間に相当する遅延が与えられている端子を選択す
る。かくして、送信側から供給されたビデオ信号213と
ビデオ信号入力回路側に設けられたサンプリングクロッ
ク信号212の位相差が補償される。

以上述べた如く、従来技術を用いた装置は、供給され
た水平同期信号と内部で発生したサンプリングクロック
信号との間の位相誤差を検出し、この結果に応じて供給
されたビデオ信号の位相を補正するため、内部で発生し
たサンプリングクロック信号とビデオ信号との位相にズ
レが生じた場合においても、ドット欠けやドット化けを
生じることなく正確にサンプリングできる。

［発明が解決しようとする問題点］上記従来技術は、供給されるビデオ信号の同期信号、
すなわち水平同期信号とサンプリングクロック信号の位
相誤差を検出し、その位相誤差に応じてビデオ信号の位
相を補正することで、ビデオ信号とサンプリングクロッ
ク信号の同期を取る構成となっていた。

すなわち、供給されるビデオ信号とサンプリングクロ
ック信号との位相誤差を測定する手段として水平同期信
号を用いているため、この従来技術は供給されるビデオ
信号と水平同期信号との位相関係が一定である必要があ
った。

ここで、一般の装置に目を転じてみると、水平同期信
号とビデオ信号の位相誤差は画面上では画面全体の微小
な左右方向へのズレにしかならないため、両信号の位相
を補償している装置は見当たらない。さらに画面が高精
細化するに従って、ビデオ信号のドット周波数が高くな
るため、位相のスキューを補償しづらくなる傾向にあ
る。

以上のように、上記従来技術は水平同期信号とビデオ
信号との位相誤差について配慮されていなかった。

一方、上記従来技術の改善案として、本出願人は特願
昭62−102625号において、以下の技術を提案した。すな
わち、この技術は、位相誤差を検出する手段として水平
同期信号の代りに直接ビデオ信号を利用するものであ
る。この技術では、補正すべき信号を検出する手段に直
接用いるため、上記技術の問題点を克服できるものと考
えられるが、長時間にわたって表示すべきデータが無い
場合は、位相差を検出すべき信号が入力されないため、
長時間無表示の後の入力信号に対してドット欠けやドッ
ト化けが生じる虞れがある。

本発明の目的は、水平同期信号との位相が補償されな
いビデオ信号や長時間無表示後にビデオ信号が入力され
ても、ドット欠けやドット化けを生じることなく正確に
サンプリングさせることができる同期回路を提供するこ
とにある。

［問題点を解決するための手段］上記目的達成のために、本発明は、サンプリングクロ
ックと、当該サンプリングクロックでサンプルするビデ
オ信号と、当該ビデオ信号に同期した同期信号とを同期
させる同期回路において、逆位相の２系統のサンプリングクロックを生成するク
ロック生成手段と、当該クロック生成手段の生成する２系統のサンプリン
グクロックの一方を選択出力するクロック切換手段と、当該クロック切換手段が選択出力しているサンプリン
グクロックとビデオ信号または水平同期信号との間の位
相誤差を検出し、ｉ）選択出力しているサンプリングク
ロックの位相が上記ビデオ信号または水平同期信号の位
相より進んでいる場合に、選択出力するサンプリングク
ロックの切換を、切換え後に選択出力されるサンプリン
グクロックの位相が切換え前に選択出力されているサン
プリングクロックの位相に対して遅れるようなタイミン
グで行うよう上記クロック切換手段を制御し、ii）選択
出力しているサンプリングクロックの位相が上記ビデオ
信号または水平同期信号の位相より遅れている場合に、
選択出力するサンプリングクロックの切換を、切換え後
に選択出力されるサンプリングクロックの位相が切換え
前に選択出力されているサンプリングクロックの位相に
対して進むようなタイミングで行うよう上記クロック切
換手段を制御する第１の位相誤差検出手段と、上記水平同期信号とビデオ信号のうちの一方の信号と
上記クロック切換手段が選択出力していたサンプリング
クロックとの間の位相誤差に応じて切り替えられ選択出
力されているサンプリングクロックと、上記水平同期信
号とビデオ信号のうちの前記一方の信号ではない他方の
信号との間の位相誤差を検出する第２の位相誤差検出手
段と、上記第２の位相誤差検出手段によって位相誤差が検出
された場合に、上記ビデオ信号に対して水平同期信号の
位相を順次ずらす水平同期・ビデオ間位相誤差補正手段
とを備えるようにしたものである。

ここで、第２の位相誤差検出手段は、第1A図に示すよ
うに、第１の位相誤差検出手段を共用して構成すること
ができる。すなわち、第１の位相誤差検出手段と、当該
第１の位相誤差検出した位相誤差のうちサンプリングク
ロックと前記他方の信号との間の位相誤差を抽出する位
相誤差抽出手段を用いて構成することができる。

［作用］本発明の同期回路は、２相のサンプリングクロック信
号を内部で生成すると共に、供給された水平同期信号を
基準にサンプリングクロック信号を切換え同期化し、さ
らに同期化したサンプリングクロック信号を基準にビデ
オ信号と水平同期信号との位相誤差を検出し、水平同期
信号またはビデオ信号に遅延を加え同期化するように動
作する。これによって、サンプリングクロック信号、水
平同期信号、ビデオ信号の３者が完成に同期化するよう
になるので、例えビデオ信号と水平同期信号との間に位
相差があっても、さらにビデオ信号が供給されない期間
が長くても、ドット欠けやドット化けを生じることなく
供給されたビデオ信号を正確にサンプリングできるよう
になる。

［実施例］以下、本発明の実施例について図面により説明する。

第１図は本発明による一実施例のブロック図である。
第３図、第４図は第１図を説明するための波形図であ
る。101は送信側から供給されたビデオ信号の水平同期
信号Ｉ、102は同様に送信側から供給されたビデオ信号
Ｉ、103は後段の処理回路に供給するサンプリングクロ
ック信号、104は同様に後段の処理回路に供給する同期
化したビデオ信号II、105は同様に後段に供給する同期
化した水平同期信号II、１は水平同期信号Ｉに加える遅
延量を選択する切換回路、２〜９は切換回路１から出力
される水平同期信号Ｉを遅延させる各種の遅延素子Ｉ〜
IIX、11は切換回路Ｉと遅延素子Ｉ〜IIXによって適切な
遅延が加えられた水平同期信号IIを出力するOR回路、12
は水平同期信号IIおよびビデオ信号Ｉを同一回路でサン
プリングクロック信号103と同期を取るためのOR回路、1
3は２種類の逆相のサンプリングクロック信号を生成す
るクロック生成回路、14は入力された信号を３相化する
遅延回路、15は入力された３相の信号をサンプリングク
ロック信号103でラッチし、両者の位相差を判定する位
相判定回路、16は位相判定回路15の出力に従って２相の
クロック信号のうち片方を選択するクロック切換回路、
17は供給されたビデオ信号Ｉの先端部（水平同期信号の
後に最初に現われたビデオ信号部分）のみ検出する先端
検出回路、18はビデオ信号Ｉの先端部のみ水平同期信号
Ｉの遅延量を増加させるためのAND回路、19は水平同期
信号Ｉの遅延量をサイクリックに増加させるためのカウ
ンタである。また、ビデオ信号I102は、アナログビデオ
信号であり、白黒２値のモノクロ画像をハイレベルとロ
ーレベルの２値の信号値で表しているものとしている。
また、ビデオ信号I102には、水平同期信号や垂直同期信
号は含まれておらず、ハイレベルで水平帰線期間を表す
水平同期信号が水平同期信号I101として別途供給されて
いる。さて、ビデオ信号I102は、サンプリングクロック
信号103によりサンプリングされる。本実施例中では、
このサンプリングクロック信号103に対する水平同期信
号の位相とサンプリングクロックに対するビデオ信号の
位相の差を位相誤差と呼ぶことにする。

ここで、OR回路112、遅延手段14、位相判定回路15が
第1A図の第１位相誤差検出手段に相当し、先端検出回路
17、AND回路18が第1A図の位相誤差抽出手段に相当す
る。

また第３図において、波形301は遅延回路14の出力FDA
T、波形302は同様にLDAT出力、波形303はBDAT出力、波
形304はサンプリングクロック信号103と同一のSCLK信
号、波形305はクロック生成回路17のCLK0出力、波形306
は同様にCLK1出力である。第４図において、波形401は
水平同期信号Ｉと同一のHSYNC I信号、波形402は水平同
期信号IIと同一のHSYNC II信号、波形403は先端検出回
路17の出力DET、波形404は位相判定回路15の出力Ｂ、波
形405はAND回路18の出力CHG、波形406はカウンタ19の出
力RCである。

次に本実施例の動作を説明する。送信側から供給され
たビデオ信号Ｉおよび水平同期信号Ｉを同一の回路を用
いてサンプリングクロック信号103と同期を取るため、
ビデオ信号Ｉと適切な遅延が加えられた水平同期信号Ｉ
はOR回路12に入力され合成される。本実施例では、供給
されるビデオ信号Ｉのドット周波数を52MHzとした。

また、電源が供給されると同時にクロック生成回路13
から２相のサンプリングクロック信号103の基本波形CLK
0、CLK1が出力される。基本波形CLK0とCLK1は、互いに
逆位相で周波数52MHz、デューティ比1:3の波形である。
これらの基本波形と生成されたサンプリングクロック信
号とをそれぞれCLK0（305）、CLK1（306）、SCLK（30
4）として第３図に示してある。

一方、OR回路12の出力は、遅延回路14に供給され、内
部で生成したサンプリングクロック信号との位相誤差を
検出するため、２種類の遅延が加えられる。まず、入力
された信号をそのままFDATとして出力する。次に、FDAT
に対して、ビデオ信号Ｉの８分の１周期の遅延量2.40ns
ecを加えた信号をLDATとして出力する。さらに、FDATに
対して、ビデオ信号Ｉの４分の１周期の遅延量4.8nsec
を加えた信号をBDATとして出力する。これら遅延を加え
た信号をFDAT（301）、LDAT（302）、BDAT（303）とし
て第３図に示す。なお、以降はLDATを基準なるビデオ信
号とみなして処理する。

次に、遅延回路14から出力されたFDAT、LDAT、BDATは
位相判定回路15に入力され、サンプリングクロック信号
103との位相誤差が検出される。位相判定回路15は、2.4
0nsecずつ遅延量の異なるビデオ信号FDAT、LDAT、BDAT
を受け、サンプリングクロック信号の立上りタイミング
で各信号をラッチする。ラッチした信号のパターンは、
第５図に示すように、進みすぎ２通り（Ｆ）、遅れすぎ
２通り（Ｂ）、正常２通り（Ｎ）の計６通りに分類さ
れ、これらをデコードして判定結果を出力する。すなわ
ち、判定結果に従って、遅れすぎの場合はＢ信号を出力
し、進みすぎの場合はＦ信号を出力する。なお、位相判
定回路15からサンプリングクロック信号103と同期した
ビデオ信号IIを出力する。本実施例では、遅延回路14の
出力LDATをサンプリングクロック信号103でラッチした
信号をビデオ信号IIとしている。

さらにクロック切換回路16は、位相判定回路15からＦ
信号またはＢ信号が入力されると、サンプリングクロッ
ク信号103自体をビデオ信号IIに同期させるため、逆位
相の基本波形に切換える。すなわち、サンプリングクロ
ック信号103としてCLK0が選択されている場合にはCLK1
に切換え、逆にCLK1が選択されている場合には、CLK0に
切換える。また、画面のドット欠けやドット化けを防ぐ
ため、Ｂ信号が入力されると１周期待ってから切換え、
Ｆ信号が入力されると即座に切換える。

以上、ビデオ信号Ｉあるいは水平同期信号Ｉとサンプ
リングクロック信号とを同期化する動作を述べた。例と
して進みすぎたビデオ信号Ｉに対してサンプリングクロ
ック信号103を同期化する様子を第３図に示した。

次に水平同期信号Ｉとビデオ信号Ｉとの位相誤差を補
正する動作を説明する。まず、送信側から供給された水
平同期信号Ｉとサンプリングクロック信号との同期化が
前述の動作により達成される。次にビデオ信号Ｉが入力
され、サンプリングクロック信号103と同期化が図られ
ると共に、ビデオ信号の先端部に位相誤差が生じる場合
にのみ、水平同期信号Ｉに適切な遅延が加えられ、両者
の位相誤差が補正される。

先端検出回路17は、ビデオ信号Ｉを受け、マルチバイ
ブレータの動作により１水平同期期間に１回の割合でビ
デオ信号Ｉの先端部分を検出しDET信号403として出力す
る。ここで、先端検出回路17として用いるマルチバイブ
レータは、たとえば、ビデオ信号I101が立ち上がる（ハ
イレベルになる）と、出力信号を、サンプリングクロッ
ク信号103の周期の半分の期間だけハイレベルに制御
し、１水平同期期間から水平帰線期間（ビデオ信号Ｉが
ハイレベルとなることのない期間）を減じた期間ローレ
ベルに制御するよう設定する。また、先端検出回路17と
して用いるマルチバイブレータは、ハイレベルとローレ
ベルに信号を制御している期間は、先端検出回路17は、
ビデオ信号I101が立ち上がっても、これを無視する。ま
た、ハイレベルとローレベルに信号を制御している期間
以外の期間は、ローレベルの信号を出力する。結果、画
面上の各ラインの、最も左側にあるハイレベル対応のド
ットを表すビデオ信号I101の入力後、サンプリングクロ
ック信号103の周期の半分の期間だけハイレベルとなる
信号を出力することになる。一方、位相判定回路15は、
サンプリングクロック信号103に対してビデオ信号IIが
遅れるとＢ信号404を出力する。ビデオ信号Ｉの先端部
がサンプリングクロック信号103と同期化していない場
合、すなわちビデオ信号Ｉと水平同期信号Ｉとの間に位
相誤差がある場合、水平同期信号の遅延量を切換えるた
め、AND回路18においてDET信号403とＢ信号404の論理積
が取られ、CHG信号405として結果が出力される。水平同
期信号Ｉの遅延量をサイクリックに減少させる場合には
Ｂ信号の代りにＦ信号を用いる。CHG信号405は、カウン
タ19に入力され、格納されたカウント値RC（０）〜RC
（２）406をカウントアップする。カウント値RC（０）
〜RC（２）406と切換回路１の動作に従って、遅延素子
Ｉ〜IIXのうち適切な１個が選択され、水平同期信号Ｉ
に遅延が加えられ、OR回路11を介して出力される１回の
遅延量切換で水平同期信号Ｉとビデオ信号Ｉとの位相誤
差が補正しきれない場合には、切換回路１による切換が
繰返される。第４図に遅延を加える前後の水平同期信号
ＩおよびIIの波形をHSYNC I信号401およびHSYNC II信号
402として示した。

ここで、第１図に示したようにＢ信号のみによって水
平同期信号IIの遅延量を切り替える構成によって、水平
同期信号Ｉとビデオ信号Ｉの位相誤差を補正できる理由
について説明する。

第１図Ｂの装置は、おおまかには次のように動作す
る。

すなわち、遅延回路14、位相判定回路15、クロック切
換回路16の前述した働きにより、水平同期信号IIがOR回
路12を介して遅延回路に14に入力すると、この水平同期
信号IIに同期したサンプリングクロック信号103が出力
される。次に、ビデオ信号Ｉの先端がOR回路12を介して
遅延回路に14に入力すると、このビデオ信号Ｉの先端
と、その時点で水平同期信号IIに同期しているサンプリ
ングクロック信号103との位相差が位相判定回路15で判
定され、位相差があればＢ信号かＦ信号が発生する。

ここで、Ｂ信号が発生した場合には、AND回路を介し
てパルスが発生しカウンタ19、切換回路１の動作により
遅延素子２〜９は切り替えられ水平同期IIの遅延量が増
加される。

したがい、Ｂ信号の発生のたびに、水平同期信号IIの
遅延量は少しづつ増加するので、何回かＢ信号が発生し
ているうちに、水平同期信号IIの遅延量は、必ず、水平
同期信号IIとビデオ信号Ｉの先端の位相が一致する遅延
量に達することになる。

そして、この遅延量が達すると、水平同期信号IIとビ
デオ信号Ｉの先端の位相が一致するので、ビデオ信号Ｉ
の先端と、その時点で直前の水平同期信号IIに同期して
いるサンプリングクロック信号103との位相差も無くな
り、Ｂ信号は発生しなくなり、水平同期信号IIの遅延量
は変化しなくなる。また、Ｆ信号も発生しなくなる。

したがい、水平同期信号IIとビデオ信号Ｉの位相差が
なくなるまで、Ｂ信号が発生するという条件が満たされ
れば、必ず、水平同期信号IIとビデオ信号Ｉの位相を一
致させることができる。

ここで、クロック生成回路13が生成するクロックの周
波数と、水平同期信号Ｉおよびビデオ信号Ｉに完全に同
期したクロック（ドットクロック相当のクロック）の周
波数の間には、必ず誤差が生じる。これは、クロック生
成回路13として用いられる水晶発振機の性能には限界が
あることや、入力される水平同期信号Ｉおよびビデオ信
号Ｉの転送レートにも一定の誤差が必ず含まれることな
どに起因するものである。簡単にいえば、入力する水平
同期信号Ｉおよびビデオ信号Ｉと非同期にクロック生成
回路13はクロックを生成するので、両者間に周波数の誤
差が、ある程度生じてしまうことは避けられない。な
お、このような誤差は、通常、１水平走査期間において
１クロックずれる程度の誤差は最低でも許容される。１
クロック、すなわち、１ドット程度の表示のずれは視認
上問題とならないからである。

このような誤差が存在するため、水平同期信号IIが入
力したときに、水平同期信号IIに同期するように切り替
えられたサンプリングクロック信号103の位相（立上り
エッジ位置）は、第５図において正常（Ｎ）と判定され
るπ/2の範囲内で毎回少しづつずれていく。そして、こ
のために、水平同期信号IIとビデオ信号Ｉの先端の同じ
位相差に対する、ビデオ信号Ｉの先端の位置における判
定は、サンプリングクロック信号103の位相の前述した
π/2の範囲内おけるずれ量に依存して、進みすぎ（Ｆ）
となったり遅れすぎ（Ｂ）となったりする。したがい、
水平同期信号IIとビデオ信号Ｉの先端に位相差がある限
り、進みすぎ（Ｆ）と遅れすぎ（Ｂ）のうちの一方の判
定のみが繰り返し繰り返し成されることはない。

すなわち、水平同期信号IIとビデオ信号Ｉの位相差が
なくなるまで、Ｂ信号は必ず発生する。したがい、前述
したように必ず水平同期信号IIとビデオ信号Ｉの位相を
一致させることができることになる。なお、水平同期信
号IIとビデオ信号Ｉの先端に位相差が無い場合には、常
に正常（Ｎ）と判定されることこれが、Ｂ信号のみによって水平同期信号IIの遅延量
を切り替える構成によって、水平同期信号Ｉとビデオ信
号Ｉの位相誤差を補正できる理由である。

なお、前述したようにＦ信号のみを用いて水平同期信
号IIの遅延量を切り替えるようにする場合も同様であ
り、同様に水平同期信号Ｉとビデオ信号Ｉの位相誤差を
補正することができる。

以上、水平同期信号Ｉとビデオ信号Ｉの位相誤差を補
正する動作を述べた。例として、遅れすぎた水平同期信
号HSYNC IIを進めて補正する様子を第４図に示した。

かくして本実施例によれば、外部からビデオ信号と同
期信号とを受けて処理する装置において、水平同期信号
との位相が補償されないビデオ信号や長時間無表示の後
にビデオ信号が入力されたとしても、画面のドット欠け
やドット化けを生じることなく正確にビデオ信号をサン
プリングできる効果がある。

上記実施例では、水平同期信号の遅延量を調整するよ
うにしたが、ビデオ信号の遅延量を調整するようにして
もよい。

［発明の効果］以上説明したように本発明によれば、入力するビデオ
信号をサンプリングする際に、ビデオ信号とサンプリン
グクロック信号との同期を取ると共に、さらに水平同期
信号とビデオ信号の位相誤差を補正できるので、例え水
平同期信号とビデオ信号との位相が補償されなくても、
さらに長時間ビデオ信号が入力されなくても、極めて正
確にビデオ信号をサンプリングできるなど、従来技術の
欠点を除いて、優れた機能のビデオ信号入力装置を提供
できる。

【図面の簡単な説明】

第1A図は本発明の構成を示すブロック図、第1B図は本発
明に係る一実施例を示すブロック図、第２図は公知例を
示すブロック図、第３図は本発明に係る同期引き込み例
を示す波形図、第４図は本発明に係る位相差補正例を示
す波形図、第５図は第１図の信号FDAT、LDAT、BDATの波
形および対応するラッチ出力パターンの説明図である。１……切換回路２〜10……遅延素子Ｉ〜IIX 11、12……OR回路 13……クロック生成回路 14……遅延回路 15……位相判定回路 16……クロック切換回路 17……先端検出回路 18……AND回路 19……カウンタ 101……水平同期信号Ｉ 102……ビデオ信号Ｉ 103……サンプリングクロック信号 104……ビデオ信号II 105……水平同期信号II 301……FDAT 302……LDAT 303……BDAT 304……SCLK 305……CLK0 306……CLK1 401……HSYNC I 402……HSYNC II 403……DET 404……Ｂ 405……CHG 406……RC

フロントページの続き (72)発明者伊豆野信明神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者横山佳弘神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所マイクロエレクトロニクス機器開発研究所内 (72)発明者増崎秀文神奈川県小田原市国府津2880番地株式会社日立製作所小田原工場内

Claims

(57)【特許請求の範囲】

【請求項１】サンプリングクロックと、当該サンプリン
グクロックでサンプルするビデオ信号と、当該ビデオ信
号に同期した同期信号とを同期させる同期回路におい
て、逆位相の２系統のサンプリングクロックを生成するクロ
ック生成手段と、当該クロック生成手段の生成する２系統のサンプリング
クロックの一方を選択出力するクロック切換手段と、当該クロック切換手段が選択出力しているサンプリング
クロックとビデオ信号または水平同期信号との間の位相
誤差を検出し、ｉ）選択出力しているサンプリングクロ
ックの位相が上記ビデオ信号または水平同期信号の位相
より進んでいる場合に、選択出力するサンプリングクロ
ックの切換を、切換え後に選択出力されるサンプリング
クロックの位相が切換え前に選択出力されているサンプ
リングクロックの位相に対して遅れるようなタイミング
で行うよう上記クロック切換手段を制御し、ii）選択出
力しているサンプリングクロックの位相が上記ビデオ信
号または水平同期信号の位相より遅れている場合に、選
択出力するサンプリングクロックの切換を、切換え後に
選択出力されるサンプリングクロックの位相が切換え前
に選択出力されているサンプリングクロックの位相に対
して進むようなタイミングで行うよう上記クロック切換
手段を制御する第１の位相誤差検出手段と、上記水平同期信号とビデオ信号のうちの一方の信号と上
記クロック切換手段が選択出力していたサンプリングク
ロックとの間の位相誤差に応じて切り替えられ選択出力
されているサンプリングクロックと、上記水平同期信号
とビデオ信号のうちの前記一方の信号ではない他方の信
号との間の位相誤差を検出する第２の位相誤差検出手段
と、上記第２の位相誤差検出手段によって位相誤差が検出さ
れた場合に、上記ビデオ信号に対して水平同期信号の位
相を順次ずらす水平同期・ビデオ間位相誤差補正手段と
を備えたことを特徴とする同期回路。