CN100459605C - Cmi信号定时恢复的方法和设备 - Google Patents

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Abstract

用于从编码传号反转(CMI)编码信号中恢复时钟信号的设备和方法。延迟和除法电路接收进入的CMI编码信号，以及产生具有相应于该CMI信号的比特边界的跃变的信号。这个信号然后传送通过时钟恢复环(即，锁相环)，把一时钟信号与CMI信号同步。时钟恢复环还包括延迟电路，它调整反馈信号的定时，以使得它与在CMI信号传送通过该延迟和除法电路时出现的CMI信号的延迟相匹配。因此，该电路调整恢复的时钟信号的定时，直至它与进入的CMI信号的计时相匹配为止。

Description

CMI信号定时恢复的方法和设备
技术领域
本发明总地涉及定时信号的恢复，具体地，涉及从进入的编码传号反转(CMI)数据流中恢复时钟信号。
背景技术
在有关例如通过通信电缆的数字数据传输的应用中，传输信号的格式总是很重要的，因为在接收机中的电路必须能够从进入的信号中提取精确的定时信息。定时提取的三个主要目的是：允许信号在信号噪声比为最大值时被接收机采样，保持适当的脉冲间隔，以及表示每个定时时间间隔的开始和结束。另外，由于在信号检测处理过程中会出现由噪声和失真造成的误差，所以，可能希望信号具有固有的检错性质。提供这些特性的一个这样的信号格式是熟知的编码传号反转(CMI)格式。
CMI格式是二电平线路码，其中数字数据的每个比特被变换成一对数据标记。图1上显示从非归零(NRZ)格式变换成CMI格式的数字数据流的例子。具体地，数据比特“0”被变换成一对数据标记“0，1”，以及数据比特“1”交替地被变换成一对数据标记“0，0”和“1，1”。数据标记对“1，0”根据定义是非法组合。所变换的数据标记对，即，“0，1”，“0，0”，或“1，1”在同一个时间帧(周期P)内被发送，在此期间数字数据被加到编码单元。
CMI是尤其被SONET STS-3和SDH STM1标准采用的编码方案。CMI编码保证每个比特至少一次跃变，由此，以消耗额外信号带宽为代价增强时钟恢复处理。因此，全零可被看作为正常的时钟(CLK)频率，以及全一可被看作为CLK频率的一半。
在现有技术中，倍频器被使用来加倍时钟边沿，用于相位比较。然而，很难在非常高的比特速率下实施精确的倍频器，而这种非常高的比特速率对于现代高速通信系统而言是常见的。另外的现有技术方案，诸如在美国专利No.5,195,110中揭示的方案，都实施了比想要的更复杂的电路。因此，有利的是提供不需要精确的倍频器且比现有技术中已得到的方案更简单的改进的途径。
发明内容
为此，本发明提供一种设备，包括：除以二电路，它具有用来接收编码传号反转(CMI)信号的输入端和具有输出端，所述除以二电路用来产生具有第一延迟的第一延迟信号；定时恢复环电路，它具有被连接到除以二电路的输出端的第一输入端和具有第二输入端与输出端，所述定时恢复环用来产生环路参考信号，所述环路参考信号包括一具有与该CMI信号的计时一致的频率的恢复的时钟信号，其中定时恢复环包括锁相环，该锁相环包括：鉴相电路，具有被连接到该除以二电路的输出端的第一输入端和具有被连接到该第二信号调节电路的输出端的第二输入端，以及具有至少一个输出端，所述鉴相电路用来产生相位调整信号，以对准该第一延迟信号和第二延迟信号的定时；环路滤波器电路，具有被连接到该鉴相电路的所述至少一个输出端的输入端和具有输出端；以及受控振荡器，具有被连接到该环路滤波器的输出端的输入端，以及用来产生相应于该环路参考信号的输出信号；以及第二信号调节电路，它用来造成对该环路参考信号的延迟，以生成具有与该第一延迟信号的第一延迟相匹配的第二延迟的第二延迟信号，所述第二信号调节电路包括除以一电路，它包括：异或门，具有用来接收该恢复的时钟信号的第一输入端、第二输入端和输出端；以及D型触发器，具有被连接到该异或门的输出端的CLK输入端、D输入端以及Q和Q杠输出端，所述Q杠输出端被连接到所述D输入端，所述Q输出端被连接到该异或门的第二输入端，所述除以一电路在被连接到该定时恢复环电路的第二输入端的所述Q输出端具有输出。
本发明还相应提供另一种设备，包括：除以二电路，它具有用来接收编码传号反转(CMI)信号的输入端和具有输出端，所述除以二电路用来产生具有第一延迟的第一延迟信号；定时恢复环电路，它具有被连接到除以二电路的输出端的第一输入端和具有第二输入端与输出端，所述定时恢复环用来产生环路参考信号，所述环路参考信号包括一具有与该CMI信号的计时一致的频率的恢复的时钟信号，其中定时恢复环包括锁相环，该锁相环包括：鉴相电路，具有被连接到该除以二电路的输出端的第一输入端和具有被连接到该第二信号调节电路的输出端的第二输入端，以及具有至少一个输出端，所述鉴相电路用来产生相位调整信号，以对准该第一延迟信号和第二延迟信号的定时；环路滤波器电路，具有被连接到该鉴相电路的所述至少一个输出端的输入端和具有输出端；以及受控振荡器，具有被连接到该环路滤波器的输出端的输入端，以及用来产生相应于该环路参考信号的输出信号；以及第二信号调节电路，它用来造成对该环路参考信号的延迟，以生成具有与该第一延迟信号的第一延迟相匹配的第二延迟的第二延迟信号，所述第二信号调节电路包括除以一电路，它包括：异或门，具有用来接收该恢复的时钟信号的第一输入端、用来接收一时钟正交信号的第二输入端以及输出端，所述时钟正交信号被相对于所述恢复的时钟信号而延迟该恢复的时钟信号的四分之一周期；以及D型触发器，具有被连接到该异或门的输出端的CLK输入端、D输入端以及Q和Q杠输出端，所述D输入端用来接收反相的恢复时钟信号，所述除以一电路输出与被连接到该定时恢复环电路的第二输入端的所述Q输出一致。
根据本发明的再一种设备，包括：除以二电路，它具有用来接收编码传号反转(CMI)信号的输入端和具有输出端，所述除以二电路用来产生具有第一延迟的第一延迟信号；定时恢复环电路，它具有被连接到除以二电路的输出端的第一输入端和具有第二输入端与输出端，所述定时恢复环用来产生环路参考信号，所述环路参考信号包括一具有与该CMI信号的计时一致的频率的恢复的时钟信号，其中定时恢复环包括锁相环，该锁相环包括：鉴相电路，具有被连接到该除以二电路的输出端的第一输入端和具有被连接到该第二信号调节电路的输出端的第二输入端，以及具有至少一个输出端，所述鉴相电路用来产生相位调整信号，以对准该第一延迟信号和第二延迟信号的定时；环路滤波器电路，具有被连接到该鉴相电路的所述至少一个输出端的输入端和具有输出端；以及受控振荡器，具有被连接到该环路滤波器的输出端的输入端，以及用来产生相应于该环路参考信号的输出信号；以及第二信号调节电路，它用来造成对该环路参考信号的延迟，以生成具有与该第一延迟信号的第一延迟相匹配的第二延迟的第二延迟信号，所述第二信号调节电路包括除以一电路，它包括：正交输入异或非门，包括用来接收该恢复的时钟信号的第一输入端、用来接收一时钟正交信号的第二输入端、和一对互补的输出端，所述时钟正交信号被相对于所述恢复的时钟信号而延迟该恢复的时钟信号的四分之一周期；以及负沿触发D型触发器，具有用来接收该正交输入异或非门的互补输出的CLK输入端、D输入端以及Q和Q杠输出端，所述D输入端用来接收一反相的恢复时钟信号，所述除以一电路输出与所述Q输出一致。
根据本发明的又一种设备，包括：除以二电路，具有用于接收编码传号反转(CMI)信号的输入端和具有输出端，所述除以二电路用来产生具有第一延迟的第一延迟信号；锁相环电路，包括：鉴相电路，具有被连接到该第一调节电路的输出端的第一输入端和具有被连接到该第二调节电路的输出端的第二输入端，以及具有至少一个输出端，所述鉴相电路用来产生一相位调整信号，以对准该第一延迟信号和第二延迟信号的定时；环路滤波器，包括积分电路，它具有被连接到该鉴相电路的所述至少一个输出端的输入端和具有输出端；和受控振荡器，具有被连接到该积分电路的输出端的输入端，以及用来产生环路参考信号，所述环路参考信号包括一具有与该CMI信号的计时一致的频率的恢复时钟信号；以及第二信号调节电路，用来造成对该环路参考信号的延迟，以生成具有与该第一延迟信号的第一延迟相匹配的第二延迟的第二延迟信号，所述第二信号调节电路包括除以一电路，它包括：异或门，具有用来接收该恢复的时钟信号的第一输入端、第二输入端和输出端；以及D型触发器，具有被连接到该异或门的输出端的CLK输入端、D输入端以及Q和Q杠输出端，所述Q杠输出端被连接到所述D输入端，所述Q输出端被连接到该异或门的第二输入端，所述除以一电路在被连接到该定时恢复环电路的第二输入端的所述Q输出端具有输出。
本发明还提供一种用于从编码传号反转(CMI)信号恢复时钟信号的方法，包括：对该CMI信号造成一个延迟，以产生具有相对于该CMI信号定时的第一延迟的第一延迟信号；通过定时恢复环输入该第一延迟信号和一第二延迟信号，以产生恢复的时钟信号，其中该第一和第二延迟信号每个具有一个相位，以及其中用该定时恢复环产生该恢复的时钟信号包括：把该第一延迟信号的相位与该第二延迟信号的相位进行比较，以产生鉴相信号；滤波该鉴相信号，以产生滤波的鉴相信号；以及响应于该滤波的鉴相信号而生成受控的振荡，以产生该恢复的时钟信号；以及对该恢复时钟信号造成一个延迟，以产生该第二延迟信号，所述第二延迟信号具有相对于该恢复时钟信号定时的第二延迟，以及它是通过如下操作产生的：在异或门的第一输入端处接收该恢复时钟信号；用在D型触发器的CLK输入端处的该异或门的输出对该D型触发器进行计时，所述D型触发器具有D输入端以及Q和Q杠输出端，所述Q杠输出端被连接到所述D输入端，所述Q输出端被连接到该异或门的第二输入端；以及在该D型触发器的Q输出端处产生该第二延迟信号；其中该第一和第二延迟信号具有相对于它们各自的输入信号的匹配的延迟。
附图说明
当结合附图参照以下的详细说明时将更容易明白本发明的上述的方面和许多附随的优点，其中：
图1是显示按照CMI格式编码的NRZ数据的时序图；
图2是本发明的示例的电路实施例的示意性方框图；
图3是其中实施电荷泵的图2的示例电路的示意性方框图；
图4是其中实施积分电路的、按照本发明的另一个示例性电路的示意性方框图；
图5是可被用作为图2和图3实施例的数据驱动鉴相器的示例性电路的电路图；
图6是相应于图5的数据驱动鉴相器电路的时序图；
图7显示使用技术独立实施方案的、与除以一和除以二电路实施例相应的示例性电路图；
图8显示使用CML实施方案的、与第一组除以一和除以二电路实施例相应的示例性电路图；
图9显示使用CML实施方案的、与第二组除以一和除以二电路实施例相应的示例性差分电路图；
图10是与图8与9的CML除以一电路相应的时序图；
图11是与图8与9的CML除以二电路相应的时序图；以及
图12是显示响应于示例性CMI数据信号的、除以二电路的响应的时序图。
具体实施方式
本发明包括使能对于CMI编码信号的定时恢复的电路和方法。延迟和除法电路接收进入的CMI编码信号，以及产生具有相应于CMI信号的比特边界的跃变的信号。这个信号然后传送通过时钟恢复环(即，锁相环)，把一时钟信号与该CMI信号同步。时钟恢复环还包括延迟电路，它调整反馈信号的定时，以使得它与在CMI信号传送通过该延迟和除法电路时出现的CMI信号的延迟相匹配。因此，该电路调整恢复的时钟信号的定时，直至它与进入的CMI信号的定时相匹配为止。
图2上显示按照本发明的示例性电路10的方框图。电路10包括除以二电路12，它接收包括CMI编码数据流的反相的CMI数据信号14作为输入，以及提供第一输入16到数据驱动鉴相器18。如图1所示，CMI编码数据流的负沿对准比特边界。通过处理负沿，除以二电路产生输出信号，该信号具有相应于CMI数据流的比特边界的跃变。这个电路也对该进入的CMI数据信号引入延迟。第二输入信号20在被除以一电路22调节后，被提供到数据驱动鉴相器18。重要地是，除以二电路12和除以一电路22提供一对具有匹配的时延的输入信号到数据驱动鉴相器18。正如下面更详细地描述的，通过延迟匹配，可以通过使用定时恢复反馈环，实施时钟信号与输入CMI数据的适当的同步。
数据驱动鉴相器18产生输出信号24，它被环路滤波器26调节，以及传送到受控振荡器(CO)28。通常，环路滤波器26可包括任意阶的滤波器，且典型地将包括积分电路，虽然其他类型的滤波器也可以实施。另外，CO 28可包括压控振荡器(VCO)、电流控制振荡器，或数字控制振荡器。CO 28产生恢复的时钟信号30，它作为加到除以一电路1的输入被接收，而除以一电路1把信号20传送回数据驱动鉴相器18，由此形成锁相定时恢复环。可任选地，除以N电路32可被应用到恢复的时钟信号30，这取决于CO 28的频率特性。例如，某些CO被设计成以比CMI时钟信号高几倍的频率运行。在这些事例中，除以N电路32可被使用，其中N将等于频率倍数，以及在30处在除以N电路后将产生恢复的时钟信号。
正如本领域技术人员将认识到的，数据驱动鉴相器18、环路滤波器26和CO 28组成锁相环(PLL)。因此，数据驱动鉴相器18产生输出信号，该信号被使用来通过PLL的反馈环在时间上对准它的两个输入信号，由此将恢复的时钟信号与CMI数据信号的定时同步。应当指出，被输入到数据驱动鉴相器18的两个信号具有由除以二电路12与除以一电路22引入的、改变的定时(即，具有延迟)。因此，除以一电路22被设计成使得它对恢复的时钟信号30引入延迟，该延迟与由除以二电路12对CMI数据信号14引入的延迟相匹配。
参照图3，图上显示示例性电路34，其中环路滤波器包括电荷泵36，它被耦合到几个滤波器元件，包括电阻R1和电容C1与C2。在这个结构中，数据驱动鉴相器18产生一对逻辑电平输出信号，包括“上(UP)”信号24A和“下(DOWN)”信号24B。当数据驱动鉴相器18输出“上”脉冲时，“上”信号24A上的逻辑电平是高电平。同样地，当数据驱动鉴相器18输出“下”脉冲时，“下”信号24B上的逻辑电平是高电平。正如下面更详细地描述的，通常，没有两个信号24A和24B都是逻辑高电平的时刻，而有两个信号都是逻辑低电平的时刻。
信号24A和24B被馈送到各个受控电流源38和40，其中受控电流源38的一端连接到Vdd，以及受控电流源40的一端连接到地，而上述受控电流源的另一端共同地被连接到线路42。线路42沿包括互相串联的电阻R1和电容C1的第一滤波器线路44和包括电容C2的第二滤波器线路46被耦合到地。总起来说，电荷泵36和滤波器元件根据作为加到VCO 29的输入而接收的、在24A和24B上的信号输入，产生滤波的信号。
在图4上显示在本发明中可被实施的、另一个示例性电路41。在这个电路中，包括运算放大器45、电阻R2与R3和电容C3与C4的积分电路43执行环路滤波功能。数据驱动鉴相器18的输出信号47在运算放大器45的反相端处被接收，而运算放大器的非反相端连接到地。电阻R3被选择来调整电路的增益，以便产生适用于驱动VCO 29的输出信号49。
图5上显示用于数据驱动鉴相器18的示例性电路50。电路50包括一对D型触发器52和54，它们分别耦合到一对异或门56和58。数据入60在触发器52的“D”输入端处被接收，以及也在异或门56的输入端62处被接收。异或门56的另一个输入端(64)连接到触发器52的“Q”输出端。触发器52的“Q”输出也作为触发器54的“D”输入被接收，以及也作为异或门58的输入66被接收。触发器54的“Q”输出端连接到异或门58的另一个输入端(68)。触发器52在它的时钟输入端接收正常的CLK信号，而触发器54在它的时钟输入端接收反相的CLK信号。
图6上显示电路50的时序图。本领域技术人员将会看到，图6的时序图和下面讨论的其他时序图显示理想化的电路特性，它不包括在实际的装置中存在的信号传播延迟。这些时序图这里为了简明起见以这种方式被给出。在与信号中的“数据入(DATA IN)”的每次改变(即，上升沿或下降沿)同步时，在“上”输出端处出现高的逻辑电平脉冲，它比时钟周期的一半更宽或更窄，这取决于在CMI数据与时钟信号之间的相位关系。另外，在“下”输出端处出现半个时钟周期的高的逻辑电平脉冲，其中该脉冲被延迟(相对于“上”输出脉冲)半个时钟周期。
与电路50相组合，电荷泵36按以下方式运行：当数据驱动鉴相器18输出“上”脉冲时，信号24A是高的以及信号24B是低的，这使得受控电流源38提供控制的电流，造成以控制的速率在电容器C1和C2上积累电荷。相反，当数据驱动鉴相器18输出“下”脉冲时，信号24A是低的以及信号24B是高的，这使得受控电流源40以控制的速率使电容器C1和C2放电。这样，被馈送到VCO 28的电压被控制成使得由VCO 29产生的振荡的定时与CMI数据信号14的计时相匹配，由此产生恢复的CMI时钟信号。
图7上显示在技术独立的实施方案下分别执行除以一和除以二功能的、第一组示例性电路70和72。电路70包括异或门74，它在输入端76处接收恢复的时钟信号30。异或门74的输出被馈送到D型触发器80的“CLK”输入端78。触发器80的“Q杠”输出82被反馈到“D”输入端84，而输出信号86在触发器的“Q”输出端88处产生。另外，输出信号82包括异或门74的其他输入(90)。
电路72基本上类似于电路70，除了在电路72中异或门的其他输入被保持在高的逻辑电平以外。因此，电路72包括异或门92，它在“入(IN)”输入端94处接收CMI数据14，而另一个输入端(96)连接到高的逻辑电平信号。异或门92的输出被馈送到D型触发器100的“CLK”输入端98。触发器100的“Q杠”输出102在“D”输入端104处被馈送回该触发器，而在触发器的“Q”输出端108处产生一输出信号106。
图8显示使用电流模式逻辑(CML)实施方案来实施的第一组示例的除以一电路110和除以二电路112。电路110包括异或门114，它在输入端116处接收与恢复的时钟信号30一致的“CLK”信号以及在输入端118处接收“CLKQ”信号。应当指出，“CLKQ”信号包括时钟信号，它与“CLK”信号相位差四分之一周期，即，相位正交，所以信号名称中有“Q”。异或门114的输出作为加到D型触发器122的“CLK”输入端120的输入被接收。“CLKQ杠”(即，反相的“CLKQ”信号)在触发器122的D输入端124处被接收，而与信号20一致的输出信号126在触发器的“Q”输出端128处被输出。
电路112包括异或门130，它在“数据”输入端132处接收CMI数据14，而另一个输入端(134)连接到高的逻辑电平(即，逻辑1)。异或门130的输出作为加到D型触发器138的“CLK”输入端136的输入被接收。触发器138的“Q杠”输出140在“D”输入端142处被反馈回触发器，而在触发器的“Q”输出端146处产生输出信号144。
图9上显示适用于CML实施方案的除以一电路150和除以二电路152的另一组示例性实施例。应当指出，在图上，在每个电路150和152中信号标记的末尾处的“b”表示信号是相应的类似标记的信号的互补物(即，反相的)。除以一电路150包括负沿触发的D型触发器154，它包括接收来自正交输入异或非门156的一对互补输入“异或非”和“异或非b”的时钟输入端“CLK”，输入端“D”和“Db”，以及输出端“Q”和“Qb”。加到正交输入异或非门156的输入包括时钟正交信号“CLKQ”，互补的时钟正交信号“CLKQb”，时钟信号“CLK”，和互补的时钟信号“CLKb”。与前面一样，“CLK”输入信号相应于恢复的时钟信号30，以及“CLKQ”信号滞后于“CLK”信号四分之一周。“CLKb”和“CLKQb”只是它们的相应的类似标记的信号的互补物。响应于互补输入“异或非”和“异或非b”、在输入端“D”处的输入“CLKQb”、和在输入端“Db”处的输入“CLKQ”，负沿触发的D触发器158在输出端“Q”处产生正常的输出“OUT”，以及在输出端“Qb”处产生互补的输出“OUTb”。
同样地，除以二电路152也包括负沿触发的D型触发器158，它包括接收来自正交输入异或非门160的一对互补输入“异或非”和“异或非b”的时钟输入端“CLK”，互补输入端“D”和“Db”，以及互补输出端“Q”和“Qb”。加到正交输入异或非门160的输入包括逻辑“1”输入，逻辑“0”输入，相应于CMI信号数据14的数据输入，和标记以“DATAb”的互补的数据输入。除以二电路152在输出端“Q”处产生正常的输出，以及在输出端“Qb”处产生互补的输出。
图10上显示除以一电路110和150的时序图，而图11上显示除以二电路112和152的时序图。如图所示，除以一电路110和150的“Q”输出端具有与“CLK”输入(即，恢复的时钟信号30)相同的周期，而除以二电路112和152的“Q”输出端具有等于“数据(DATA)”输入信号(即，CMI信号输入信号30)的周期的两倍的周期。
图12上显示响应于示例性CMI数据信号的、除以二电路112和152的输出的时序图。应当指出，除以二电路的输出在每次检测到CMI数据信号的下降沿时改变逻辑电平。结果，由除以二电路产生的信号包括只在CMI数据信号的比特边界处出现的跃变。另外，通过只有在CMI数据信号的下降沿处才出现信号跃变，施加到该CMI数据信号的延迟是一致的，以及可以更容易地匹配，这样，可以由除以一电路22把同一个延迟加到恢复的时钟信号30。
本发明的说明性实施例的以上描述不打算是穷举的或将本发明限于所揭示的明确的形式。本发明的特定的实施例或例子是为了说明的目的描述的，本领域技术人员将认识到，在本发明的范围内有可能有各种等价的修正方案。因此，无论如何都不应认为本发明的范围限于上述的说明，而是通过参照以下的权利要求来整体地确定本发明的范围。

Claims (21)

1.一种设备，包括：
除以二电路，它具有用来接收编码传号反转CMI信号的输入端和具有输出端，所述除以二电路用来产生具有第一延迟的第一延迟信号；
定时恢复环电路，它具有被连接到除以二电路的输出端的第一输入端和具有第二输入端与输出端，所述定时恢复环用来产生环路参考信号，所述环路参考信号包括一具有与该CMI信号的计时一致的频率的恢复的时钟信号，其中定时恢复环包括锁相环，该锁相环包括：
鉴相电路，具有被连接到该除以二电路的输出端的第一输入端和具有被连接到该第二信号调节电路的输出端的第二输入端，以及具有至少一个输出端，所述鉴相电路用来产生相位调整信号，以对准该第一延迟信号和第二延迟信号的定时；
环路滤波器电路，具有被连接到该鉴相电路的所述至少一个输出端的输入端和具有输出端；以及
受控振荡器，具有被连接到该环路滤波器的输出端的输入端，以及用来产生相应于该环路参考信号的输出信号；以及
第二信号调节电路，它用来造成对该环路参考信号的延迟，以生成具有与该第一延迟信号的第一延迟相匹配的第二延迟的第二延迟信号，所述第二信号调节电路包括除以一电路，它包括：
异或门，具有用来接收该恢复的时钟信号的第一输入端、第二输入端和输出端；以及
D型触发器，具有被连接到该异或门的输出端的CLK输入端、D输入端以及Q和Q杠输出端，所述Q杠输出端被连接到所述D输入端，所述Q输出端被连接到该异或门的第二输入端，所述除以一电路在被连接到该定时恢复环电路的第二输入端的所述Q输出端具有输出。
2.权利要求1的设备，其中鉴相电路包括数据驱动鉴相器，它具有第一和第二输出端，所述数据驱动鉴相器用来在所述第一和第二输出端处产生各个逻辑电平信号，以调整该环路参考信号的定时。
3.权利要求1的设备，其中受控振荡器包括压控振荡器。
4.权利要求1的设备，还包括分频器，它具有输入端和输出端，所述输入端被连接到受控振荡器的输出端。
5.权利要求1的设备，其中环路滤波器电路包括电荷泵。
6.权利要求5的设备，其中电荷泵包括：
第一电流源，具有被连接到该鉴相电路的第一输出端的控制输入端；
第二电流源，具有被连接到该鉴相电路的第二输出端的控制输入端；以及
至少一个电荷贮存元件，被连接到每个第一和第二电流源，当第一电流源被激活时该元件被充电，以及当第二电流源被激活时该元件被放电。
7.权利要求1的设备，其中环路滤波器包括积分电路。
8.权利要求1的设备，其中除以二电路包括：
异或门，具有用于接收该CMI信号的第一输入端，和连接到高的逻辑电平的第二输入端及输出端；以及
D型触发器，具有被连接到该异或门的输出端的CLK输入端、D输入端以及Q和Q杠输出端，所述Q杠输出端被连接到所述D输入端，所述输出被连接到所述Q输出端。
9.权利要求1的设备，其中除以二电路包括：
正交输入异或非门，包括用于接收该CMI数据信号的第一输入端、用于接收高的逻辑信号的第二输入端、和一对互补的输出端；以及
负沿触发D型触发器，具有用于接收该正交输入异或非门的互补输出的CLK输入端、D输入端以及Q和Q杠输出端，所述除以二电路输出与所述Q输出一致。
10.权利要求1的设备，其中该CMI信号包括多个比特边界，以及该第一延迟信号包括响应于该CMI信号的各个比特边界的检测而出现的多个逻辑跃变。
11.一种设备，包括：
除以二电路，它具有用来接收编码传号反转CMI信号的输入端和具有输出端，所述除以二电路用来产生具有第一延迟的第一延迟信号；
定时恢复环电路，它具有被连接到除以二电路的输出端的第一输入端和具有第二输入端与输出端，所述定时恢复环用来产生环路参考信号，所述环路参考信号包括一具有与该CMI信号的计时一致的频率的恢复的时钟信号，其中定时恢复环包括锁相环，该锁相环包括：
鉴相电路，具有被连接到该除以二电路的输出端的第一输入端和具有被连接到该第二信号调节电路的输出端的第二输入端，以及具有至少一个输出端，所述鉴相电路用来产生相位调整信号，以对准该第一延迟信号和第二延迟信号的定时；
环路滤波器电路，具有被连接到该鉴相电路的所述至少一个输出端的输入端和具有输出端；以及
受控振荡器，具有被连接到该环路滤波器的输出端的输入端，以及用来产生相应于该环路参考信号的输出信号；以及
第二信号调节电路，它用来造成对该环路参考信号的延迟，以生成具有与该第一延迟信号的第一延迟相匹配的第二延迟的第二延迟信号，所述第二信号调节电路包括除以一电路，它包括：
异或门，具有用来接收该恢复的时钟信号的第一输入端、用来接收一时钟正交信号的第二输入端以及输出端，所述时钟正交信号被相对于所述恢复的时钟信号而延迟该恢复的时钟信号的四分之一周期；以及
D型触发器，具有被连接到该异或门的输出端的CLK输入端、D输入端以及Q和Q杠输出端，所述D输入端用来接收反相的恢复时钟信号，所述除以一电路输出与被连接到该定时恢复环电路的第二输入端的所述Q输出一致。
12.一种设备，包括：
除以二电路，它具有用来接收编码传号反转CMI信号的输入端和具有输出端，所述除以二电路用来产生具有第一延迟的第一延迟信号；
定时恢复环电路，它具有被连接到除以二电路的输出端的第一输入端和具有第二输入端与输出端，所述定时恢复环用来产生环路参考信号，所述环路参考信号包括一具有与该CMI信号的计时一致的频率的恢复的时钟信号，其中定时恢复环包括锁相环，该锁相环包括：
鉴相电路，具有被连接到该除以二电路的输出端的第一输入端和具有被连接到该第二信号调节电路的输出端的第二输入端，以及具有至少一个输出端，所述鉴相电路用来产生相位调整信号，以对准该第一延迟信号和第二延迟信号的定时；
环路滤波器电路，具有被连接到该鉴相电路的所述至少一个输出端的输入端和具有输出端；以及
受控振荡器，具有被连接到该环路滤波器的输出端的输入端，以及用来产生相应于该环路参考信号的输出信号；以及
第二信号调节电路，它用来造成对该环路参考信号的延迟，以生成具有与该第一延迟信号的第一延迟相匹配的第二延迟的第二延迟信号，所述第二信号调节电路包括除以一电路，它包括：
正交输入异或非门，包括用来接收该恢复的时钟信号的第一输入端、用来接收一时钟正交信号的第二输入端、和一对互补的输出端，所述时钟正交信号被相对于所述恢复的时钟信号而延迟该恢复的时钟信号的四分之一周期；以及
负沿触发D型触发器，具有用来接收该正交输入异或非门的互补输出的CLK输入端、D输入端以及Q和Q杠输出端，所述D输入端用来接收一反相的恢复时钟信号，所述除以一电路输出与所述Q输出一致。
13.一种设备，包括：
除以二电路，具有用于接收编码传号反转CMI信号的输入端和具有输出端，所述除以二电路用来产生具有第一延迟的第一延迟信号；
锁相环电路，包括：
鉴相电路，具有被连接到该第一调节电路的输出端的第一输入端和具有被连接到该第二调节电路的输出端的第二输入端，以及具有至少一个输出端，所述鉴相电路用来产生一相位调整信号，以对准该第一延迟信号和第二延迟信号的定时；
环路滤波器，包括积分电路，它具有被连接到该鉴相电路的所述至少一个输出端的输入端和具有输出端；和
受控振荡器，具有被连接到该积分电路的输出端的输入端，以及用来产生环路参考信号，所述环路参考信号包括一具有与该CMI信号的计时一致的频率的恢复时钟信号；以及
第二信号调节电路，用来造成对该环路参考信号的延迟，以生成具有与该第一延迟信号的第一延迟相匹配的第二延迟的第二延迟信号，所述第二信号调节电路包括除以一电路，它包括：
异或门，具有用来接收该恢复的时钟信号的第一输入端、第二输入端和输出端；以及
D型触发器，具有被连接到该异或门的输出端的CLK输入端、D输入端以及Q和Q杠输出端，所述Q杠输出端被连接到所述D输入端，所述Q输出端被连接到该异或门的第二输入端，所述除以一电路在被连接到该定时恢复环电路的第二输入端的所述Q输出端具有输出。
14.权利要求13的设备，其中鉴相电路包括数据驱动鉴相器，它具有第一和第二输出端，所述数据驱动鉴相器用来在所述第一和第二输出端处产生各个逻辑电平信号，以调整该环路参考信号的定时。
15.权利要求13的设备，还包括分频器，它具有输入端和输出端，所述输入端被连接到该受控振荡器的输出端。
16.权利要求13的设备，其中积分电路包括电荷泵，它包括：
第一电流源，具有被连接到该鉴相电路的第一输出端的控制输入端；
第二电流源，具有被连接到该鉴相电路的第二输出端的控制输入端；以及
至少一个电荷贮存元件，被连接到每个第一和第二电流源，当第一电流源被激活时该元件被充电，以及当第二电流源被激活时该元件被放电。
17.一种用于从编码传号反转CMI信号恢复时钟信号的方法，包括：
对该CMI信号造成一个延迟，以产生具有相对于该CMI信号定时的第一延迟的第一延迟信号；
通过定时恢复环输入该第一延迟信号和一第二延迟信号，以产生恢复的时钟信号，其中该第一和第二延迟信号每个具有一个相位，以及其中用该定时恢复环产生该恢复的时钟信号包括：
把该第一延迟信号的相位与该第二延迟信号的相位进行比较，以产生鉴相信号；
滤波该鉴相信号，以产生滤波的鉴相信号；以及
响应于该滤波的鉴相信号而生成受控的振荡，以产生该恢复的时钟信号；以及
对该恢复时钟信号造成一个延迟，以产生该第二延迟信号，所述第二延迟信号具有相对于该恢复时钟信号定时的第二延迟，以及它是通过如下操作产生的：
在异或门的第一输入端处接收该恢复时钟信号；
用在D型触发器的CLK输入端处的该异或门的输出对该D型触发器进行计时，所述D型触发器具有D输入端以及Q和Q杠输出端，所述Q杠输出端被连接到所述D输入端，所述Q输出端被连接到该异或门的第二输入端；以及
在该D型触发器的Q输出端处产生该第二延迟信号；
其中该第一和第二延迟信号具有相对于它们各自的输入信号的匹配的延迟。
18.权利要求17的方法，其中定时恢复环包括锁相环电路，它包括受控振荡器，其产生一具有基于该已滤波鉴相信号的振幅的频率的时钟恢复信号。
19.权利要求17的方法，其中定时恢复环包括锁相环电路，它包括受控振荡器，其产生一具有基于该已滤波鉴相信号的振幅的频率的输出信号，还包括对该输出信号的频率进行分频，以产生该恢复的时钟信号。
20.权利要求17的方法，其中该鉴相信号由积分电路进行滤波。
21.权利要求20的方法，其中该积分电路包括电荷泵。
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