WO2006074870A1 - Steuereinheit - Google Patents

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WO2006074870A1
WO2006074870A1 PCT/EP2006/000038 EP2006000038W WO2006074870A1 WO 2006074870 A1 WO2006074870 A1 WO 2006074870A1 EP 2006000038 W EP2006000038 W EP 2006000038W WO 2006074870 A1 WO2006074870 A1 WO 2006074870A1
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WO
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signal
clock
clk
control
control signal
Prior art date
Application number
PCT/EP2006/000038
Other languages
English (en)
French (fr)
Inventor
Paul Wallner
Peter Gregorius
Ralf Schledz
Original Assignee
Qimonda Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda Ag filed Critical Qimonda Ag
Priority to US11/813,952 priority Critical patent/US20080222443A1/en
Publication of WO2006074870A1 publication Critical patent/WO2006074870A1/de

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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Definitions

  • the invention relates to a control unit for generating synchronous with a continuous clock signal inputted control signals for a synchronous with the clock signal to be controlled device.
  • This control unit is particularly applicable for controlling a synchronous parallel-to-serial converter in the transmitting interface circuit of very fast DDR DR ⁇ M memory of the future memory generation.
  • new transmit and receive interface circuits are developed .
  • the data, control and address signals to be transmitted within a frame (signal frame), the.
  • this is called synchronous with the likewise applied clock signal send in accordance with very strict time conditions resp. received.
  • these signals are also transmitted differentially, wherein the clock signal is transmitted separately.
  • Such protocol-oriented transmitting and receiving interface circuits require fast and isochronous coding and decoding logics in the transmitting and receiving section of the memory interface, as well as data and clock processing in the receiving section.
  • a parallel-serial conversion is required in the transmitting section of the memory interface, which converts the data read in parallel from the memory arrays to several bits in synchronism with the clock signal into a serial input. Converts bit data signal stream.
  • the in. 1 shows a first (4: 1) shift register SR_od and a second (4: 1) shift register SR_ev and a (2: 1) merger unit N, shown schematically in the form of a functional block diagram.
  • An initially eight-bit 'comprehensive ' data stream is split into a data stream Dl_od comprising the odd-numbered four-bit data stream and a data stream Dl_ev comprising the even-numbered four-bit data at the first shift register SR_od and at the second shift register SR_ev.
  • the units of the synchronous parallel-to-serial converter 1 is one of a in FIG. 1 not shown system clock sys_clk derived Haibratentakt clk_hr__i on.
  • the system clock sys_clk has twice the clock frequency as the hamerate clock clk_hr_i, but is only fictitious in the context of what is described here.
  • the odd-numbered parallel 4-bit is dependent on a load signal odload_o.
  • the even-numbered portion Dl_ev of the 4-bit parallel data signal is taken in with the second load signal evload_o and converted to a serial half-rate data stream D2_ev in synchronization with the front (or back) edge of the half-rate clock signal clk_hr_i.
  • the two serial half rate data streams D2__od and D2_ev output from the two shift registers SR_od and SR_ev are synchronously converted in the merging unit M with the clock reverse and leading edge into a serial 1-bit output data stream D3 (1/1) which has the same value.
  • the rate at which the hematocyst clock clk__hr_i is synchronized at half the clock rate z. B. is derived by a PLL-- .. circuit. It should also be mentioned that in FIG.
  • an inverter INV is shown in dashed lines, which can optionally be used, whereby it can be achieved that the circuit configuration of the first and second shift register SR_od and SR_ev is in each case the same.
  • the half-rate clock signal clk_hr_i although shown in FIG. 1 is not shown, applied as a differential clock signal and can also be supplied with MOS level. If the clock signal clk_hr_i diff erentiell is supplied, eliminates the inverter INV, because instead of the inverter INV positive and negative phase can be reversed •.
  • the bit numbers (8 bit, 4 bit) are only examples.
  • Object of this invention is therefore to provide a control unit of the type mentioned, which meet the above requirement and can generate the necessary synchronous parallel-to-serial conversion of the previously described data signals control signals.
  • one is the above object. . .- ⁇ dissolving inventive control unit for generating a their "entered continuous clock signal synchronous control signals for a synchronization with the clock signal to be controlled, characterized in that the control unit comprises: register means for registering at least one more bit positions comprehensive adjustment signal, counting means for counting edges of the clock signal in response to one or more setting signals registered in the register means, respectively, and synchronization and output means for synchronizing a value counted by the counting means with the clock signal and the registered setting signal and outputting at least one of the control signals; Register means, the counting means and the synchronization and output means are designed and connected to each other so that the output or the (s) control signal (s) depending on each registered adjustment signal 1 one of meh reren temporal positions with a j ehog phase difference of an integer multiple half a clock cycle in synchronism with the leading or trailing edge of the clock signal occupies (assume).
  • the control unit is characterized in that the register means are arranged to register at least a first n (n ⁇ 2) bit positions setting signal, the counting means with the front (back) edge of the clock signal and / or with the back (front) edge of the clock signal are triggered and adjusted by the j efar value of at least the first registered in the register means setting signal so that the synchronization and output means a first control signal with a first control signal component and a second control signal component, the has a fixed phase difference of half a clock cycle with respect to the first control signal component, and outputs both control integral components having a periodicity of an integer multiple of the clock cycle and the duty ratio of 1: 4 so as to be at least n 2 different temporal positions in synchronization with each other m can take clock signal.
  • n may be equal to 2
  • the periodicity of the first control signal may be four clock cycles, and the phase difference between four consecutive time-varying position steps thereof may each be one clock cycle.
  • the register means register the setting signal (s) in synchronism with the clock signal, expediently once when the entire device is started up.
  • a control unit which corresponds to one of the preceding embodiments, for controlling an input with reference to FIG. 1 to 4 described synchronous parallel / serial converter used, which converts a parallel input signal into a serial 1-bit output signal sequence in synchronism with the clock signal.
  • Appropriate control unit controls signals which are synchronous with a continuous clock signal input thereto and comprises: register means for registering at least one setting signal comprising several bit positions, counting means for counting Flanks of the tank signal in response to one or more setting signals registered in the register means, and synchronizing and outputting means for synchronizing a value counted by the counting means with the clock signal and the registered setting signal and outputting at least one of the control signals, the register means, the counting means and the synchronization and output means so designed and connected together that the or out ⁇ added (n) control signal (s) depending on the j each case registration time adjusting a time of several Positions with a respective phase difference of.
  • This control unit provides (take).
  • the particular advantages of this control unit are that the isochronous control signals generated by it can be generated by the respective registered setting signals selectable / programmable at one of a plurality of time positions within a given period of time in synchronism with the leading edge or the trailing edge of the clock signal.
  • Fig. 1 the functional block diagram of a basic form of a synchronous parallel-serial converter already explained at the beginning;
  • FIGS. 2-4 are signal timing diagrams for explaining the function of the embodiment shown in FIG. 1 shown synchronous parallel-serial converter (already explained at the beginning);
  • Fig. '• 5 is a functional block diagram of a first embodiment of a control unit of the invention
  • 6A-6D are signal timing diagrams for explaining the operation of the first embodiment of the control unit according to the invention
  • FIG. 7 is a functional block diagram of one opposite to that shown in FIG. 1 functionally extended synchronous parallel-to-serial converter shown;
  • 8A is a functional block diagram of a second embodiment of an inventive
  • Control unit which is used in the synchronous parallel-to-serial converter shown in Figure 7;
  • FIG. 8B shows a table from one of the in FIG. 8A -. : .
  • the control unit shown in the control unit applied first control signal resulting control signal and its effect on the phase between the clock signal ' and the effective sample clock in one of the shift registers of in
  • Fig. 7 illustrated synchronous parallel-serial converter
  • Fig. 9A - 9H signal timing charts for explaining the radio 'tion of the control unit shown in Figure 8A and in Figs.. 7 illustrated synchronous parallel-to-serial converter;
  • FIG. 10 is a functional block diagram of a functionally extended synchronous parallel-to-serial converter shown in FIG. 1;
  • 11A is a functional block diagram of a third exemplary embodiment of a control unit according to the invention, which is used to control the control system shown in FIG.
  • Fig. IIB in tabular form the result of the synchronization of a first adjustment signal with a second adjustment signal
  • FIGS. 12A-12G are signal timing diagrams for explaining the function of FIG. IIA shown control unit
  • FIG. 13 is a functional block diagram of a functionally extended synchronous parallel-to-serial converter shown in FIG. 1;
  • Fig. 14A is a functional block diagram of a fourth exemplary embodiment of a control unit for generating control signals E ⁇ r- ⁇ in particular for controlling the synchronous parallel-series converter shown in Fig. 13;
  • Fig. 14-B in tabular form the result of the synchronization of a first and second binary control signal by the in Fig. 14A;
  • FIG. 16 another synchronous parallel-serial converter with respect to the in FIG. 1 shown advanced function
  • 17 is a functional block diagram of a fifth embodiment of an inventive
  • Control unit the control signals in particular for use in the Fig. 16 dargestell- generated synchronous parallel-to-serial converter
  • FIGS. 18A-18C are signal timing diagrams for explaining the operation of the function shown in FIG. 17 and the control unit shown in FIG. 16 illustrated synchronous parallel-to-serial converter;
  • FIG. 19 is a functional block diagram of a function in its function to that in FIG. 1 extended synchronous parallel serial converter shown;
  • Fig. 20 is a functional block diagram in a sixth embodiment of a present invention.
  • Control unit for generating control signals which are particularly applicable to the control of the synchronous parallel S.erien- converter shown in • Fig. 19, and
  • 21A-C are signal timing charts for explaining the operation of the control unit shown in FIG. 20 and the synchronous parallel-to-serial converter shown in FIG. 19.
  • the first shift register SR_od and the second shift register SR-ev are in each case supplied with charging or scanning signals odload_o and evload_o. It has already been mentioned,. that it is necessary for a compromise between the latency of the data bits and their secure transfer into the shift registers that the timing of the sampling signals odload_o, evload_o in a certain Timeframe selectable can be set. This object is achieved in FIG.
  • the control unit SE receives as shown in FIG. 5 the clock signal clk_hr_i.
  • the signal 5 short hr means half rate, i. H . that this clock signal is related to a double frequency oscillating fundamental or system clock.
  • the basic or system clock (sys_clk) does not have to be transferred between the individual components of the system.
  • tax_clk the basic or system clock
  • control unit SE of FIG. 5 a reset signal reset_n_i, whose function will be explained later.
  • the control unit a setting signal SE (first adjustment) st_load_i, here as a two-bit signal supplied.
  • SE first adjustment
  • ⁇ ⁇ ⁇ has register means (not shown) for registering the
  • the register means, counting means and synchronization and output means are set up in the control unit SE and connected to each other such that the first one issued by them
  • st_load_i occupies one of a plurality of time positions with a respective phase difference of an integer multiple of half a clock cycle in synchronism with the leading or trailing edge of the clock signal.
  • the first control signal evload_o, odload_o generated by it contains a first and a second control signal component, which have a fixed phase relation to one another.
  • the occupy the control signal components evload_o and odload_o of the first control signal four temporal positions in synchronism with the clock signal clk__hr_i, which are in each case distinguished from one another by one clock signal period (clock cycle).
  • the two control signal components evload_o and odload_o have an invariable phase difference of half a clock cycle to each other.
  • the first control signal component evload_o and the second control signal component odload_o in conjunction with the inverse dashed line inverter INV in FIG.
  • the first and second shift registers SR__od and SR_ev of the parallel-to-serial converter 1 cause the first and second shift registers SR__od and SR_ev of the parallel-to-serial converter 1 to apply the four data bits Dl_od and Dl_ev applied to it in each case the same (eg leading edge) edge of the clock signal clk_hr_i and take over from its inverted signal.
  • This has the advantage that the circuit design of the two shift registers SR_od and SR_ev iden- ;. can be.
  • the setting signal st_load_i can be registered in the register means of the control unit SE in synchronism with the clock signal clk_hr__i.
  • FIGS. 6A-6D show the four possible time positions of the two control signal components EVLOAD_O and ODLOAD_O of the first control signal shifted by one clock cycle as a function of the respective binary value of the first adjustment signal st_load_i. In this way, a compromise between a secure data transfer and the lowest possible latency of the data bits in the two shift registers SR_od and SR_ev of the synchronous parallel-serial converter according to FIG.
  • the inverter INV is unnecessary when the clock signal clk hr i is supplied as a differential signal so that the first shift register sr_od receives the inverted portion of the differential clock signal and the second shift register receives the non-inverted portion thereof.
  • the in Fig. 7 shows a functional block diagram that is functionally superior to the synchronous parallel-to-serial converter that has been expanded in FIG.
  • the first and second shift register SR_od and SR_ev and the merging unit M receive an additional static control signal st_chgclk_o, which indicates information about whether the leading or trailing edge of the clock signal for the acquisition of the data bits in the first and second shift register and for the adoption of the , two shift registers SR_od and SR_ev j in each case issued serial half-rate data streams d2_od and d2_ev in the past - to use • ⁇ Schmelzungsech M.
  • Fig. 8A illustrated second embodiment, the control inputs ⁇ according to the invention integrated generated in addition to the first and second Steuersig- nalanteil evload_o and odload_o. the first control signal ' , the ' for data sampling in the second and first. Shift register SR_ev and SR_od are used, the second control signal st_chgclk_o, which has the aforementioned function depending on the applied clock signal clk_hr_i and in the register means of the control unit SE ' registered first set signal st_load_i, in this embodiment - example as a three-bit signal is fed and registered.
  • 8B shows in tabular form the binary value of the second control signal st_chgclk_o and the respectively resulting phase difference between the clock signal clk_hr__i and the effective sampling clock in the second shift register SR_ev and in the merging unit M.
  • FIGS. 9A-9H show that the eight temporal positions (phase angles) of each other 00038
  • a fixed phase difference of half a clock cycle generated first and second control signal components evload_o and odload__o the first control signal are in each case by half a clock cycle (half a clock period) differ.
  • the result is that the previously mentioned trade-off between safe data transfer in the shift registers and latency of the data bits therein can be set in even smaller increments in time (eg in time increments of 1 ns).
  • the two signal components evload_o and odload_o of the first control signal are respectively triggered with the leading or trailing edge of the clock signal g.sub.i
  • the static second control signal st_chg__clk__o additionally generated by the control unit SE serves, in each case, the second and the second control signal , 'to give the merging unit M • information on whether the., leading or trailing edge of the clock signal clk_hr_i' first shift register SR_ev SR_od and should be taken for data 1 .. takeover. ⁇ .
  • Fig. 10 shows a synchronous parallel to serial converter of FIG. 1 based but functionally extended synchronous parallel-serial converter, which additionally has a first and second shift register SR_od and SR_ev upstream FIFO (First-In-First-Out) shift register into which an eight-bit data input signal Dl_in with a (at This not further explained) write clock signal clk_or_fifowr_i and written from the the non-even four-bit data portion and the even four-bit ' data portion dl ev by a read clock signal clk_or_fiford_i.
  • the FIFO register FIFO thus serves as a synchronous data splitter.
  • the writing of the data into the FIFO register with the write clock clk_or_fifowr_i and the reading out of the data or the division thereof into the odd-numbered and even-numbered four data bits is synchronized with the read clock clk_or_fiford_i.
  • the write clock applied to the FIFO register and the read clock belong to different clock domains (domains), so that the read clock clk_or_fiford is not necessarily synchronous with the write clock clk_or_fifowr__i. It is noticeable that in the synchronous parallel-serial converter shown in FIG. 10, the merging unit M is omitted for simplifying the illustration.
  • the function block diagram in FIG. IIA illustrated third embodiment of the control unit according to the invention receives in addition to the clock signal clk_hr_i and the reset signal to be described later reset_n_i the first Einstellsig- 'stal load_i and two bits wide, as shown in Fig. 5: ' and previously explained first embodiment of the control unit and a second setting signal st_fiford_i e- b réelle in a width of two bits and registers them in the register means.
  • control unit IIA are set up so that they generate the first control signal component evload_o with the front (back) edge and for the generation of the second control signal component odload_o with the back (front) edge of the clock signal clk__hr_i be triggered.
  • the control unit SE Depending on a second two-bit setting signal st_fiford_i registered in the register means, the control unit SE generates a second control signal / this is the read clock signal clk_or_fiford_i for the FIFO register, in such a way that its phase position relative to the time of change of the data (FIG. this is the initial delay between the reset signal and the edges of clk or fiford i) is adjustable.
  • FIGS. 12A-12G illustrate that in response to the registered first adjustment signal st_load_i and the registered second adjustment signal st_fiford_i, the counting means are set so that the synchronization and output means receive the second control signal, i.e.
  • the synchronous parallel-to-serial converter shown in the functional block diagram of FIG. 13 represents a combination of the in each case in FIGS. 7 and 10 previously described synchronous parallel-serial converter, so that its compared to the synchronous parallel-serial converter shown in Fig. 1 extended functions need not be described again here.
  • the functional block diagram of the fourth exemplary embodiment of the control unit SE according to the invention shown in FIG. 14A represents a combination of the control units described above and shown in FIGS. 8A and IIA.
  • the first setting signal st_load_i is binary supplied three bits wide and registered in the register means, while, deviating from the control unit SE of FIG. IIA, the second setting signal st_fiford_i also fed three bits wide and registered in the register means.
  • the FIFO register generates a third (static) control signal st_chgclk_o, which indicates an information as to whether the.
  • the signal time diagram shown in FIGS. 14A shows the first control signal, that is its two signal components evload_o and odload_o, such that the phase difference between seven consecutive position steps thereof is in each case half, half, five-half, one-half, five-half and one-half of a clock signal period is (see also the right column of Fig. 14B).
  • the synchronous parallel-to-serial converter which is shown as a functional block diagram in FIG. 16, corresponds to the previously described 10, however, has an extended functionality with respect to this, in that the first shift register SR_od and the second shift register SR_ev each have a synchronous reset signal reset_n_i for resetting the counters and all the components stored in the parallel-to-serial converter , except the register means is supplied.
  • This synchronous reset signal reset_n_i is generated by the fifth exemplary embodiment of the inventive control unit SE shown in FIG. 17 as a functional block diagram, which functionally equals the third exemplary embodiment of the control unit SE shown in FIG. IIA.
  • the control unit SE of FIG. 17 receives, in addition to the clock signal 'clk_hr_i, the write clock signal clk_or_fifowr_i, which is the on-3 ;. writing the eight parallel data bits dl__in into the FIFO register according to FIG. 16, an asynchronous reset signal areset_n_i.
  • adjustment signals receives the in Fig.
  • the control unit of FIG. 17 outputs the control signal components evload_o and odload_o of the first control signal and the second control signal, that is, the FIFO read clock signal clk_or_fiford_i in response to the registered first and second adjustment signals with a periodicity of four clock cycles, the duty ratio 1: 2 and the four time positions each differing by one clock period and delayed by a certain number of clock cycles from the write clock signal clk_or_fifowr_i.
  • control signal components evload_o and odload_o are generated a certain number of clock cycles after the FIFO read clock signal clk_or_fiford_i as a function of the first set signal st_load_i so that they can assume four time-different positions (phase positions) which are shifted by one clock period in each case.
  • 17 is a reset signal synchronized with the clock signal clk_hr__i reset_n_i, which starts with the asynchronous reset signal areset_n_i, j, however, aligned to the leading edge of the clock signal clk_hr_i and the occurrence of the read clock signal clk_or_fiford_i.
  • the signal timing diagrams shown in FIGS. 18A-18C provide a selection of the waveforms during the occurrence of the reset signal and thus the operation of the control unit SE and ' the effect on the shift registers SR_od and SR_ev ' for various settings of the register means of the control unit SE by the first and second adjustment signal st load i and st fiford i again.
  • the synchronous parallel-to-serial converter shown in the functional block diagram of FIG. 19 represents a combination of the ones shown in FIGS. 13 and 16 shown synchronous parallel serial converter.
  • the control unit SE according to the invention a combination of in Fig. 14A illustrated fourth embodiment with the illustrated in Fig. 17 fifth embodiment of the control unit SE according to the invention.
  • control unit SE shown in FIG. 20 generates, in addition to the two signal components evload_o and odload_o of the first control signal, the second control signal or read clock signal clk_or_fiford_i for the FIFO register and the synchronous reset signal reset_n_i, the static control signal st_chgclk_o, which is derived from a registered value of the depends on three bits applied first set signal st_load_i and indicates information about whether the two shift registers SR od, SR_ev and the data merge unit M according to 19 are to be synchronized with the leading or trailing edge of the clock signal clk_hr_i.
  • the synchronous reset signal reset_n_i which is generated with the fifth and sixth exemplary embodiments of the control unit SE according to the invention, leads to a time-stable restart
  • the data acquisition of the four bit data in the shift registers of the synchronous parallel-to-serial converter is generated by the control unit SE so as to align synchronously with the leading edge of the clock signal clk_hr_i and the occurrence of the FIFO read clock signal clk_or_fiford_i
  • SE control unit st_load_i first set signal reset_n_i reset signal st_chgclk_o second (static) control signal st_fiford_i second set signal clk_or_fiford_i FIFO read clock signal clk_or_fifowr_i FIFO write clock signal areset n i asynchronous reset signal

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Abstract

Die Erfindung betrifft eine Steuereinheit zur Erzeugung von mit einem ihr eingegebenen kontinuierlichen Taktsignal (clk_hr_i) synchronen Steuersignalen (evload_o, odload_o, st_chgclk_o, clk_o, clk_or_fiford_i) für eine synchron mit dem Taktsignal (clk_hr_i) zu steuernde Einrichtung (1), wobei die Steuereinheit (SE) aufweist: Registermittel zur Registrierung wenigstens eines mehrere Bitstellen umfassenden, Einstellsignals (st_load_i, st_fiford__i), Zählmittel zur Zählung von Flanken des Tanksignals (clk_hr_i) in Abhängigkeit von einem oder mehreren in den Registermitteln jeweils registrierten Einstellsignalen, und Synchronisations- und Ausgabemittel zur Synchronisation eines von den Zählmitteln gezählten Werts mit dem Taktsignal (clk_hr_i) und dem registrierten Einstellsignal und Ausgabe von wenigstens einem der Steuersignale, wobei die Registermittel, die Zählmittel und die Synchronisations- und Ausgabemittel so gestaltet und miteinander verbunden sind, dass das oder die ausgegebene (n) Steuersignal (e) in Abhängigkeit vom jeweils registrierten Einstellsignal eine von mehreren zeitlichen Positionen- mit einer jeweiligen Phasendifferenz eines ganzzahligen Vielfacheneines halben Taktzyklus synchron zur Vorder- oder Rückflanke des Taktsignals einnimmt (einnehmen) . Die Steuereinheit ist insbesondere zur Steuerung des synchronen Parallel-Serien-wandlers zur Wandlung eines parallelen k Bitstellen umfassenden Eingangssignals in eine serielle Ausgangssignalfolgesynchron zum Taktsignal (clk_hr_i) anwendbar, der in einer Sendeschaltung in der Interfaceschaltung eines sehr schnellen DDR-DRAM-Halbleiterspeicherbausteins der kommenden Speichergeneration (z.B. DDR4) vorgesehen ist.

Description

Beschreibung
Steuereinheit
Die Erfindung betrifft eine Steuereinheit zur Erzeugung von mit einem ihr eingegebenen kontinuierlichen Taktsignal synchronen Steuersignalen für eine synchron mit dem Taktsignal zu steuernde Einrichtung. Diese Steuereinheit ist insbesondere zur Steuerung eines synchronen Parallel-Serienwandlers in der Sende-Interfaceschaltung sehr schneller DDR-DRΔM-Speicher der zukünftigen Speichergeneration anwendbar .
Bei bisherigen DDR-DRAM-Halbleiterspeichern wurden den einzelnen Halbleiterspeicherbausteinen die Daten-, Adress- und Steuersignale sowie Taktsignale j eweils über getrennte Busleitungssysteme zugeführt .
Bedingt durch die beträchtlich höheren Übertragungsgeschwindigkeiten (bis zu 7 , 2 Gbit/s pro Pin) werden bei den derzeit in Entwicklung befindlichen DDR-DRAM-Speichern der. folgenden ■ Generation (z .B . DDR4 bzw. NMT (New Memory Technology) j Datensignale sowie Adress- und Steuersignale und auch die Taktsignale über differentielle Signalleitungen übertragen . Aus diesem Grunde würde sich bei der herkömmlichen Architektur der Speichersende- und -empfangsSchnittstellen die Pinzahl für diese Signale wenigstens verdoppeln. Eine derart erhöhte Pinanzahl ist jedoch weder bei den einzelnen Speicherbausteinen (Chips) noch bei den diese tragenden Speichermodulen erwünscht oder möglich. ■ • . _ ■ ' ■
Zur Reduzierung der Pinzahl und, da -die Übertragung der Daten-, Adress- und Steuersignale unidirektional erfolgt, werden neue Sende- und Empfangsschnittstellenschaltungen entwickelt, die. die zu übertragenden Daten-, Steuer- und - Adresssignale innerhalb eines Rahmens (Signalframe) , das . ■ heißt j eweils übereinstimmend mit einem Sende- und Empfangs- protokoll synchron zu dem gleichfalls anliegenden Taktsignal unter Einhaltung sehr strikter zeitlicher Bedingungen senden bzw . empfangen . Selbstverständlich werden diese Signale ebenfalls differentiell übertragen, wobei das Taktsignal separat übertragen wird. Derartige protokollorientierte Sende- und Empfangsschnittstellenschaltungen erfordern schnelle und taktsynchrone Codier- und Decodierlogiken im Sende- und Empfangsabschnitt des Speicherinterfaces , sowie im Empf angsab- schnitt Daten- und Taktaufbereitung.
Um die aus den Speicherarrays ausgelesenen und zu sendenden Datenbits in einen mit dem Protokoll übereinstimmenden Datenstrom zu vereinigen, bedarf es im Sendeteil der Speicherschnittstelle einer Parallel-Serienwandlung, die die aus den Speicherarrays zu mehreren Bit parallel ausgelesenen Daten synchron zum Taktsignal in einen seriellen Ein-Bit- Datensignalstrom umwandelt .
Ein prinzipieller Aufbau und die Funktion eines derartigen beispielhaften synchronen Parallel-Serienwandlers wird nach- stehend anhand der beiliegenden Fig . 1 bis 4 erläutert . Der in . Fig. 1 schematisch in Form eines Funktionsblockschaltbilds dargestellte synchrone Parallel-Serienwandler 1 weist ein erstes (4 : 1) Schieberegister SR_od und ein zweites ( 4 : 1) Schieberegister SR_ev und eine (2 : 1) Verschmelzungseinheit N auf . Ein zunächst acht Bit „umfassender 'Datenstrom kommt aufgeteilt in einen die - ungeradzahligen vier Bit umfassenden Datenstrom Dl_od .und einen die geradzahligen vier Bit umfassenden Datenstrom Dl_ev j eweils am ersten Schieberegister SR_od und am zweiten Schieberegister SR_ev an . Gleichfalls liegt den Einheiten des synchronen Parallel-Serienwandlers 1 ein von einem in Fig . 1 nicht gezeigten Systemtakt sys_clk abgeleiteter Haibratentakt clk_hr__i an . Der Systemtakt sys_clk hat die - doppelte Taktfrequenz wie der Haibratentakt clk_hr_i , ist j edoch im Rahmen des hier Beschriebenen nur fiktiv . In dem ersten Schieberegister SR_od wird abhängig von einem Ladesignal odload_o der ungeradzahlige parallele 4-Bit- . Teil Dl_od der ankommenden Daten synchron zur Rück- (oder Vor- der-) -Flanke des Halbratentaktsignals clk_hr_i in einen seriellen Halbratendatenstrom D2_od, das die ungeradzahligen Bits des Eingahgsdatensignals umfasst, umgesetzt . Außerdem wird in dem zweiten Schieberegister SR_ev der geradzahlige Anteil Dl_ev des parallelen 4-Bit-Datensignals mit dem zweiten Ladesignal evload_o übernommen und synchron mit der Vorder- (oder Rück-) -Flanke des Halbratentaktsignals clk_hr_i in einen seriellen Halbratendatenstrom D2_ev umgewandelt . Die beiden seriellen aus den beiden Schieberegistern SR_od und SR_ev ausgegebenen Halbratendatenströme D2__od und D2_ev werden in der Verschmelzungseinheit M synchron j eweils mit der Taktrück- und -Vorderflanke in einen seriellen 1-Bit- Ausgangsdatenstrom D3 ( 1/1 ) umgewandelt , der dieselbe Dar.en- rate hat wie der Systemtakt sys_clk von dem der Haibratentakt clk__hr_i synchron mit halber Takt rate z . B . durch eine PLL-- .- .. Schaltung abgeleitet ist . Zu erwähnen ist noch, dass in Fig . 1 ein Invertierglied INV gestrichelt dargestellt ist , welches optional eingesetzt werden kann, wodurch erreicht werden kann, dass der Schaltungsaufbau des ersten und zweiten Schie— beregisters SR_od und SR_ev j eweils gleich ist . Bemerkenswert ist ferner, dass das Halbratentaktsignal clk_hr_i, obwohl dies in Fig . 1 nicht dargestellt ist, als differentielles Taktsignal anliegen und auch mit MOS-Pegel zugeführt werden kann . Wenn das Taktsignal clk_hr_i diff erentiell zugeführt wird, entfällt das Invertierglied INV, weil statt des Invertierglieds INV positive und negative Phase vertauscht werden • können . Selbstverständlich sind die Bitzahlen ( 8 bit, 4 bit ) nur beispielhaft .
Die eben beschriebene Funktion des 'in Fig. 1 dargestellten synchronen Parallel-Serienwandlers 1 ist in den Impüls- Zeitdiagrammen in den Fig. 2 bis '4 graphisch verdeutlich.
Um bei den hohen Taktfrequenzen ( für den Haibratentakt clk_hr_i z . B . 2 GHz) eine stabile Datenübernahme in das erste und zweite Schieberegister SR_od und SR_ev j eweils durch das Ladesignal odload_o und evload_o unter gleichzeitiger mi- nimaler Latenzzeit in dem synchronen Parallel-Seriellwandler sicherzustellen, ist eine mit dem Haibratentaktsignal clk_hr_i synchrone und über die Zeitdauer zwischen zwei Datenwechseln zeitlich j ustierbare Erzeugung der beiden Lade- signale odload_o und evload_o gefordert .
Aufgabe dieser Erfindung ist es deshalb, eine Steuereinheit der eingangs genannten Art zu ermöglichen, die die obige Forderung erfüllen und die zur synchronen Parallel-Serien- Wandlung der zuvor geschilderten Datensignale notwendigen Steuersignale erzeugen kann .
Diese Aufgabe wird anspruchs gemäß gelöst .
Gemäß einem grundlegenden Aspekt ist eine die obige Aufgabe. .- .■ lösende erfindungsgemäße Steuereinheit zur Erzeugung von mit einem ihr" eingegebenen kontinuierlichen Taktsignal synchronen Steuersignalen für eine synchron mit dem Taktsignal zu steuernde Einrichtung, dadurch gekennzeichnet , dass die Steuer- einheit aufweist : Registermittel zur Registrierung wenigstens eines mehrere Bitstellen umfassenden Einstellsignals , Zählmittel zur Zählung von Flanken des Taktsignals in Abhängigkeit von einem oder mehreren in den Registermitteln j eweils registrierten Einstellsignalen, und Synchronisations- und Ausgabemittel zur Synchronisation eines von den Zählmitteln gezählten Werts mit dem Taktsignal und dem registrierten Einstellsignal und Ausgabe von wenigstens einem der Steuersignale, wobei die Registermittel, die Zählmittel und die Synchronisations- und Ausgabemittel so gestaltet und miteinander verbunden sind, dass das oder die ausgegebene (n) Steuersignal (e) in Abhängigkeit vom j eweils registrierten Einstellsignal1 eine von mehreren zeitlichen Positionen mit einer j eweiligen Phasendifferenz eines ganzzahligen Vielfachen eines halben Taktzyklus synchron zur Vorder- oder Rückflanke des Taktsignals einnimmt (einnehmen) . Gemäß einem bevorzugten ersten Ausführungsbeispiel ist die erfindungsgemäße Steuereinheit dadurch gekennzeichnet, dass die Registermittel zur Registrierung wenigstens eines ersten n (n ≥ 2) Bitstellen umfassenden Einstellsignals eingerichtet sind, die Zählmittel mit der Vorder- (Rück-) -Flanke des Taktsignals und/oder mit der Rück- (Vorder-) -Flanke des Taktsignals getriggert werden und durch den j eweiligen Wert wenigstens des ersten in den Registermitteln registrierten Einstellsignal so eingestellt werden, dass die Synchronisations- und Ausgabemittel ein erstes Steuersignal mit einem ersten Steuersignalanteil und einem zweiten Steuersignalanteil, der gegenüber dem ersten Steuersignalanteil eine feste Phasendifferenz von einem halben Taktzyklus hat und beide Steuersi.g- nalanteile mit einer Periodizität eines ganzzahligen Vielfa- chen des Taktzyklus und dem Tastverhältnis 1 : 4 ausgeben, so dass sie zusammen wenigstens n2 unterschiedliche zeitliche Positionen synchron zum Taktsignal einnehmen können . Bei diesem Ausführungsbeispiel kann n gleich 2 sein, die Periodizität des ersten Steuersignals vier Taktzyklen und die Phasen- differenz zwischen vier aufeinander folgenden zeitlich unterschiedlichen Positionsschritten desselben jeweils einen Taktzyklus betragen.
Gemäß einem bevorzugten zweiten Ausführungsbeispiel ist d±e erfindungsgemäße Steuereinheit dadurch gekennzeichnet, dass n = 3 ist, die Periodizität des ersten Steuersignals vier Taktzyklen und die Phasendifferenz zwischen seinen acht zeit- . lieh unterschiedlichen Positionen j eweils einen halben Taktzyklus beträgt, und dass die Synchronisations- und Ausgabe- mittel zusätzlich zur Erzeugung und Ausgabe eines statischen • Steuersignals eingerichtet, sind,- welches, abhängig von einem registrierten Wert des ersten Einstellsignals, eine Informa- • tion angibt, ob die von der Steuereinheit zu steuernde und dazu das statische Steuersignal und den ersten und zweiten Steuersignalanteil des ersten Steuersignals empfangende Einrichtung mit der Vorder- oder Rückflanke des Taktsignals zu synchronisieren ist . Noch mehr bevorzugt ist eine erfindungsgemäße Steuereinheit, die dadurch gekennzeichnet ist, dass die Registermittel zur Registrierung eines zweiten zwei Bitstellen umfassenden Ein- stellsignals eingerichtet sind, dass n = 2 ist und die Perio- dizität des ersten Steuersignals vier Taktzyklen beträgt , wobei abhängig von dem registrierten, ersten und zweiten Einstellsignal die Zählmittel so eingestellt, werden, dass die Synchronisations- und Ausgabemittel ein zweites Steuersignal mit einer Periodizität von vier Taktzyklen, dem Tastverhältnis 1 : 2 und in 3 sich zeitlich j eweils um einen Taktzyklus unterscheidenden Positionen und das erste Steuersignal so ausgeben, dass die Phasendifferenz zwischen vier aufeinander folgenden Positionsschritten desselben j eweils eine, eine, zwei, und zwei Taktsignalperioden beträgt .
Noch mehr bevorzugt ist ein viertes Ausführungsbeispiel der erfindungsgemäßen Steuereinheit, welches dadurch gekennzeichnet, dass die Registermittel zur Registrierung eines zweiten drei Bitstellen umfassenden Einstellsignals eingerichtet sind, dass n = 3 ist und die Periodizität des ersten Steuersignals vier Taktzyklen beträgt, wobei abhängig von dem registrierten ersten und zweiten Einstellsignal die Zählmittel so eingestellt werden, dass die Synchronisations- und Ausga- bemittel ein zweites Steuersignal mit einer Periodizität von vier Taktzyklen, dem Tastverhältnis 1 : 2 und in drei sich zeitlich j eweils um einen halben Taktzyklus unterscheidenden Positionen ausgeben .
Eine einem fünften Ausführungsbeispiel entsprechende Steuereinheit ist gemäß der Erfindung dadurch gekennzeichnet, dass die Registermittel zur Registrierung eines zweiten zwei- Bitstellen umfassenden Einstellsignals eingerichtet sind, dass n = 2 ist und die .Periodizität des ersten Steuersignals vier Taktzyklen beträgt, und die Steuereinheit außerdem ein vom
Taktsignal abgeleitetes und mit diesem synchrones kontinuierliches Schreibsignal mit einer Periodizität von vier Taktzyk- len sowie ein asynchrones Rücksetzsignal empfängt, wobei die Zählmittel abhängig von dem registrierten ersten und zweiten Einstellsignal so eingestellt werden, dass die Synchronisati- ons- und Ausgabemittel das erste Steuersignal so , dass die Phasendifferenz zwischen vier zeitlich unterschiedlichen Positionen desselben j eweils eine Taktperiode beträgt und ein zweites Steuersignal mit einer Periodizität von vier Taktzyk- l'en, dem Tastverhältnis 1 : 2 und in vier sich zeitlich j eweils um eine Taktperiode unterscheidenden Positionen und um eine j eweils bestimmte Anzahl von Taktzyklen gegenüber dem Schreibsignal verzögert , sowie ein mit dem Taktsignal synchronisiertes Rücksetzsignal so ausgeben, dass seine Rück- (Vorder-) -Flanke zeitlich mit dem asynchronen Rücksetzsignal zusammenfällt und seine Vorder- (Rück-) -Flanke wenigstens eine halbe Taktperiode vor der Vorderflanke des zweiten Steuersig-- nals liegt .
Gemäß einem sechsten Ausführungsbeispiel ist eine erfindungsgemäße Steuereinheit dadurch gekennzeichnet, dass die Regi.s- termittel zur Registrierung eines zweiten drei Bitstellen1, umfassenden Einstellsignals eingerichtet sind, die Bitzahl des ersten Einstellsignal n = 3 ist und die Periodizität des ers- ten Steuersignals vier Taktzyklen beträgt und- die Phasendifferenz zwischen den acht unterschiedlichen Zeitpositionen des ersten Steuersignals j eweils einen halben Taktzyklus beträgt, und die Steuereinheit außerdem ein vom Taktsignal abgeleitetes und mit diesem synchrones kontinuierliches Schreibsignal mit einer Periodizität von vier Taktzyklen sowie ein asynchrones Rücksetzsignal empfängt, wobei die Zählmittel abhän- ■ gig von dem registrierten ersten und zweiten Einstellsignal so eingestellt werden, dass die Synchronisations- und Ausgabemittel ein zweites Steuersignal mit einer Periodizität von vier Taktzyklen, dem Tastverhältnis 1 : 2 und, bezogen auf die Phase des Schreibsignals, in acht unterschiedlichen sich um jeweils einen halben Taktzyklus unterscheidenden Zeitpositionen, ein mit dem Taktsignal synchronisiertes Rücksetzsignal, dessen Rück- (Vorder-) -Flanke zeitlich mit dem asynchro- nen Rücksetzsignal zusammenfällt und dessen Vorder- (Rück- ) - Flanke wenigstens eine halbe Taktperiode vor der Vorderflanke des zweiten Steuersignals liegt sowie ein statisches Steuersignal ausgeben, welches abhängig von einem registrierten Wert des ersten Einstellsignals eine Information angibt , ob die von der Steuereinheit zu steuernde und dazu das statische Störsignal und das erste und zweite Steuersignal empfangende Einrichtung mit der Vorder- oder Rückflanke des Taktsignals zu synchronisieren ist .
Bei den verschiedenen erfindungsgemäßen Ausführungsbeispielen registrieren die Registermittel das oder die Einstellsig- • nal (e) synchron mit dem Taktsignal und zwar zweckmäßig einmal beim Hochfahren der gesamten Einrichtung .
Bevorzugt wird eine erfindungsgemäße Steuereinheit, die mit einem der vorangehenden Ausführungsbeispiele übereinstimmt, zur Steuerung eines eingangs anhand der Fig . 1 bis 4 beschriebenen synchronen Parallel/Serienwandlers eingesetzt, der ein paralleles Eingangssignal in eine serielle 1-Bit— Ausgangssignalfolge synchron zum Taktsignal wandelt .
Im Ergebnis erzeugt eine besonders für die synchrone Steuerung eines Parallel/Serienwandlers, der in einem Sendeab- schnitt 'einer Interfaceschaltung eines DDR-DRAM-
Halbleiterspeicherbausteins der kommenden Speichergeneration für die Parallel-Serienwandlung von Datensignalen vorgesehen ist, geeignete Steuereinheit gemäß der Erfindung Steuersignale, die mit einem ihr eingegebenen kontinuierlichen Taktsig- nal synchron sind und weist auf : Registermittel zur Registrierung wenigstens eines mehrere Bitstellen umfassenden Einstellsignals, Zählmittel zur Zählung von Flanken des Tanksignals in Abhängigkeit von einem oder mehreren in den Registermitteln jeweils registrierten Einstellsignal (en) , und Syn- chronisations- und Ausgabemittel zur Synchronisation eines von den Zählmitteln gezählten Werts mit dem Taktsignal und dem registrierten Einstellsignal und Ausgabe von wenigstens einem der Steuersignale, wobei die Registermittel , die Zählmittel und die Synchronisations- und Ausgabemittel so gestaltet und miteinander verbunden sind, dass das oder die ausge¬ gebene (n) Steuersignal (e) in Abhängigkeit vom j eweils regist- rierten Einstellsignal eine von mehreren zeitlichen Positionen mit einer j eweiligen Phasendifferenz von. einem ganzzahligen Vielfachen eines halben Taktzyklus synchron zur Vorderoder Rückflanke des. Taktsignals einnimmt (einnehmen) . Die besonderen Vorteile dieser Steuereinheit liegen darin, dass die von ihr erzeugten taktsynchronen Steuersignale durch die j eweils registrierten Einstellsignale wählbar/programmierbar an einer von mehreren zeitlichen Positionen innerhalb einer gegebenen Zeitperiode und zwar synchron zur Vorder- oder zur Rückflanke des Taktsignals erzeugt werden können .
Die obigen und weitere vorteilhafte Merkmale einer erfindungsgemäßen Steuereinheit werden in der nachfolgenden Beschreibung mehrerer Ausführungsbeispiele, die auf die bevor- • zugte Anwendung der Steuereinheit bei einem synchronen Paral- lel-Serienwandler bezogen sind, anhand der Zeichnung näher erläutert . Die Zeichnungsfigüren zeigen im Einzelnen:
Fig . 1 das eingangs bereits erläuterte Funktionsblockschaltbild einer Grundform eines syn- chronen Parallel-Serienwandlers ;
Fig. 2 - 4. Signalzeitdiagramme zur Erläuterung der Funktion des in Fig . 1 dargestellten synchronen Parallel-Serienwandlers (eingangs bereits er- läutert) ;
Fig. ' 5 • ein Funktionsblockdiagramm eines ersten Ausführungsbeispiels einer erfindungsgemäßen Steuereinheit; Fig. 6A - 6D Signalzeitdiagramme zur Erläuterung der Funktionsweise des ersten Ausführungsbeispiels der erfindungsgemäßen Steuereinheit;
Fig. 7 ein Funktionsblockdiagramm eines gegenüber dem in Fig . 1 gezeigten funktionell erweiterten synchronen Parallel-Serienwandlers ;
Fig. 8A ein Funktionsblockdiagramm eines zweiten Aus- führungsbeispiels einer erfindungsgemäßen
Steuereinheit, das bei dem in Fig. 7 gezeigten synchronen Parallel-Serienwandler einsetzbar ist;
Fig. 8B tabellarisch ein aus einem der in Fig . 8A -.:. dargestellten Steuereinheit anliegenden ersten Einstellsignal resultierendes Steuersignal und dessen Auswirkung auf die Phase zwischen dem Taktsignal' und dem effektiven Ab- tasttakt in einem der Schieberegister des in
Fig . 7 dargestellten synchronen Parallel- Serienwandlers ;
Fig . 9A - 9H Signalzeitdiagramme zur Erläuterung der Funk- ' tion der in Fig. 8A dargestellten Steuereinheit und des in Fig . 7 dargestellten synchronen Parallel-Serienwandlers ;
Fig. 10 ein Funktionsblockdiagramm eines gegenüber dem in Fig. 1 dargestellten funktionell erweiterten synchronen Parallel-Serienwandlers ;
Fig. IIA ein Funktionsblockdiagramm eines dritten Ausführungsbeispiels einer erfindungsgemäßen Steuereinheit, die zur Steuerung des in Fig.
10 dargestellten synchronen Parallel-Serienwandlers einsetzbar ist; Fig . IIB tabellarisch das Ergebnis der Synchronisation eines ersten Einstellsignals mit einem zweiten Einstellsignal ;
Fig. 12A - 12G Signalzeitdiagramme zur Erläuterung der Funktion der in Fig . IIA dargestellten Steuereinheit;
Fig. 13 ein Funktionsblockdiagramm eines gegenüber dem in Fig. 1 dargestellten funktionell erweiterten synchronen Parallel-Serienwandlers ;
Fig . 14A ' ein Funktionsblockdiagramm eines vierten Aus- führungsbeispiels einer Steuereinheit zur ■ Eαr- zeugung von Steuersignalen insbesondere zur Steuerung des in Fig. 13 dargestellten synchronen Parallel-Serienwandlers;
Fig. 14-B tabellarisch das Resultat der Synchronisation eines ersten und zweiten binären Steuersignals durch die in Fig . 14A gezeigte Steuereinheit;
Fig. 15A - 15H ' Signalzeitdiagramme zur Erläuterung der Funktion der in Fig. 14A dargestellten Steuereinheit sowie des in Fig. 13 dargestellten synchronen Parallel-Serienwandlers;
Fig. 16 . einen weiteren synchronen Parallel-Serien- wandler mit gegenüber dem in Fig . 1 gezeigten erweiterten Funktion;
Fig. 17 ein Funktionsblockdiagramm eines fünften Aus- führungsbeispiels einer erfindungsgemäßen
Steuereinheit, die Steuersignale insbesondere zur Anwendung bei dem in Fig. 16 dargestell- ten synchronen Parallel-Serienwandler erzeugt;
Fig. 18A - 18C Signalzeitdiagramme zur Erläuterung der Funk- tion der in Fig . 17 dargestellten Steuereinheit und des in Fig . 16 dargestellten synchronen Parallel-Serienwandlers ;
Fig. 19 ein Funktionsblockdiagramm eines in seiner Funktion gegenüber dem in Fig . 1 gezeigten erweiterten synchronen .Parallel-Serienwand- lers ;
Fig. 20 ein Funktionsblockdiagraitim eines sechsten - Ausführungsbeispiels einer erfindungsgemäßen
Steuereinheit zur Erzeugung von Steuersignalen, die insbesondere zur Steuerung des in • Fig. 19 gezeigten synchronen Parallel-S.erien- wandlers anwendbar sind, und
Fig. 21A - ΪΪC Signalzeitdiagramme zur Erläuterung der Funktion der in Fig. 20 dargestellten Steuereinheit und des in Fig. 19 dargestellten synchronen Parallel-Serienwandlers .
Nachstehend werden mehrere bevorzugte Ausführungsbeispiele einer erfindungsgemäßen Steuereinheit zusammen mit ihrer j eweiligen Anwendung zur Erzeugung von' Steuersignalen für einen synchronen Parallel-Serienwandler beschrieben, dessen Grund- züge eingangs anhand der Fig. 1 bis 4. erläutert wurden . Wie dort - bereits erwähnt, werden dem ersten Schieberegister SR_od und dem zweiten Schieberegister SR-ev j eweils Lade.- - oder Abtastsignale odload_o und evload_o zugeführt . Es wurde auch bereits erwähnt, . dass es für einen Kompromiss zwischen der Latenzzeit der Datenbits und ihrer sicheren Übernahme in die Schieberegister erforderlich ist, dass die zeitliche Position der Abtastsignale odload_o, evload_o in einem bestimmten Zeitrahmen wählbar eingestellt werden kann. Diese Aufgabe erfüllt das in Fig . 5 dargestellte erste Ausführungsbeispiel einer erfindungsgemäßen Steuereinheit SE . Die Steuereinheit SE empfängt gemäß Fig . 5 das Taktsignal clk_hr_i . Das Signal- 5 kürzel hr bedeutet Halbrate, d . h . dass dieses Taktsignal auf einen mit doppelter Frequenz schwingenden Grund- oder Systemtakt bezogen ist . Es ist zu bemerken, dass der Grund- oder Systemtakt (sys_clk) nicht zwischen den einzelnen Komponenten des Systems übertragen werden muss . Ferner empfängt die Steu-
10 ereinheit SE der Fig. 5 ein Rücksetzsignal reset_n_i, dessen Funktion später erläutert wird.' Weiterhin wird der Steuereinheit SE ein Einstellsignal (erstes Einstellsignal) st_load_i, hier als zwei Bit-Signal, zugeführt . Die Steuereinheit SE
■ • ■ weist (nicht gezeigte) Registermittel zur Registrierung des
15 Einstellsignals, Zählmittel zur Zählung von Flanken des Takt- signals abhängig von dem in den Registermitteln registrierten • Einstellsignal sowie Synchronisations- und Ausgabemittel zur Synchronisation eines von den Zählmitteln gezählten Werts mit dem Taktsignal clk_hr_i und dem registrierten Einstellsignal
20 st_load_i und zur Ausgabe eines zwei Komponenten enthaltenden ersten Steuersignals evload_o und odlöad_o auf . Die nicht gezeigten Registermittel, Zählmittel und Synchronisations- und Ausgabemittel sind in der Steuereinheit SE so- eingerichtet und miteinander verbunden, dass das von ihr ausgegebene erste
25 Steuersignal in Abhängigkeit von dem registrierten Einstellsignal . st_load_i eine von mehreren zeitlichen Positionen mit einer jeweiligen Phasendifferenz eines ganzzahligen Vielfachen eines halben Taktzyklus synchron zur Vorder- oder Rückflanke des Taktsignals einnimmt .
30
Bei dem in Fig. 5 dargestellten ersten Ausführungsbeispiel der erfindungsgemäßen Steuereinheit enthält das von ihr erzeugte erste Steuersignal evload_o, odload_o einen ersten und zweiten Steuersignalanteil, die zueinander eine feste Phasen-
35 differenz haben und die über zwei voneinander getrennte Steuersignalleitungen ausgegeben werden . Aufgrund des zwei Bitstellen umfassenden Einstellsignals st_load_i können die bei- den Steuersignalanteile evload_o und odload_o des ersten Steuersignals vier zeitliche Positionen synchron zum Taktsignal clk__hr_i einnehmen, die j eweils um eine Taktsignalperiode (Taktzyklus) voneinander unterschieden sind. Die beiden Steu- ersignalanteile evload_o und odload_o haben zueinander eine unveränderliche Phasendifferenz von einem halben Taktzyklus . Somit führen der erste Steuersignalanteil evload_o und der zweite Steuersignalanteil odload_o in Verbindung mit dem in Fig. 1 gestrichelt eingezeichneten Invertierglied INV dazu, dass das erste und zweite Schieberegister SR__od und SR_ev des Parallel-Serienwandlers 1 die ihm anliegenden vier Datenbits Dl_od und Dl_ev j eweils mit derselben (z . B. Vorderflanke) Flanke des Taktsignals clk_hr_i und von dessen invertiertem Signal übernehmen. Dies hat den Vorteil, dass die Schaltungs- auslegung der beiden Schieberegister SR_od und SR_ev iden—;. tisch sein kann. Zu erwähnen ist, dass das Einstellsignal st_load_i in den Registermitteln der Steuereinheit SE synchron zu dem Taktsignal clk_hr__i registriert werden kann.
Die in den Fig. 6A - 6D gezeigten Signal-Zeitdiagramme zeigen die vier möglichen jeweils um einen Taktzyklus gegeneinander verschobenen zeitlichen Positionen der beiden Steuersignal- - , komponenten evload_o und odload_o des ersten Steuersignals in Abhängigkeit von dem j eweiligen binären Wert des ersten Ein- stellsignals st_load_i . Auf diese Weise lässt "sich durch die ■ Wahl der Phasenlage des ersten und zweiten Steuersignalanteils evload_o und odload_o ein Kompromiss zwischen einer sicheren Datenübernahme und einer möglichst geringen Latenzzeit der Datenbits in den beiden Schieberegistern SR_od und SR_ev des synchronen Parallel-Serienwandlers gemäß Fig. 1 erreichen . Die Wählbarkeit eines möglichst guten Kompromisses zwischen einer sicheren Datenübernahme und einer möglichst geringen Latenzzeit ist bei den äußerst hohen Übertragungsgeschwindigkeiten bzw. Taktfrequenzen zukünftiger DDR-DRAM- Generationen (DDR4 und folgende) sehr wichtig . Hier ist zu bemerken, dass das Invertierglied INV entbehrlich ist , wenn das Taktsignal clk hr i als differentielles Signal zugeführt wird, so dass das erste Schieberegister sr_od den invertierten Anteil des differentiellen Taktsignals und das zweite Schieberegister den nicht invertierten Anteil desselben empfangen.
Das in Fig . 7 dargestellte Funktionsblockdiagramm zeigt einen funktionell gegenüber dem in Fig. 1 erweiterten synchronen Parallel-Serienwandler. Das erste und zweite Schieberegister SR_od und SR_ev sowie die Verschmelzungseinheit M erhalten ein zusätzliches statisches Steuersignal st_chgclk_o, das eine Information darüber angibt, ob die Vorder- oder Rückflanke des Taktsignals für die Übernahme der Datenbits im ersten und zweiten Schieberegister und für die Übernahme der von den, beiden Schieberegistern SR_od und SR_ev j eweils ausgegebenen seriellen Halbraten-Datenströme d2_od und d2_ev in der Ver- - •■ Schmelzungseinheit M zu verwenden ist .
Das als Funktionsblockschaltbild in Fig. 8A dargestellte zweite Ausführungsbeispiel der erfindungsgemäßen Steuerein- ■ heit erzeugt zusätzlich zu dem ersten und zweiten Steuersig- nalanteil evload_o und odload_o . des ersten Steuersignals', die' zur Datenabtastung bzw. -Übernahme im zweiten und ersten. Schieberegister SR_ev und SR_od verwendet werden, das zweite Steuersignal st_chgclk_o, das die zuvor erwähnten Funktion hat und zwar abhängig vom anliegenden Taktsignal clk_hr_i und dem in den Registermitteln der Steuereinheit SE' registrierten ersten Einstellsignal st_load_i, das bei diesem Ausführungs- - beispiel als Drei-Bitsignal zugeführt und registriert wird.
Fig. 8B zeigt tabellarisch den binären Wert des zweiten Steuersignals st_chgclk_o und die jeweils daraus resultierende Phasendifferenz zwischen dem Taktsignal clk_hr__i und dem effektiven Abtasttakt im zweiten Schieberegister SR_ev und in der Verschmelzungseinheit M.
Die Signalzeitdiagramme in den Fig. 9A - 9H zeigen, dass die acht zeitlichen Positionen (Phasenlagen) des zueinander mit 00038
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einer festen Phasendifferenz von einem halben Taktzyklus erzeugten ersten und zweiten Steuersignalanteils evload_o und odload__o des ersten Steuersignals sich j eweils um einen halben TaktZyklus (eine halbe Taktperiode) unterscheiden. Das Resultat ist, dass der zuvor erwähnte Kompromiss zwischen sicherer Datenübernahme in den Schieberegistern und Latenzzeit der Datenbits darin in zeitlich noch kleineren Inkrementen einstellbar ist ( z . B . in zeitlichen Inkrementen von 1 ns ) . Da bei .diesem Ausführungsbeispiel die beiden Signalkomponen- ten evload_o und odload_o des ersten Steuersignal.s entweder mit der Vorder- oder Rückflanke des Taktsignals g.etriggert werden, dient das zusätzlich von der Steuereinheit SE erzeugte statische zweite Steuersignal st_chg__clk__o dazu, jeweils dem zweiten und ersten Schieberegister SR_ev, SR_od und 'der • Verschmelzungseinheit M die Information zu geben, ob die .,Vorder- oder Rückflanke des Taktsignals clk_hr_i' für die Daten-1.. Übernahme genommen werden soll . ■ .
Bei dem zuvor anhand der Fig. 1 bis 4 und der Fig. 7 be- schriebenen synchronen Parallel-Serienwandler war vorausgesetzt, dass die dem ersten Schieberegister SR_od über vier Bit parallel anliegenden ungeradzahligen Eingangsdatenbits Dl_od und die dem zweiten Schieberegister SR_ev über vier Bit parallel anliegenden geradzahligen Eingangsdatenbits Dl_ev bereits in separater Form vorhanden waren.
Fig . 10 zeigt einen auf dem synchronen Parallel-Serienwandler der Fig . 1- beruhenden demgegenüber aber funktionell erweiterten synchronen Parallel-Serienwandler, der zusätzlich ein dem ersten und zweiten Schieberegister SR_od und SR_ev vorgeschaltetes FIFO (First-In-First-Out) -Schieberegister aufweist, in welches ein acht Bit breites Dateneingangssignal Dl_in mit einem (an dieser Stelle nicht weiter erläuterten) Schreib- taktsignal clk_or_fifowr_i eingeschrieben und aus dem der un- geradzahlige vier Bit Datenanteil und der geradzahlige vier Bit 'Datenanteil dl ev durch ein Lesetaktsignal clk_or_fiford_i ausgelesen werden . Das FIFO-Register FIFO dient demnach als synchroner Datenteiler .
Somit ist das Einschreiben der Daten in das FIFO-Register mit dem Schreibtakt clk_or_fifowr_i und das Auslesen der Daten bzw. die Teilung derselben in die ungeradzahligen und geradzahligen vier Datenbits mit dem Lesetakt clk_or_fiford_i synchronisiert . Der am FIFO-Register anliegende Schreibtakt und der Lesetakt gehören zu unterschiedlichen Taktbereichen (do- mains) , so dass der Lesetakt clk_or_fiford nicht unbedingt mit dem Schreibtakt clk_or_fifowr__i synchron ist . Es fällt auf, dass bei dem in Fig. 10 dargestellten synchronen Paral- lel-Serienwandler zur Vereinfachung der Darstellung die Verschmelzungseinheit M weggelassen ist .
Das als Funktionsblockdiagramm in Fig . IIA dargestellte dritte Ausführungsbeispiel der erfindungsgemäßen Steuereinheit empfängt außer dem Taktsignal clk_hr_i und dem später zu beschreibenden Rücksetzsignal reset_n_i das erste Einstellsig-' nal st_load_i und zwar zwei Bit breit, wie das in Fig. 5: gezeigte und' zuvor erläuterte erste Ausführungsbeispiel der Steuereinheit und ein zweites Einstellsignal st_fiford_i e- benfalls in einer Breite von zwei Bit und registriert diese in den Registermitteln. Die Zählmittel in der Steuereinheit SE der Fig. IIA sind so eingerichtet, dass sie zur Erzeugung des ersten Steuersignalanteils evload_o mit der Vorder- (Rück- ) -Flanke und für die Erzeugung des zweiten Steuersignalanteils odload_o mit der Rück- (Vorder- ) -Flanke des Taktsignals clk__hr_i getriggert werden. Die Steuereinheit SE erzeugt ab- hängig von einem in dem Registermittel registrierten zweiten Zwei-Bit-Einstellsignal st_fiford_i ein zweites Steuersignal/ das ist das Lesetaktsignal clk_or_fiford_i für das FIFO- Register und zwar so, dass dessen Phasenlage bezogen auf den Zeitpunkt der Änderung der Daten (das ist die Anfangsverzöge- rung zwischen dem Rücksetzsignal und den Flanken von clk or fiford i) einstellbar ist . Wenn durch die Steuereinheit SE für das FIFO-Lesesignal clk_or_fiford_i eine verzögerte Phase erzeugt wird, beein- flusst dies auch die Phasenlage des ersten und zweiten Steuersignalanteils evload_o und odload_o des ersten Steuersig- nals . Diese Zusammenhänge und Ergebnisse für die absolute Verzögerung für den Abtastzeitpunkt im Schieberegister sind in der Tabelle der Fig. IIB dargestellt .
Die Signalzeitdiagramme der Fig. 12A - 12G veranschaulichen, dass in Abhängigkeit von dem registrierten ersten Einstellsignal st_load_i und dem registrierten zweiten Einstellsignal st_fiford_i die Zählmittel so eingestellt werden, dass die Synchronisations- und Ausgabemittel das zweite Steuersignal , das ist das FIFO-Lesetaktsignal clk_or_fiford_i mit einer Pe- riodizität von -vier Taktzyklen, genauso wie die Periodizität des ersten Steuersignals, im Tastverhältnis 1 : 2 und in drei sich zeitlich j eweils um einen Taktzyklus unterscheidenden Positionen und das erste Steuersignal mit den Steuersignalanteilen evload_o und odload_o, die zueinander eine feste Pha- sendifferenz von einer halben Taktperiode haben so ausgeben, dass der Phasenunterschied zwischen vier aufeinander folgenden Positionsschritten desselben j eweils eine, eine, , zwei und zwei Taktsignalperioden beträgt .
Der im Funktionsblockdiagramm der Fig. 13 dargestellte synchrone Parallel-Serienwandler stellt eine Kombination der j eweils in den Fig . 7 und 10 dargestellten zuvor bereits beschriebenen synchronen Parallel-Serienwandler dar, so dass dessen gegenüber dem in Fig. 1 gezeigten synchronen Parallel- Serienwandler erweiterten Funktionen hier nicht noch einmal beschrieben werden müssen .
In gleicher Weise stellt das Funktionsblockdiagramm des in Fig. 14A dargestellten vierten Ausführungsbeispiels der er- findungsgemäßen Steuereinheit SE eine Kombination der zuvor beschriebenen und in den Fig. 8A und IIA dargestellten Steuereinheiten dar . Wie bei der in Fig . 8A dargestellten Steuer- einheit SE wird das erste Einstellsignal st_load_i binär drei Bit breit zugeführt und in den Registermitteln registriert , während, abweichend von der Steuereinheit SE der Fig . IIA das zweite Einstellsignal st_fiford_i ebenfalls drei Bit breit zugeführt und in den Registermitteln registriert wird.
Aufgrund des ersten drei Bit breit zugeführten Einstellsignals st_load_i und des zweiten drei Bit breit zugeführten Einstellsignals st_fiford_i gibt es für beide Einstellsignale acht unterschiedliche binäre Werte, die in der tabellarischen Darstellung in Fig. 14B aufgelistet sind. Die beiden Steuersignalanteile evload_o und odload_o des ersten Steuersignals werden sowohl mit der Vorder- als auch der Rückflanke des. Taktsignals clk_hr_i getriggert . Als Ergebnis wird von der ' Steuereinheit SE außer dem von den Synchronisations- und Äus-j gabemitteln mit einer Periodizität von vier Taktzyklen, eineirr Tastverhältnis 1 : 2 und in sich zeitlich jeweils um einen halben Taktzyklus unterscheidenden Positionen erzeugten zweiten Steuersignal oder Lesetaktsignal clk_or_fiford_i für .das FIFO-Register ein drittes (statisches ) Steuersignal st_chgclk_o erzeugt, welches eine Information angibt, ob die . Daten in den Schieberegistern und in der Verschmelzungsein-, heit M synchron mit der Vorder- oder mit der Rückflanke des Taktsignals clk_hr_i zu übernehmen, d. h . abzutasten sind.
Gemäß den in den Fig. 15A - 15H dargestellten Signalzeitdia- grammen erzeugt das in Fig . 14A gezeigte vierte Ausführungsbeispiel der Steuereinheit SE das erste Steuersignal, das heißt dessen beide Signalanteile evload_o und odload_o so, dass die Phasendifferenz zwischen sieben aufeinander folgenden Positionsschritten desselben j eweils eine halbe, eine halbe, fünf halbe, eine halbe, fünf halbe und eine halbe Taktsignalperiode beträgt (vgl . auch die rechte Spalte der Fig. 14B) .
Der synchrone Parallel-Serienwandler, der als Funktionsblockdiagramm in Fig. 16 gezeigt ist, entspricht dem zuvor be- schriebenen und in Fig. 10 dargestellten synchronen Parallel- Serienwandler, hat j edoch gegenüber diesem eine erweiterte Funktionalität, indem dem ersten Schieberegister SR_od und dem zweiten Schieberegister SR_ev j eweils ein synchrones Rücksetzsignal reset_n_i zum Rücksetzen der Zähler und .aller speichernden Komponenten im Parallel-Serienwandler, ausgenommen die Registermittel zugeführt wird.
Dieses synchrone Rücksetzsignal reset_n_i wird von dem in Fig. 17 als Funktionsblockdiagramm gezeigten fünften Ausführungsbeispiel der erfindungsgemäßen Steuereinheit SE erzeugt, die im Übrigen funktionell gleich dem in Fig. IIA dargestellten dritten Ausführungsbeispiel der Steuereinheit SE ist . Die Steuereinheit SE der Fig . 17 empfängt neben dem Taktsignal' clk_hr_i das Schreibtaktsignal clk_or_fifowr_i, das das Ein—3;. schreiben der acht parallelen Datenbits dl__in in das FIFO- Register gemäß Fig. 16 steuert, ein asynchrones Rücksetzsig- nal areset_n_i . Als Einstellsignale empfängt die in Fig . 17 gezeigte Steuereinheit SE das erste Einstellsignal st_load_i und das zweite Einstellsignal st_fiford__i beide als binäres Zwei-Bitsignal,- wie die dem dritten Ausführungsbeispiel entsprechende Steuereinheit SE gemäß Fig . IIA. Als Steuersignale gibt die Steuereinheit der Fig. 17 die Steuersignalanteile evload_o und odload_o des ersten Steuersignals und das zweite Steuersignal, das heißt das FIFO-Lesetaktsignal clk_or_fiford_i in Abhängigkeit von dem registrierten ersten und zweiten Einstellsignal mit einer Periodizität von vier Taktzyklen, dem Tastverhältnis 1 : 2 und den vier sich zeitlich j eweils um eine Taktperiode unterscheidenden Positionen und um eine bestimmte Anzahl von Taktzyklen gegenüber dem Schreibtaktsignal clk_or_fifowr_i verzögert aus . Außerdem werden die beiden Steuersignalanteile evload_o und odload_o eine bestimmte Anzahl von Taktzyklen nach dem FIFO- Lesetaktsignal clk_or_fiford_i abhängig vom ersten Einstell- signal st_load_i so erzeugt, dass sie vier zeitlich unterschiedliche Positionen (Phasenlagen) annehmen können, die um jeweils eine Taktperiode verschoben sind. Außerdem gibt die Steuereinheit SE der Fig . 17 ein mit dem Taktsignal clk_hr__i synchronisiertes Rücksetzsignal reset_n_i aus , das mit dem asynchronen Rücksetzsignal areset_n_i beginnt, j edoch zur Vorderflanke des Taktsignals clk_hr_i und zum Auftreten des Lesetaktsignals clk_or_fiford_i ausgerichtet ist . Dies bedeutet, dass das synchrone Rücksetzsignal reset_n_i während der . letzten halben Taktperiode des Taktsignals clk_hr_i bevor die Vorderflanke des Lesetaktsignals clk_or_fiford_i kommt, ausgeschaltet werden muss .
Die in den Fig. 18A - 18C dargestellten Signalzeitdiagramme geben eine Auswahl der Signalformen während des Auftretens des Rücksetzsignals und damit die Funktion der Steuereinheit SE und' die Auswirkung auf die Schieberegister SR_od und SR_ev" für verschiedene Einstellungen der Registermittel der Steuer-.-' einheit SE durch das erste und zweite Einstellsignal st load i und st fiford i wieder .
Der In dem Funktionsblockdiagramm der Fig. 19 dargestellte synchrone Parallel-Serienwandler stellt eine Kombination der in den Fig . 13 und 16 dargestellten synchronen Parallel- Serienwandler dar . Aus diesem Grund ist auch das als Funkti.-' onsblockdiagramm in Fig. 20 dargestellte sechste Ausführungsbeispiel der erfindungsgemäßen Steuereinheit SE eine Kombina- tion des in Fig . 14A dargestellten vierten Ausführungsbeispiels mit dem in Fig. 17 dargestellten fünften Ausführungsbeispiel der erfindungsgemäßen Steuereinheit SE .
Demnach erzeugt die in Fig. 20 dargestellte Steuereinheit SE außer den beiden Signalanteilen evload_o und odload_o des ersten Steuersignals , dem zweiten Steuersignal oder Lesetakt- signal clk_or_fiford_i für das FIFO-Register und dem synchronen Resetsignal reset_n_i das statische Steuersignal st_chgclk_o, das von einem registrierten Wert des über drei Bit anliegenden ersten Einstellsignals st_load_i abhängt und eine Information darüber angibt, ob die beiden Schieberegister SR od, SR_ev und die Datenverschmelzungseinheit M gemäß Fig. 19 mit der Vorder- oder Rückflanke des Taktsignals clk_hr_i zu synchronisieren sind. Zu bemerken ist, dass zusätzlich zu dem in den Registermitteln der Steuereinheit SE als Drei-Bitbinärsignal registrierten ersten Einstellsignal 5 st_load_i das zweite Einstellsignal st_fiford_i ebenfalls in den Registermitteln als Drei-Bit-Binärsignal registriert wird. Ferner ist es wichtig, dass das von der Steuereinheit SE der Fig . 20 erzeugte synchrone Rücksetzsignal reset__n_i während des letzten halben Zyklus vom Taktsignal clk_hr_i vor 10 der Vorderflanke oder im Fall des statischen Steuersignals st_chgclk_o (= 1) vor der Rückflanke des Lesetaktsignals clk_or_fiford_i abgeschaltet werden muss .
Die zeitlichen Beziehungen zwischen dem Taktsignal clk_hr_i,- ■
15 dem der Steuereinheit SE anliegenden Schreibtaktsignalb;.;- .. clk_or_fifowr_i, dem asynchronen Rücksetzsignal areset_n_i, dem abgeleiteten synchronen Rücksetzsignal reset_n_i, dem Lesetaktsignal clk_or_fiford_i, den j eweils dem ersten und zweiten Schieberegister SR_od und SR_ev einzugebenden vier-
2.0 Bit-Anteilen der Eingangsdaten Dl_od und Dl_ev und der: beiden Steuersignalanteile evload_o und odload_o des ersten Steuer- " Signals sind in einer Auswahl in den in den Fig. 21A - 21C dargestellten Signalzeitdiagrammen in Abhängigkeit von einigen Kombinationen des ersten Einstellsignals st_load_i und
25 st_fiford_i und des davon abgeleiteten statischen Steuersignals st_chgclk_o dargestellt .
Das mit dem fünften und sechsten Ausführungsbeispiel der erfindungsgemäßen Steuereinheit SE erzeugte synchrone Rücksetzsignal reset_n_i, welches zum zeitlich stabilen Wiederbeginn
30 der Datenübernahme bzw. Abtastung der vier Bitdaten in den Schieberegistern des synchronen Parallel-Serienwandlers sorgt, wird von der Steuereinheit SE so erzeugt, dass es synchron zur Vorderflanke des Taktsignals clk_hr_i und zum Auftreten des FIFO-Lesetaktsignals clk_or_fiford_i ausgerichtet
35 ist . Bezugszeichenliste
1 synchroner Parallel-Serienwandler
SR_od erstes Schieberegister
SR_ev zweites Schieberegister
M Verschmelzungseinheit
INV Invertierglied
FIFO FIFO-Register
Dl_od. ungeradzahliger Anteil der parallelen Eingangsdaten
Dl_ev geradzahliger Anteil der parallelen Eingangsdaten D2_od ungeradzahliger serieller Datensignal- strom "
D2_ev geradzahliger serieller Datensignalstroπui
D3 serieller Ausgangsdatenstrom odload_o erster Steuersignäl'aήteil evload_o zweiter Steuersignalanteil clk_hr_i Haibratentaktsignal sysclk Systemtakt
SE Steuereinheit st_load_i erstes Einstellsignal reset_n_i Rücksetzsignal st_chgclk_o zweites (statisches ) Steuersignal st_fiford_i zweites Einstellsignal clk_or_fiford_i FIFO-Lesetaktsignal clk_or_fifowr_i FIFO-Schreibtaktsignal areset n i asynchrones Rücksetzsignal

Claims

Patentansprüche
1. Steuereinheit zur Erzeugung von mit einem ihr eingegebenen kontinuierlichen Taktsignal (clk__hr_i) synchronen Steuersig-
5 nalen (evload_o, odload_o, st_chgclk_o, clk_o, clk_or_fiford_i) für eine synchron mit dem Taktsignal (clk_hr_i) zu steuernde Einrichtung (1) , d a d u r c h g e k e n n z e i c h n e t , dass die Steuereinheit (SE) aufweist :
10 - Registermittel zur Registrierung wenigstens eines mehrere Bitstellen umfassenden Einstellsignals (st_load_i, st_fiford_i) ,
- Zählmittel zur Zählung von Flanken des Tanksignals (clk_hr_i) in Abhängigkeit von einem "oder mehreren in den "
15 Registermitteln j eweils registrierten Einstellsignalen;/, und
- Synchronisations- und Ausgabemittel zur Synchronisation eines von den Zählmitteln gezählten Werts mit dem Taktsignal (clk_hr_i) und dem registrierten Einstellsignal und Ausgabe von wenigstens einem der Steuersignale, wobei die Register- 20. mittel, die Zählmittel und die Synchronisations- und Ausgabemittel so gestaltet und miteinander verbunden sind, dass das oder die ausgegebene (n) Steuersignal (e) in Abhängigkeit vom j eweils registrierten Einstellsignal eine von mehreren zeitlichen Positionen mit einer j eweiligen Phasendifferenz 25 eines ganzzahligen Vielfachen eines halben Taktzyklus synchron zur Vorder- oder Rückflanke des Taktsignals einnimmt (einnehmen) .
2. Steuereinheit nach Anspruch 1,
30 d a d u r c h g e k e n n z e i c h n e t , dass die Registermittel zur Registrierung wenigstens eines ersten n (n ≥ 2 ) Bitstellen umfassenden Einstellsignals (st_load_i) eingerichtet sind, die Zählmittel mit der Vorder- (Rück-) -Flanke des Taktsignals
35 (clk_hr_i) und/oder mit der Rück- (Vorder-) -Flanke des Taktsignals ( clk_hr_i ) getriggert werden und durch den j eweiligen registrierten Wert wenigstens des ersten Einstellsignal so eingestellt werden, dass die Synchronisati- ons- und Ausgabeπiittel ein erstes Steuersignal mit einem ersten Steuersignalanteil (evload_o) und einem zweiten Ξteuer- signalanteil (odload_o) , der gegenüber dem ersten Steuersignalanteil (evload_o) eine feste Phasendifferenz von einem halben Taktzyklus hat , und beide Steuersignalanteile (evlo- ad_o, odload_o) mit einer Periodizität eines ganzzahligen Vielfachen des Taktzyklus und dem Tastverhältnis 1 : 4 ausge- ben so, dass sie zusammen wenigstens n2 unterschiedliche zeitliche Positionen synchron zum Taktsignal einnehmen können .
3. Steuereinheit nach Anspruch 2 , d a d u r c h " g e k e n n z e i c h n e t , •-.- . ' dass n = 2 ist, die Periodizität des ersten Steuersignals. (evload_o, odload_o) vier Taktzyklen beträgt und die Phasendifferenz zwischen vier aufeinander folgenden zeitlich unterschiedlichen Positionsschritten desselben j eweils einen Takt- zyklus beträgt .
4. Steuereinheit nach Anspruch .2, d a d u r c h g e k e n n z e i c h n e t , dass n = 3 ist, die Periodizität des ersten Steuersignals (evload_o, odload_o) vier Taktzyklen und die Phasendifferenz zwischen seinen acht zeitlich unterschiedlichen Positionen jeweils einen halben Taktzyklus beträgt, und dass die Synchronisations- und Ausgabemittel zusätzlich zur Erzeugung und Ausgabe eines statischen Steuersignals (st_chgclk_o) eingerichtet sind, welches , abhängig von einem ■ registrierten Wert des ersten Einstellsignals ( st_load_i) , eine Information angibt, ob die von der Steuereinheit zu steuernde und dazu das statische Steuersignal und den ersten und zweiten Steuersignalanteil (evload_o, odload_o) des ers- ten Steuersignals empfangende Einrichtung (1) mit der Vorderoder Rückflanke des Taktsignals (clk_hr_i) zu synchronisieren ist . 5. Steuereinheit nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t , dass die Registermittel zur Registrierung eines zweiten zwei .Bitstellen umfassenden Einstellsignals (st_fiford_i ) einge- 5 richtet sind, dass n = 2 ist und die Periodizität des ersten Steuersignals vier Taktzyklen beträgt, wobei abhängig von dem registrierten, ersten und zweiten Einstellsignal (st_load_i, st_fiford_i) die Zählmittel so eingestellt
10 werden, dass die Synchronisations- und Ausgabemittel ein zweites Steuersignal (clk_or_fiford_i) mit einer Periodizität von vier Taktzyklen, dem Tastverhältnis 1 : 2 und in drei sich zeitlich j eweils um einen Taktzyklus unterscheidenden Positionen und das erste Steuersignal " so" ausgeben, dass die
15 Phasendifferenz zwischen vier aufeinander folgenden Positά,-- • onsschritten desselben j eweils eine, eine, zwei, und zwei Taktsignalperioden beträgt .
6. Steuereinheit nach Anspruch 2 ,
2.0,. d a d u r c h g e k e n n z e i c h n e t , dass die Registermittel zur Registrierung eines zweiten drei Bitstellen umfassenden Einstellsignals (st_fiford_i) eingerichtet sind, dass n = 3 ist und die Periodizität des ersten Steuersignals
25 vier Taktzyklen beträgt, wobei abhängig von dem registrierten ersten und zweiten Einstellsignal (st_load_i, st_fiford_i) die Zählmittel so eingestellt werden, dass die Synchronisations- und Ausgabemittel ein zweites Steuersignal (clk_or_fiford_i) mit einer Periodizität von vier Taktzyklen,
30 dem Tastverhältnis 1 : 2 und in drei sich zeitlich j eweils um einen halben Taktzyklus unterscheidenden- Positionen ausgeben.
7. Steuereinheit nach Anspruch 2, d a d u r c h g e k e n n z e i c h n e t ,
35 dass die Registermittel zur Registrierung eines zweiten zwei Bitstellen umfassenden Einstellsignals (st_fiford_i) eingerichtet sind, dass n = 2 ist und die Periodizität des ersten Steuersignals ( evload__o, odload_o) vier Taktzyklen beträgt, und die Steuereinheit außerdem ein vom Taktsignal (clk_hr_i) ab- geleitetes und mit diesem synchrones kontinuierliches
Schreibsignal (clk_or_fifowr_i) mit einer Periodizität von vier Taktzyklen sowie ein asynchrones Rücksetzsignal (ar- set_n_i) empfängt, wobei die Zählmittel abhängig von dem registrierten ersten und zweiten Einstellsignal (st_load_i, st_fiford_i) so eingestellt werden, dass die Synchronisations- und Ausgabemittel das erste Steuersignal so, dass die Phasendifferenz zwischen vier zeitlich unterschiedlichen Positionen desselben j eweils eine Taktperiode beträgt und ein zweites Steuersignal (clk_or_fiford_i) mit einer Periodizität von vier Taktzyklen, dem Tastverhältnis 1 : 2 und in vier sich zeitlich j eweils um eine Taktperiode unterscheidenden Positionen und um eine ' j e- ' weils bestimmte Anzahl von Taktzyklen gegenüber dem Schreib- signal verzögert, sowie ein mit dem Taktsignal synchronisier- tes Rücksetzsignal (reset_n_i) so ausgeben, dass seine Rück- (Vorder-) -Flanke zeitlich mit dem asynchronen Rücksetzsignal (areset_n_i) zusammenfällt und seine Vorder- (Rück-) -Flanke wenigstens eine halbe Taktperiode vor der Vorderflanke des zweiten Steuersignals (clk_or_fiford_i) liegt.
8. Steuereinheit nach Anspruch 2 , d a d u r c h g e k e n n z e i c h n e t , dass die Registermittel zur Registrierung eines zweiten drei
Bitstellen umfassenden Einstellsignals ( st_fiford_i) einge- richtet sind, die Bitzahl des ersten Einstellsignal
(st_load__i) n = 3 ist und die - Periodizität des ersten Steuersignals (evload__o, odload_o) vier Taktzyklen beträgt und die Phasendifferenz zwischen den acht unterschiedlichen Zeitpositionen des ersten Steuersignals (evload_o, odload_o) j eweils einen halben Taktzyklus beträgt, und die Steuereinheit außerdem ein vom Taktsignal (clk__hr_i) abgeleitetes und mit diesem synchrones kontinuierliches Schreibsignal (clk_or_fifowr_i ) mit einer Periodizität von vier Taktzyklen sowie ein asynchrones Rücksetzsignal (are- set_n_i) empfängt, wobei die Zählmittel abhängig von dem registrierten ersten und zweiten Einstellsignal ( st_load_i, st_fiford_i) so eingestellt werden, dass die Synchronisations- und Ausgabemittel ein zweites Steuersignal (clk_or_fiford_i) mit einer Periodizität von vier Taktzyklen, dem Tastverhältnis 1 : 2 und bezogen auf die Phase des Schreibsignals (clk_or_fifowr_i) in acht unterschiedlichen sich um j eweils einen halben Taktzyklus unterscheidenden Zeitpositionen, ein mit dem Taktsignal synchronisiertes Rücksetzsignal (reset_n_i) , dessen Rück- (Vorder-) -Flanke zeitlich mit dem asynchronen Rücksetzsignal (areset_n_i) zusammenfällt und dessen Vorder- (Rück-) -Flanke wenigstens eine halbe Taktperiode vor der Vorderflanke des- zweiten Steuersignals (clk_or_fiford_i) liegt sowie ein statisches Steuersignal (st__chgclk_o) ausgeben, welches abhängig von einem registrierten Wert des ersten Einstellsignals ( st_load_i) eine Information angibt, ob die von der Steuer- einheit zu steuernde und dazu das statische Störsignal und das erste und zweite Steuersignal empfangende Einrichtung mit' der Vorder- oder Rückflanke des TaktSignals (clk_hr_i) zu synchronisieren ist .
9. Steuereinheit nach einem der vorangehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , dass die Registermittel das oder die Einstellsignal (e) synchron mit dem Taktsignal registrieren .
10. Verwendung der Steuereinheit (SE) nach einem oder mehreren der vorangehenden Ansprüche zur Steuerung eines synchronen Parallel-Serienwandlers ( 1 ) zur Wandlung eines parallelen k Bitstellen umfassenden Eingangssignals in eine serielle 1- bit-Ausgangssignalfolge synchron zum Taktsignal (clk_hr_i) , d a d u r c h g e k e n n z e i c h n e t , dass der Parallel-Serienwandler (1) aufweist: - ein erstes Schieberegister ( SR_od) , das synchron zur Rückoder Vorderflanke des Taktsignals ( clk_hr_i) einen ungeradzahligen Teil des k-Bit-Eingangssignals mit dem zweiten Steuersignalanteil (odload_o) parallel übernimmt .und als
5 eine erste serielle 1-bit-Signalfolge ausgibt,
- ein zweites Schieberegister (SR_ev) , das synchron zur Vorder- oder Rückflanke des Taktsignals (clk_hr_i) einen geradzahligen Teil des k-Bit-Eingangssignals mit dem ersten • Steuersignalanteil (evload_o) übernimmt und als eine zweite 0 serielle 1-bit-Signalfolge ausgibt, und
- eine Verschmelzungseinheit (M) , die die erste serielle 1- bit-Signalfolge von dem ersten Schieberegister, die zweite serielle 1-bit-Signalfolge von dem zweiten Schieberegister
" ' und das Taktsignal "(clk__hr_i) "empfängt" und "die erste* 1-HIt-' 5 Signalfolge synchron mit der Rück- oder Vorderflanke de'sfc.•■ - Taktsignals und die zweite 1-bit-Signalfolge synchron mit: der Vorder- oder Rückflaήke des TaktSignals zu der seri'el- ' len 1-bit-Ausgangssignalfolge verschmilzt und diese aus— •-• • - gibt . 0
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