KR20010093214A - 메모리 장치 내의 데이터 캡처를 위한 방법 및 장치 - Google Patents

Abstract

데이터 클럭을 가지는 시스템에서 사용되는 정적 RAM 장치는 데이터 청크들의 소스에 각각 연결되어 있는 클러킹 신호들의 쌍과 n 데이터 래치들을 생성하는 재순환 카운터를 포함한다. 데이터 청크가 각 데이터 클럭의 싸이클마다 하나씩 래치되어 모든 n 데이터 청크가 병렬 데이터 그룹을 형성하도록 하기 위해, 스트로브 신호와 역 스트로브 신호 및 클러킹 신호들을 수신하는 로직은 일련의 데이터 청크들을 n 데이터 래치들로 각각, 연속적으로 래치시킨다. 입력 데이터 래치들로 래치된 데이터 청크들 중 어떤 몇 개는 한 그룹의 모든 데이터 청크들이 병렬로 그 다음 회로에 전송 - 이 병렬 전송은 블럭의 모든 n 싸이클마다 한번씩 발생한다 - 이 될 수 있도록 충분히 긴 시간 동안 지연시키는 지연 회로를 포함한다.

Description

메모리 장치 내의 데이터 캡처를 위한 방법 및 장치 {METHOD AND APPARATUS FOR DATA CAPTURE IN A MEMORY DEVICE}

데이터 프로세싱 시스템에서는 보통 시스템 구성부분들 간에 데이터를 전송하는 것이 필요하며 이러한 전송은 자주 데이터 버스를 통해 수행된다. 데이터는 제1 구성부분(예를 들어 중앙처리장치(CPU))에 의해 상기 버스에 위치되며, 제2 구성부분(예를 들어 메모리 장치)에 의해 상기 버스로부터 수신 또는 캡처된다. 이러한 데이터 전송 방법 중의 하나가 소스 동기화 버스트 작동 버스 시스템(source synchronous burst operation bus system)이다. 이러한 시스템에서는, 구성부분들 간의 데이터 전송을 조정할 수 있도록 시스템 클럭에 동기화된 코어 클럭(core clock)과, 코어 클럭에 동기화된 한 개 이상의 데이터 클럭들 또는 스트로브(strobe)들이 제공된다. 이러한 특허에서 사용되는 용어인 "clock cycle"은, 예를 들어 상기 클럭 싸이클 속도가 데이터 속도와 동일한 별개의 데이터 프로세싱 싸이클을 의미하는 것이다.

소스 동기화 버스트 작동 버스 시스템에서의 데이터 캡처 방법 중 한 가지는짝수 데이터(예를 들어 데이터0, 데이터 2...)를 샘플화하는 스트로브(이하 "STRB"라고 함)신호의 상승 또는 하강 에지를 사용하는 것과 홀수 데이터(예를 들어 데이터1, 데이터3...)를 샘플화하는 역 스트로브(이하 "STRB#"라고 함) 신호의 상승 또는 하강 에지를 사용하는 것 및 어드레스 스트로브(ADS)-생성 펄스를 사용하여 데이터들을 한 개씩(데이터0, 데이터1, 데이터2...) 코어 클럭에 동기화하는 것이다. 이러한 기법에서, 직렬 대 병렬 변환은 동기화 후에 일어나며, 각 데이터 아이템은 코어 클럭에 래치되기 전 두 클럭 싸이클만큼 연장된다. 클럭 사이클은 이와 같이 코어 클럭의 1주기 이상에 대해 또는 1 위상이나 1주기의 다른 약수 값에 대해 대응될 수 있다. 이러한 방법에서, 코어 클럭에 데이터를 래치하는 셋업 시간 마진(setup time margin) 및 홀드 시간 마진(hold time margin)은 다음과 같이 기술된다:

셋업 시간 마진 = 클럭 사이클 - SKEW - STRB분배스큐(distribution skew) - 클럭투아웃(clock-to-out)

홀드 타임 마진 = 클럭 사이클 - SKEW - STRB분배스큐 + 클럭투아웃

여기서 SKEW는 데이터 스트로브들(STRB/STRB#)과 코어 클럭 간의 스큐(skew)와 지터(jitter)를 더한 값이다.

코어 클럭 싸이클이 2.0에서 2.5ns(400-500MHZ 클럭)인 시스템에서, 최악의 경우 SKEW가 약 0.3-0.5ns이라 해도, 이 셋업 타임 마진과 홀드 타임 마진의 요구를 충족시키는 것은 그럼에도 가능하다. 이는 나아가 회로 구성부분의 STRB와 STRB# 핀들이 그 구성부분의 입력 버퍼에 얼마나 가까운가와 그들이 어떻게 라우트되었는지 여부에 따라 변화하는 STRB분배스큐가, 데이터가 STRB(STRB#)에 의해 래치되도록 0.5 클럭 싸이클보다 작은 값으로 유지될 수 있음을 추정케 한다. 그러나, 상기 코어 클럭 싸이클이 예를 들어 1.6Ghz로 상승하는 경우, 1 클럭 싸이클은 단지 6.25ns에 지나지 않게 된다. 이러한 경우, 위에서 언급한 데이터 동기화 기법은 작동하지 않을 것이다. 따라서, 이렇게 높은 클럭 싸이클로써 프로세싱 (processing) 구성부분의 판 중심으로부터 I/O 부분까지 1 클럭 싸이클에 대한 ADS-생성 펄스를 보내는 것은 도전할만한 일이 될 수 있다.

본 발명은 일반적으로 데이터 프로세싱에 관련된 것이며 더욱 상세하게는 데이터 캡처(capture)에 관한 방법 및 장치에 관한 것이다.

도 1은 본 발명의 제1 실시예에 따른 데이터 캡처를 위한 논리 다이어그램을 도시한다.

도 2는 도 1의 논리 다이어그램의 동작에 대응하는 타이밍 다이어그램을 도시한다.

도 3은 본 발명의 제1 실시예에 따른 컴퓨팅 시스템을 도시한다.

본 발명은 데이터가 래치들의 세트로 직렬로 래치되고, 지연 및 병렬화되며, 다음 처리를 위해 클럭에 동기화되는 방법 및 장치를 제공한다. 이들 및 본 발명의 실시예들의 더 넓은 측면이 아래에서 기술되고 청구될 것이다.

이어지는 본 발명의 상세한 설명에서는, 본 발명이 실행될 수 있는 구체적인 실시예들의 실례로써 도시되고 또한 그것의 부분을 이루는 도면들에 따라 참조된다. 도면에서는, 숫자 및 이와 비슷한 것들이 실질적으로 동일한 구성부분들을 몇 가지 관점에서 도시한다. 이러한 실시예들은 이 기술 분야의 당업자들이 본 발명을 실시할 수 있도록 충분히 상세히 기술된다. 다른 실시예들이 활용될 수 있으며, 본 발명의 범위에 벗어남 없이 구조적, 논리적 및 전기적 변화가 만들어질 수 있다. 그러므로, 이어지는 상세한 설명은 한정된 의미로 받아들여지지 않으며, 본 발명의 범위는 오직 첨부된 청구항들에 의해 정의되는바, 이는 상기 청구항들이 수용하는 최대한의 균등 범위를 따른다.

도 1을 보면, 본 발명에 따라 파이프라인 버스트 모드 데이터 전송(pipeline burst mode data transfer)을 사용하여 정적 램(SRAM : static random access memory) 반도체 구성부분의 데이터를 캡처하기 위한 회로(10)의 1 실시예가 도시되어 있다. 도 1의 실시예에서, 클럭 싸이클은 코어 클럭의 1 위상과 같다. 그러나 본 발명은 그렇게 한정되지 않으며 클럭 싸이클은 예를 들어, 코어 클럭의 1주기 이상과 같거나 또는 코어 클럭의 1 위상보다 작을 수도 있다. 도 2는 도 1의 회로에 대한 타이밍 다이어그램을 도시하고 있다. 회로 (10)는 데이터 캡처가 낮은 주파수에서 일어나도록, 코어 클럭에 대한 동기화 이전에 직렬 대 병렬 변환을 수행한다. 도 1의 회로에서, 논리 (12)는 리셋 신호 및 STRB, STRB# 신호들을 수신하며, 짝수 및 홀수로써 반대 출력 신호들의 쌍을 출력한다. 상기 짝수 및 홀수 신호들 및 상기 데이터 클럭들, STRB와 STRB#는 데이터 신호 회선에 운반된, 각각 들어오는 직렬 데이터 청크(chunk) 중 무엇이 샘플화 될 것인지를 결정하는 게이트들(14)(차례대로 클럭 래치들(16a-d))에 적용된다. 도 2에 나타난 바와 같이, 데이터 청크들은 연속적으로 래치들 (16a, 16b, 16c, 16d)에 샘플화 된다. 데이터 청크가 샘플화되면, 이는 각각 래치들(16a-d) 중 하나에 유지되며(hold) 3.5 싸이클동안, 대응하는 출력 값들(D_chk0, D_chk1, D_chk2, D_chk3)을 기다리게 된다. 이와 같이, 4 개의 데이터 청크들이 모두 정렬되며 병렬화 된다. 래치들(18)은 도 2에 나타나 있는 각 D_정렬 주기 동안, D_chk0, D_chk1, D_chk2를 지연시키고 서로 간 및 D_chk3을 정렬시키는데 사용된다. 다르게 말하면, data0은 3 위상이 지연되고, data1은 2 위상이 지연되며, data2는 1 위상이 지연된다. 데이터 캡처는 그 다음, ADS 4위상 지연 펄스(Latenw)에 클럭된 데이터 캡처 래치들(20)을 사용하여 동시에 수행된다. 이렇게 해서 4 개의 캡처된 데이터 청크들은 도 2의 (D_write)로 표시된 시간 동안, 메모리 회로들을 클럭시키는 신호 워드라인(Wordline)들과 상기 회로들을 어드레스 하는 어드레스 신호들을 사용하여, Chk0, Chk1, Chk2와 Chk3의 병렬 신호로부터, 회로(10)를 수용하는 반도체 구성부분 안에 있는 메모리 회로들에 쓰여질 수 있다.

따라서 상기 회로는 상기 네 개의 데이터 청크들이 병렬화되고 3.5 클럭 위상동안 동시에 유효하게 유지되도록 해준다. 이 3.5 클럭 위상 폭의 데이터는 코어 클럭에 대한 데이터의 동기화를 각 코어 클럭 싸이클에 대해 동기화보다 더 용이하게 한다. 접근 시간을 최소화하기 위해, 상기 동기화는 제1 데이터(Data_in)가 도착하고 4 클럭 위상 후에, 코어 클럭 에지에서 발생한다. 이 클럭 에지는 1 클럭 위상 폭 펄스 Latenw의 하강 에지를 기동시킨다. Latenw의 하강 에지는 그 다음 래치들(20)에서 상기 데이터를 래치한다. 이러한 기법에서 상기 데이터를 래치하는 셋업 시간 및 홀드 시간은 도 2에 도시한 바와 같다. 따라서 높은 데이터 속도를 실현하기 위해서 본 발명은 1 실시예에서, 데이터 캡처 회로(10)가 ADS_지연 펄스 Latenw로 하여금 1 싸이클 안에 I/O 인터페이스에 도착하기를 요구하면서 4 개의 입력 데이터 청크들을 하나씩 캡처하는 소스 동기화 I/O 인터페이스를 제공한다. 예를 들어, 코어 클럭이 1.54Gb/s/pin인 경우, 상기 ADS_지연 펄스는 단지 매 2.7ns마다 제공되면 족하다.

이제 도 3을 참조해보면, 장치(32)와 구성부분(34)이 각각 반도체 웨이퍼의 한 부분으로 형성되고 있고, 또한 예를 들어 시스템 보드에 탑재되어 있는, 다른 반도체 구성부분(34)(예컨대 CPU)를 포함하는 데이터 처리 시스템(30)에서, 위에서 기술한 회로(10)를 포함하는 반도체 메모리 구성부분(32)이 도시되어 있다. 데이터 버스(36)는 각각 상기 데이터 클럭들 STRB와 STRB#를 수신하는 구성부분(32)과 (34)를 연결하며, 각 구성부분에 대한 시스템이나 코어 클럭을 사용하여 작동시킨다. 이러한 시스템에서 데이터는, 파이프라인 버스트 모드로써 구성부분(34)에서 구성부분(32)으로 전송되며, 위에서 기술한 상기 회로(10)를 이용하여 구성부분(32)에서 캡처 및 동기화된다.

본 발명은 하이 스피드 데이터 캐시(high speed data cache)로서 사용될 수 있는 예로써, SRAM에서의 구현과 관련하여 위에서 기술되었지만, 본 발명이 그렇게 한정되는 것은 아니며 다른 타입의 메모리 장치들 또는 반도체 데이터 처리 구성부분들에서 사용될 수 있다. 나아가, 여기에서 다양한 신호들을 표시하기 위해 사용된 전문 용어는 단지 예에 불과하다는 점이 이해되어야 하며, 또한 이후 첨부될 청구항들의 해석에 있어서 균등한 신호들의 범위를 한정하는 것으로 이용되어서는 안 될 것이다. 더욱이 상기 신호들의 균등값들은 오로지 여기에 기술되어 있는 상기 회로 및 시스템들 내의 상기 신호들의 기능과 관련하여 결정되어야 할 것이다. 나아가 여기에서 사용된 용어 "데이터 청크"는 싱글 데이터 입력/출력 핀에서의, 1 비트 디지털 데이터를 언급하는 것이다. 덧붙여서, 코어 클럭이라는 용어는 집적 회로에서 "온-보드(on-board)"로 생성된 클럭에만 한정되지 않으며 외부 소스로부터 집적 회로에 제공된 클럭 신호까지도 포함하는 의미이다.

따라서 위에서 기술된 본 발명은 데이터 캡처 및 코어 클럭에 대한 동기화와, SRAM 반도체 구성부분과 데이터 처리 시스템 내에서의 위 실시예들을 제공한다.

Claims (20)

1. 코어 클럭을 가지는 시스템 내의 데이터 캡처 방법에 있어서,

   각각 데이터 청크가 코어 클럭의 각 싸이클마다 하나씩 래치되며 따라서 모든 n 데이터 청크들이 병렬 데이터 그룹을 형성하도록 하기 위하여, 클럭 신호들의 한 쌍을 생성하는 스트로브 신호를 사용하고, 연속적인 일련의 데이터 청크들이 n 정수 개의 입력 데이터 래치들로 래치되는 것을 제어하는 스트로브(strobe) 및 클러킹(clocking) 신호들의 결합을 사용하는 단계; 및

   입력 데이터 래치들로 래치된 데이터 청크들 중 어떤 몇 개는 데이터 청크들이 하나의 그룹으로 다음 회로에 병렬로 전송될 수 있도록 충분히 긴 시간 동안 지연시키는 단계로서, 상기 병렬 전송은 블럭의 모든 n 싸이클마다 한번씩 발생하는 단계.

   를 포함하는 데이터 캡처 방법
2. 제1항에 있어서,

   각 연속적인 데이터 청크들의 그룹 내의 상기 제1 데이터 청크가, 그 이전 그룹의 제1 데이터 청크보다 n 클럭 싸이클만큼 늦게 n 데이터 래치들의 제1 래치에 도착하는 것을 특징으로 하는 데이터 캡처 방법.
3. 제2항에 있어서,

   상기 지연은, 2 개 이상의 각 n 데이터 래치들의 출력에 각각 연결되어 있는 각 그룹으로서, 2 이상의 지연 래치들의 그룹을 사용하여 수행되어지는 것으로서 각 그룹의 상기 래치들은 직렬로 연결되어 있으며, 각 그룹은 그 이전 n 데이터 래치들의 출력에 연결되어있는 것보다 1개 더 적은 지연 래치를 가지고 있는 데이터 캡처 방법.
4. 제1항에 있어서,

   상기 지연 및 병렬화 되는 데이터들이 n 출력 래치들의 세트에서 캡처되고, 상기 출력 래치들에서 1 클럭 싸이클 이상 유지(hold)되는 것을 특징으로 하는 데이터 캡처 방법.
5. 코어 클럭을 가지는 시스템 내에서 사용되는 데이터 캡처 회로에 있어서,

   데이터 청크들의 소스에 각각 연결되고 각 입력 데이터 래치가 래칭 신호를 수신하는, n 정수 개의 입력 데이터 래치들;

   스트로브 신호를 수신하여 한 쌍의 클러킹 신호들을 생성하는 클러킹 회로;

   상기 스트로브 신호 및 클러킹 신호들을 수신하고, 상기 코어 클럭의 연속적 싸이클들마다 각각의 입력 데이터 래치에 대한 래칭 신호를 출력하는 로직(logic); 및

   상기 입력 데이터 래치들에 래치된 데이터 청크들을 수신하고 모든 데이터 청크들을 한 그룹으로 다음 회로에 병렬로 출력하는 지연 회로

   를 포함하는 데이터 캡처 회로.
6. 제5항에 있어서,

   각 연속적인 데이터 청크들의 그룹에서 상기 제1 데이터 청크가 그 이전 그룹의 제1 데이터 청크보다 n 클럭 싸이클만큼 늦게 n 데이터 래치들의 제1 래치에 도착하는 것을 특징으로 하는 장치.
7. 제6항에 있어서,

   상기 지연 회로가, 2 개 이상의 n 입력 데이터 래치들의 출력에 각각 연결되어 있는 2 이상의 지연 래치들의 그룹으로 구성되어 있는 장치로서 상기 각 그룹은 그 이전 n 데이터 래치들의 출력에 연결되어있는 것보다 1 개 더 적은 지연 래치를 가지고 있는 것을 특징으로 하는 장치.
8. 제5항에 있어서,

   상기 지연 및 병렬화 되는 데이터들이 n 출력 래치들의 세트에서 캡처되고, 상기 출력 래치들에서 1 클럭 싸이클 이상 유지(hold)되는 것을 특징으로 하는 장치.
9. 제5항에 있어서,

   병렬화된 데이터를 저장하기 위한 정적 RAM(Random Access Memory) 회로들을더 포함하는 장치.
10. 코어 클럭을 가지는 시스템에서,

    제1 반도체 구성부분;

    제1 반도체 구성부분을 제2 반도체 구성부분에 연결시키는 버스;

    정적 RAM 장치를 포함하는 제2 반도체 구성부분을 포함하고,

    상기 정적 RAM 장치는:

    데이터 청크들의 소스에 각각 연결되어 있고, 각 입력 데이터 래치가래칭 신호를 수신하는 n 정수 개의 입력 데이터 래치들;

    스트로브 신호를 수신하여 한 쌍의 클러킹 신호들을 생성하는 클러킹 회로;

    스트로브 신호 및 클러킹 신호들을 수신하고, 코어 클럭의 연속적인 싸이클들마다 각각 입력 데이터 래치에 대한 래칭 신호를 출력하는 로직; 및

    입력 데이터 래치들에 래치된 데이터 청크들을 수신하여 한 그룹의 모든 데이터 청크들을 병렬로 그 다음 회로에 출력하는 지연 회로

    를 포함하는 시스템.
11. 제10항에 있어서,

    상기 각 연속적인 데이터 청크들의 그룹에서 제1데이터 청크가 그 이전 그룹의 제1데이터 청크보다 n 클럭 싸이클만큼 늦게 n 데이터 래치들의 제1 래치에 도착하는 것을 특징으로 하는 시스템.
12. 제11항에 있어서.

    상기 지연 회로가, 2 개 이상의 n 입력 데이터 래치들의 출력에 각각 연결되어 있는 2 이상의 지연 래치들의 그룹으로 구성되어 있는 시스템으로서 상기 각 그룹은 그 이전 n 데이터 래치들의 그룹에 연결되어있는 것보다 1 개 더 적은 지연 래치를 가지고 있는 것을 특징으로 하는 시스템 .
13. 제10항에 있어서,

    상기 지연 및 병렬화 된 데이터를 수신하는 n 출력 래치들의 세트를 더 포함하는 시스템.
14. 제10항에 있어서,

    병렬화된 데이터를 저장하기 위한 정적 RAM 회로들을 더 포함하는 시스템.
15. 제10항에 있어서,

    상기 데이터 클럭 속도가 적어도 1.5 Ghz 이상인 시스템.
16. 제1항에 있어서,

    상기 클럭이 1 주기를 가지고, 클럭 싸이클이 상기 클럭 주기의 1 위상과 동일한 것을 특징으로 하는 방법.
17. 제5항에 있어서,

    상기 클럭이 1 주기를 가지고 클럭 싸이클이 상기 클럭 주기의 1 위상과 동일한 것을 특징으로 하는 메모리 장치.
18. 제10항에 있어서,

    상기 클럭이 1 주기를 가지고 클럭 싸이클이 상기 클럭 주기의 1 위상과 동일한 것을 특징으로 하는 시스템.
19. 제1항에 있어서,

    상기 코어 클럭이 시스템 클럭인 것을 특징으로 하는 방법.
20. 제5항에 있어서,

    상기 코어 클럭이 시스템 클럭인 것을 특징으로 하는 장치.