JPH11249615A - データ入力回路及び駆動装置 - Google Patents
データ入力回路及び駆動装置Info
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- JPH11249615A JPH11249615A JP10046107A JP4610798A JPH11249615A JP H11249615 A JPH11249615 A JP H11249615A JP 10046107 A JP10046107 A JP 10046107A JP 4610798 A JP4610798 A JP 4610798A JP H11249615 A JPH11249615 A JP H11249615A
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- 238000000034 method Methods 0.000 claims description 19
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- 238000010586 diagram Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
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- 230000003111 delayed effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
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- 238000007493 shaping process Methods 0.000 description 1
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- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 シングルエッジ方式とダブルエッジ方式の切
換えを可能とするデータ入力回路を簡単な構成で可能と
する。 【解決手段】 外部クロック信号を内部クロックバッフ
ァ３０に供給すると、２相の相反する内部クロック信号
ＣＫ１，ＣＧ１が生成され２分周回路３４に供給され
る。２分周回路３４からの内部クロック信号ＣＫ２，Ｃ
Ｇ２の立上りエッジで外部データがデータバッファ３１
に取込まれ内部データとして奇数番目と偶数番目に分か
れて出力されると共に複数段のフリップフロップ回路３
２から制御信号が出力され、制御信号の立上りエッジで
内部データが複数段のデータレジスタ３３に取込まれデ
ータが出力される。２分周回路３４からは、ダブルエッ
ジ方式の場合、内部クロック信号ＣＫ１，ＣＧ１が分周
されずに同一波形で出力され、シングルエッジ方式の場
合、２分周されて出力される。
換えを可能とするデータ入力回路を簡単な構成で可能と
する。 【解決手段】 外部クロック信号を内部クロックバッフ
ァ３０に供給すると、２相の相反する内部クロック信号
ＣＫ１，ＣＧ１が生成され２分周回路３４に供給され
る。２分周回路３４からの内部クロック信号ＣＫ２，Ｃ
Ｇ２の立上りエッジで外部データがデータバッファ３１
に取込まれ内部データとして奇数番目と偶数番目に分か
れて出力されると共に複数段のフリップフロップ回路３
２から制御信号が出力され、制御信号の立上りエッジで
内部データが複数段のデータレジスタ３３に取込まれデ
ータが出力される。２分周回路３４からは、ダブルエッ
ジ方式の場合、内部クロック信号ＣＫ１，ＣＧ１が分周
されずに同一波形で出力され、シングルエッジ方式の場
合、２分周されて出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、データ入力回路及
びその回路を用いた平面表示装置の駆動装置に関する。
びその回路を用いた平面表示装置の駆動装置に関する。
【０００２】
【従来の技術】平面表示装置において、表示パネルのデ
ータ線を駆動する駆動装置は、表示データである外部デ
ータを内部に取込むためのデータ入力回路を有してい
る。従来のデータ入力回路について、外部クロック信号
の立上りエッジで外部データを取込むシングルエッジ方
式と外部クロック信号の立上りエッジと立下りエッジで
外部データを取込むダブルエッジ方式を図４乃至図７を
参照して説明する。
ータ線を駆動する駆動装置は、表示データである外部デ
ータを内部に取込むためのデータ入力回路を有してい
る。従来のデータ入力回路について、外部クロック信号
の立上りエッジで外部データを取込むシングルエッジ方
式と外部クロック信号の立上りエッジと立下りエッジで
外部データを取込むダブルエッジ方式を図４乃至図７を
参照して説明する。
【０００３】先ず、シングルエッジ方式の従来のデータ
入力回路は図４に示すように、外部クロック信号を供給
することにより内部クロック信号が出力される内部クロ
ックバッファ１０と、外部データを供給することにより
内部データが出力されるデータバッファ１１と、内部ク
ロック信号ＣＫとスタート信号を供給することにより制
御信号Ｃ１，Ｃ２，…が出力される複数段（説明を簡明
にするため４段で説明する）のフリップフロップ回路１
２，１２，１２，１２と、内部データが制御信号Ｃ１，
Ｃ２，Ｃ３，Ｃ４で取込まれ、出力データＲ１，Ｒ２，
Ｒ３，Ｒ４が出力される複数段（４段）のデータレジス
タ１３，１３，１３，１３とを含んでいる。
入力回路は図４に示すように、外部クロック信号を供給
することにより内部クロック信号が出力される内部クロ
ックバッファ１０と、外部データを供給することにより
内部データが出力されるデータバッファ１１と、内部ク
ロック信号ＣＫとスタート信号を供給することにより制
御信号Ｃ１，Ｃ２，…が出力される複数段（説明を簡明
にするため４段で説明する）のフリップフロップ回路１
２，１２，１２，１２と、内部データが制御信号Ｃ１，
Ｃ２，Ｃ３，Ｃ４で取込まれ、出力データＲ１，Ｒ２，
Ｒ３，Ｒ４が出力される複数段（４段）のデータレジス
タ１３，１３，１３，１３とを含んでいる。
【０００４】内部クロックバッファ１０は、外部クロッ
ク信号をフリップフロップ回路１２に直接入力すると、
外部クロック信号の波形歪みにより誤動作する虞れがあ
るので、外部クロック信号の波形整形をすることにより
それを防止するために設けられており、内部クロック信
号は外部クロック信号に比べて遅延する。データバッフ
ァ１１は、外部クロック信号に同期した外部データがそ
の同期を維持した状態で内部データとしてデータ入力回
路に取込まれるために、外部クロック信号に対する内部
クロック信号の遅延分を補償するタイミング調整や駆動
能力上昇のために設けられたものである。
ク信号をフリップフロップ回路１２に直接入力すると、
外部クロック信号の波形歪みにより誤動作する虞れがあ
るので、外部クロック信号の波形整形をすることにより
それを防止するために設けられており、内部クロック信
号は外部クロック信号に比べて遅延する。データバッフ
ァ１１は、外部クロック信号に同期した外部データがそ
の同期を維持した状態で内部データとしてデータ入力回
路に取込まれるために、外部クロック信号に対する内部
クロック信号の遅延分を補償するタイミング調整や駆動
能力上昇のために設けられたものである。
【０００５】フリップフロップ回路１２，１２，１２，
１２は、スタート信号を１段目に供給するとそのハイレ
ベルが内部クロック信号の立上りで読込まれ１段目→２
段目→３段目→４段目に順次転送され各段から内部デー
タ取込みの制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４が順次出力
される。データレジスタ１３，１３，１３，１３は、各
フリップフロップ回路１２，１２，１２，１２からの制
御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４の立上りエッジで内部デ
ータが順次取込み記憶されると共に、データ出力Ｒ１，
Ｒ２，Ｒ３，Ｒ４が出力される。
１２は、スタート信号を１段目に供給するとそのハイレ
ベルが内部クロック信号の立上りで読込まれ１段目→２
段目→３段目→４段目に順次転送され各段から内部デー
タ取込みの制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４が順次出力
される。データレジスタ１３，１３，１３，１３は、各
フリップフロップ回路１２，１２，１２，１２からの制
御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４の立上りエッジで内部デ
ータが順次取込み記憶されると共に、データ出力Ｒ１，
Ｒ２，Ｒ３，Ｒ４が出力される。
【０００６】以下、具体的動作を図５を併用して説明す
る。外部クロック信号を内部クロックバッファ１０に供
給すると内部クロック信号として外部クロック信号に比
べ遅延して各フリップフロップ回路１２，１２，１２，
１２に出力される。外部クロック信号の立上りエッジ１
は内部クロック信号の立上りエッジ１となり、この内部
クロック信号の立上りエッジ１でスタート信号のハイレ
ベルが１段目のフリップフロップ回路１２に読込まれそ
の出力として制御信号Ｃ１がハイレベルに立上り、この
立上りエッジで１段目のデータレジスタ１３に内部デー
タ１が取込まれ出力データＲ１が出力される。次に外部
クロック信号の立上りエッジ２は内部クロック信号の立
上りエッジ２となり、この内部クロック信号の立上りエ
ッジ２でスタート信号のロウレベルが１段目のフリップ
フロップ回路１２に読込まれその出力として制御信号Ｃ
１がロウレベルに立下る。１段目のフリップフロップ回
路１２の出力はスタート信号として２段目のフリップフ
ロップ回路１２に転送されて内部クロック信号の立上り
エッジ２で制御信号Ｃ２がハイレベルに立上り、この立
上りエッジで２段目のデータレジスタ１３に内部データ
２が取込まれ出力データＲ２が出力される。以下、同様
にスタート信号が３段目→４段目のフリップフロップ回
路１２，１２に転送されていき、外部クロック信号の立
上りエッジ３，４に対応する内部クロック信号の立上り
エッジ３，４に同期して内部データが３段目及び４段目
のデータレジスタ１３，１３に取込まれ出力データＲ３
及びＲ４が出力される。
る。外部クロック信号を内部クロックバッファ１０に供
給すると内部クロック信号として外部クロック信号に比
べ遅延して各フリップフロップ回路１２，１２，１２，
１２に出力される。外部クロック信号の立上りエッジ１
は内部クロック信号の立上りエッジ１となり、この内部
クロック信号の立上りエッジ１でスタート信号のハイレ
ベルが１段目のフリップフロップ回路１２に読込まれそ
の出力として制御信号Ｃ１がハイレベルに立上り、この
立上りエッジで１段目のデータレジスタ１３に内部デー
タ１が取込まれ出力データＲ１が出力される。次に外部
クロック信号の立上りエッジ２は内部クロック信号の立
上りエッジ２となり、この内部クロック信号の立上りエ
ッジ２でスタート信号のロウレベルが１段目のフリップ
フロップ回路１２に読込まれその出力として制御信号Ｃ
１がロウレベルに立下る。１段目のフリップフロップ回
路１２の出力はスタート信号として２段目のフリップフ
ロップ回路１２に転送されて内部クロック信号の立上り
エッジ２で制御信号Ｃ２がハイレベルに立上り、この立
上りエッジで２段目のデータレジスタ１３に内部データ
２が取込まれ出力データＲ２が出力される。以下、同様
にスタート信号が３段目→４段目のフリップフロップ回
路１２，１２に転送されていき、外部クロック信号の立
上りエッジ３，４に対応する内部クロック信号の立上り
エッジ３，４に同期して内部データが３段目及び４段目
のデータレジスタ１３，１３に取込まれ出力データＲ３
及びＲ４が出力される。
【０００７】次に、従来のダブルエッジ方式のデータ入
力回路は図６に示すように、外部クロック信号を供給す
ることにより内部クロック信号が出力される内部クロッ
クバッファ２０と、外部データを供給することにより内
部データが出力されるデータバッファ２１と、内部クロ
ック信号とスタート信号を供給することにより制御信号
Ｃ１，Ｃ２，…が出力される複数段（説明を簡明にする
ため４段で説明する）のフリップフロップ回路２２，２
２，２２，２２と、内部データを制御信号Ｃ１，Ｃ２，
Ｃ３，Ｃ４で取込まれ出力データＲ１，Ｒ２，Ｒ３，Ｒ
４が出力される複数段（４段）のデータレジスタ２３，
２３，２３，２３とを含んでいる。
力回路は図６に示すように、外部クロック信号を供給す
ることにより内部クロック信号が出力される内部クロッ
クバッファ２０と、外部データを供給することにより内
部データが出力されるデータバッファ２１と、内部クロ
ック信号とスタート信号を供給することにより制御信号
Ｃ１，Ｃ２，…が出力される複数段（説明を簡明にする
ため４段で説明する）のフリップフロップ回路２２，２
２，２２，２２と、内部データを制御信号Ｃ１，Ｃ２，
Ｃ３，Ｃ４で取込まれ出力データＲ１，Ｒ２，Ｒ３，Ｒ
４が出力される複数段（４段）のデータレジスタ２３，
２３，２３，２３とを含んでいる。
【０００８】内部クロックバッファ２０、データバッフ
ァ２１及びデータレジスタ２３は図４に示す内部クロッ
クバッファ１０、データバッファ１１及びデータレジス
タ１３と同一動作をする。フリップフロップ回路２２，
２２，２２，２２は、スタート信号を１段目に供給する
とそのハイレベルが内部クロック信号の立上り及び立下
りで読込まれ１段目→２段目→３段目→４段目に順次転
送され各段から内部データ取込みの制御信号Ｃ１，Ｃ
２，Ｃ３，Ｃ４が順次出力される。
ァ２１及びデータレジスタ２３は図４に示す内部クロッ
クバッファ１０、データバッファ１１及びデータレジス
タ１３と同一動作をする。フリップフロップ回路２２，
２２，２２，２２は、スタート信号を１段目に供給する
とそのハイレベルが内部クロック信号の立上り及び立下
りで読込まれ１段目→２段目→３段目→４段目に順次転
送され各段から内部データ取込みの制御信号Ｃ１，Ｃ
２，Ｃ３，Ｃ４が順次出力される。
【０００９】以下、具体的動作を図７を併用して説明す
る。外部クロック信号を内部クロックバッファ２０に供
給すると内部クロック信号として外部クロック信号に比
べ遅延して各フリップフロップ回路２２，２２，２２，
２２に出力される。外部クロック信号の立上りエッジ１
は内部クロック信号の立上りエッジ１となり、この内部
クロック信号の立上りエッジ１でスタート信号のハイレ
ベルが１段目のフリップフロップ回路２２に読込まれそ
の出力として制御信号Ｃ１がハイレベルに立上り、この
立上りエッジで１段目のデータレジスタ２３に内部デー
タ１が取込まれ出力データＲ１が出力される。次に外部
クロック信号の立下りエッジ２は内部クロック信号ＣＫ
の立下りエッジ２となり、この内部クロック信号の立下
りエッジ２でスタート信号のロウレベルが１段目のフリ
ップフロップ回路２２に読込まれその出力として制御信
号Ｃ１がロウレベルに立下る。１段目のフリップフロッ
プ回路１２の出力はスタート信号として２段目のフリッ
プフロップ回路２２に転送されて内部クロック信号の立
下りエッジ２で制御信号Ｃ２がハイレベルに立上り、こ
の立下りエッジで２段目のデータレジスタ２３に内部デ
ータ２が取込まれ出力データＲ２が出力される。以下、
同様にスタート信号が３段目→４段目のフリップフロッ
プ回路２２，２２に転送されていき、外部クロック信号
の立上り及び立下りエッジ３，４に対応する内部クロッ
ク信号の立上り及び立下りエッジ３，４に同期して内部
データが３段目及び４段目のデータレジスタ２３，２３
に取込まれ出力データＲ３及びＲ４が出力される。
る。外部クロック信号を内部クロックバッファ２０に供
給すると内部クロック信号として外部クロック信号に比
べ遅延して各フリップフロップ回路２２，２２，２２，
２２に出力される。外部クロック信号の立上りエッジ１
は内部クロック信号の立上りエッジ１となり、この内部
クロック信号の立上りエッジ１でスタート信号のハイレ
ベルが１段目のフリップフロップ回路２２に読込まれそ
の出力として制御信号Ｃ１がハイレベルに立上り、この
立上りエッジで１段目のデータレジスタ２３に内部デー
タ１が取込まれ出力データＲ１が出力される。次に外部
クロック信号の立下りエッジ２は内部クロック信号ＣＫ
の立下りエッジ２となり、この内部クロック信号の立下
りエッジ２でスタート信号のロウレベルが１段目のフリ
ップフロップ回路２２に読込まれその出力として制御信
号Ｃ１がロウレベルに立下る。１段目のフリップフロッ
プ回路１２の出力はスタート信号として２段目のフリッ
プフロップ回路２２に転送されて内部クロック信号の立
下りエッジ２で制御信号Ｃ２がハイレベルに立上り、こ
の立下りエッジで２段目のデータレジスタ２３に内部デ
ータ２が取込まれ出力データＲ２が出力される。以下、
同様にスタート信号が３段目→４段目のフリップフロッ
プ回路２２，２２に転送されていき、外部クロック信号
の立上り及び立下りエッジ３，４に対応する内部クロッ
ク信号の立上り及び立下りエッジ３，４に同期して内部
データが３段目及び４段目のデータレジスタ２３，２３
に取込まれ出力データＲ３及びＲ４が出力される。
【００１０】
【発明が解決しようとする課題】ところで、従来は表示
パネルの種類に応じて図４に示すようなシングルエッジ
方式のデータ入力回路を有する駆動装置又は図６に示す
ようなダブルエッジ方式のデータ入力回路を有する駆動
装置をそれぞれ選択して別のICチップとして使い分けし
ていた。しかし、特に表示パネルのうちでも液晶表示パ
ネルは多品種化が進み、それらに対応するＬＣＤドライ
バの設計時間の短縮を図るため汎用性のあるＬＣＤドラ
イバが要求され、１チップ内でシングルエッジ方式とダ
ブルエッジ方式を切換え可能なデータ入力回路を有する
ＬＣＤドライバが要求されている。
パネルの種類に応じて図４に示すようなシングルエッジ
方式のデータ入力回路を有する駆動装置又は図６に示す
ようなダブルエッジ方式のデータ入力回路を有する駆動
装置をそれぞれ選択して別のICチップとして使い分けし
ていた。しかし、特に表示パネルのうちでも液晶表示パ
ネルは多品種化が進み、それらに対応するＬＣＤドライ
バの設計時間の短縮を図るため汎用性のあるＬＣＤドラ
イバが要求され、１チップ内でシングルエッジ方式とダ
ブルエッジ方式を切換え可能なデータ入力回路を有する
ＬＣＤドライバが要求されている。
【００１１】ところが、図４及び図６に示す従来のデー
タ入力回路において、外部クロック信号に同期した外部
データ信号が、その同期を維持した状態で取込まれるに
は、外部クロック信号が内部クロック信号になり、外部
データが内部データになっても同じ同期状態を維持して
いる必要があり、内部クロックバッファの遅延時間とデ
ータバッファ回路の遅延時間を同一にしなければならな
いため、タイミング設計が難しいという問題がある。従
って、これらの従来の入力回路を用いて１チップ内でシ
ングルエッジ方式とダブルエッジ方式を切換え可能なデ
ータ入力回路を設計する場合もタイミング設計が難しい
という問題がある。
タ入力回路において、外部クロック信号に同期した外部
データ信号が、その同期を維持した状態で取込まれるに
は、外部クロック信号が内部クロック信号になり、外部
データが内部データになっても同じ同期状態を維持して
いる必要があり、内部クロックバッファの遅延時間とデ
ータバッファ回路の遅延時間を同一にしなければならな
いため、タイミング設計が難しいという問題がある。従
って、これらの従来の入力回路を用いて１チップ内でシ
ングルエッジ方式とダブルエッジ方式を切換え可能なデ
ータ入力回路を設計する場合もタイミング設計が難しい
という問題がある。
【００１２】また、図４及び図６に示す従来のデータ入
力回路を比較すると、シングルエッジ方式はダブルエッ
ジ方式と同一速度で外部データを取込もうとすると外部
クロック信号だけでなく内部クロック信号の周波数も２
倍にする必要があり、その結果消費電力が大きくなり、
クロック周波数も高くなるため不要輻射によるＥＭＩ
（電磁妨害）に対しても不利である。本発明は上記問題
点に鑑みてなされたものであり、外部クロック信号が２
相の内部クロック信号に分かれ、ダブルエッジ方式のデ
ータ取込み動作をさせる際には、それらの２相の内部ク
ロック信号により外部データが内部データとして奇数番
目と偶数番目の二つに分かれて取込まれ、これらの二つ
の内部データが２相の内部クロック信号の立上りエッジ
で取込まれ、シングルエッジ方式のデータ取込み動作を
させる際には、２相の内部クロック信号がそれぞれ２分
周されこれらの２分周された内部クロック信号により外
部データが内部データとして奇数番目と偶数番目の二つ
に分かれて取込まれ、これらの二つの内部データが２分
周された内部クロック信号の立上りエッジで取込まれる
ことにより、シングルエッジ方式とダブルエッジ方式の
切換えが１チップ内で可能で、データ入力回路の設計に
際してはタイミング設計が簡単で、更に、シングルエッ
ジ方式のデータ取込み動作において、ダブルエッジ方式
と同一速度の外部データを取込む場合、内部クロック周
波数を従来のダブルエッジ方式より高くする必要がない
低消費電力化及びＥＭＩの低減が可能なデータ入力回路
を提供することを目的とする。
力回路を比較すると、シングルエッジ方式はダブルエッ
ジ方式と同一速度で外部データを取込もうとすると外部
クロック信号だけでなく内部クロック信号の周波数も２
倍にする必要があり、その結果消費電力が大きくなり、
クロック周波数も高くなるため不要輻射によるＥＭＩ
（電磁妨害）に対しても不利である。本発明は上記問題
点に鑑みてなされたものであり、外部クロック信号が２
相の内部クロック信号に分かれ、ダブルエッジ方式のデ
ータ取込み動作をさせる際には、それらの２相の内部ク
ロック信号により外部データが内部データとして奇数番
目と偶数番目の二つに分かれて取込まれ、これらの二つ
の内部データが２相の内部クロック信号の立上りエッジ
で取込まれ、シングルエッジ方式のデータ取込み動作を
させる際には、２相の内部クロック信号がそれぞれ２分
周されこれらの２分周された内部クロック信号により外
部データが内部データとして奇数番目と偶数番目の二つ
に分かれて取込まれ、これらの二つの内部データが２分
周された内部クロック信号の立上りエッジで取込まれる
ことにより、シングルエッジ方式とダブルエッジ方式の
切換えが１チップ内で可能で、データ入力回路の設計に
際してはタイミング設計が簡単で、更に、シングルエッ
ジ方式のデータ取込み動作において、ダブルエッジ方式
と同一速度の外部データを取込む場合、内部クロック周
波数を従来のダブルエッジ方式より高くする必要がない
低消費電力化及びＥＭＩの低減が可能なデータ入力回路
を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係わるデータ入
力回路は外部クロック信号の供給により相反する２相の
第１内部クロック信号が出力される内部クロックバッフ
ァと、各第１内部クロック信号が供給され各第１内部ク
ロック信号に同一波形又は２分周された第２内部クロッ
ク信号が切換信号により選択出力される２分周回路と、
各第２内部クロック信号が供給され各第２内部クロック
信号の立上りエッジに同期した制御信号が出力される複
数段のフリップフロップ回路と、各第２内部クロック信
号が供給され各第２内部クロック信号の立上りエッジで
外部データが取込まれ内部データとして２出力されるデ
ータバッファと、各段が各フリップフロップ回路に対応
して設けられ制御信号の立上りエッジに同期して各内部
データが取込まれる複数段のデータレジスタとを含む。
上記構成のデータ入力回路は具体的には、データバッフ
ァは第２内部クロック信号のうち一方の信号の立上りエ
ッジで外部データの奇数番目が取込まれ内部データの奇
数番目として出力されると共に、第２内部クロック信号
のうち他方の信号の立上りエッジで外部データの偶数番
目が取込まれ内部データの偶数番目として出力され、各
フリップフロップは一方の第２内部クロック信号が偶数
段に供給されると共に、他方の第２内部クロック信号が
奇数段に供給され、各データレジスタは内部データの奇
数番目が奇数段に供給されると共に、内部データの偶数
番目が偶数段に供給される。また、上記構成のデータ入
力回路は 切換信号がロウレベルのとき２分周回路から
は各第１内部クロック信号が分周されずにそのまま出力
され、外部データが外部クロック信号の立上りエッジ及
び立下りエッジで取込まれるダブルエッジ方式として動
作し、ハイレベルのとき２分周回路からは各第１内部ク
ロック信号が２分周されて出力され、外部データが外部
クロック信号の立上りエッジのみで取込まれるシングル
エッジ方式として動作する。本発明の駆動装置は平面表
示装置に用いられ上記構成のデータ入力回路を有する。
上記構成の駆動装置は特に液晶表示装置用として好適で
ある。
力回路は外部クロック信号の供給により相反する２相の
第１内部クロック信号が出力される内部クロックバッフ
ァと、各第１内部クロック信号が供給され各第１内部ク
ロック信号に同一波形又は２分周された第２内部クロッ
ク信号が切換信号により選択出力される２分周回路と、
各第２内部クロック信号が供給され各第２内部クロック
信号の立上りエッジに同期した制御信号が出力される複
数段のフリップフロップ回路と、各第２内部クロック信
号が供給され各第２内部クロック信号の立上りエッジで
外部データが取込まれ内部データとして２出力されるデ
ータバッファと、各段が各フリップフロップ回路に対応
して設けられ制御信号の立上りエッジに同期して各内部
データが取込まれる複数段のデータレジスタとを含む。
上記構成のデータ入力回路は具体的には、データバッフ
ァは第２内部クロック信号のうち一方の信号の立上りエ
ッジで外部データの奇数番目が取込まれ内部データの奇
数番目として出力されると共に、第２内部クロック信号
のうち他方の信号の立上りエッジで外部データの偶数番
目が取込まれ内部データの偶数番目として出力され、各
フリップフロップは一方の第２内部クロック信号が偶数
段に供給されると共に、他方の第２内部クロック信号が
奇数段に供給され、各データレジスタは内部データの奇
数番目が奇数段に供給されると共に、内部データの偶数
番目が偶数段に供給される。また、上記構成のデータ入
力回路は 切換信号がロウレベルのとき２分周回路から
は各第１内部クロック信号が分周されずにそのまま出力
され、外部データが外部クロック信号の立上りエッジ及
び立下りエッジで取込まれるダブルエッジ方式として動
作し、ハイレベルのとき２分周回路からは各第１内部ク
ロック信号が２分周されて出力され、外部データが外部
クロック信号の立上りエッジのみで取込まれるシングル
エッジ方式として動作する。本発明の駆動装置は平面表
示装置に用いられ上記構成のデータ入力回路を有する。
上記構成の駆動装置は特に液晶表示装置用として好適で
ある。
【００１４】
【発明の実施の形態】以下に、本発明に基づき一実施例
のデータ入力回路を図１乃至図３を参照して説明する。
図１に示すように、外部クロック信号を供給することに
より第１内部クロック信号として内部クロック信号ＣＫ
１，ＣＧ１が出力される内部クロックバッファ３０と、
内部クロック信号ＣＫ１，ＣＧ１と切換信号を供給する
ことにより内部クロック信号ＣＫ１，ＣＧ１が分周され
ずに同一波形で又は２分周されて第２内部クロック信号
として内部クロック信号ＣＫ２，ＣＧ２が選択出力され
る２分周回路３４と、内部クロック信号ＣＫ２，ＣＧ２
と外部データとを供給することによりａ出力及びb出力
から内部データが２出力されるデータバッファ３１と、
内部クロック信号ＣＫ２，ＣＧ２とスタート信号ＳＴ
１，ＳＴ２を供給することにより制御信号Ｃ１，Ｃ２，
…が出力される複数段（説明を簡明にするため４段で説
明する）のフリップフロップ回路３２，３２，３２，３
２と、内部データが制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４で
取込まれ出力データＲ１，Ｒ２，Ｒ３，Ｒ４が出力され
る複数段（４段）のデータレジスタ３３，３３，３３，
３３とを含んでいる。
のデータ入力回路を図１乃至図３を参照して説明する。
図１に示すように、外部クロック信号を供給することに
より第１内部クロック信号として内部クロック信号ＣＫ
１，ＣＧ１が出力される内部クロックバッファ３０と、
内部クロック信号ＣＫ１，ＣＧ１と切換信号を供給する
ことにより内部クロック信号ＣＫ１，ＣＧ１が分周され
ずに同一波形で又は２分周されて第２内部クロック信号
として内部クロック信号ＣＫ２，ＣＧ２が選択出力され
る２分周回路３４と、内部クロック信号ＣＫ２，ＣＧ２
と外部データとを供給することによりａ出力及びb出力
から内部データが２出力されるデータバッファ３１と、
内部クロック信号ＣＫ２，ＣＧ２とスタート信号ＳＴ
１，ＳＴ２を供給することにより制御信号Ｃ１，Ｃ２，
…が出力される複数段（説明を簡明にするため４段で説
明する）のフリップフロップ回路３２，３２，３２，３
２と、内部データが制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４で
取込まれ出力データＲ１，Ｒ２，Ｒ３，Ｒ４が出力され
る複数段（４段）のデータレジスタ３３，３３，３３，
３３とを含んでいる。
【００１５】内部クロックバッファ３０は、外部クロッ
ク信号を供給すると波形整形された相反する２相の内部
クロック信号ＣＫ１、ＣＧ１が出力される。内部クロッ
ク信号ＣＫ１，ＣＧ１は外部クロック信号に比べ遅延す
る。２分周回路３４は、内部クロックＣＫ１，ＣＧ１を
供給すると、切換信号がロウレベルのとき分周されずに
同一波形で内部クロック信号ＣＫ２，ＣＧ２として出力
され、ハイレベルのとき２分周されて内部クロック信号
ＣＫ２，ＣＧ２として出力される。データバッファ３１
は、内部クロック信号ＣＫ２，ＣＧ２と外部データを供
給すると、外部データの奇数番目が内部クロック信号Ｃ
Ｋ２の立上りエッジで取込まれa出力から内部データの
奇数番目として出力されると共にクロック信号ＣＧ２の
立上りエッジで外部データの偶数番目が取込まれb出力
から内部データの偶数番目として出力される。
ク信号を供給すると波形整形された相反する２相の内部
クロック信号ＣＫ１、ＣＧ１が出力される。内部クロッ
ク信号ＣＫ１，ＣＧ１は外部クロック信号に比べ遅延す
る。２分周回路３４は、内部クロックＣＫ１，ＣＧ１を
供給すると、切換信号がロウレベルのとき分周されずに
同一波形で内部クロック信号ＣＫ２，ＣＧ２として出力
され、ハイレベルのとき２分周されて内部クロック信号
ＣＫ２，ＣＧ２として出力される。データバッファ３１
は、内部クロック信号ＣＫ２，ＣＧ２と外部データを供
給すると、外部データの奇数番目が内部クロック信号Ｃ
Ｋ２の立上りエッジで取込まれa出力から内部データの
奇数番目として出力されると共にクロック信号ＣＧ２の
立上りエッジで外部データの偶数番目が取込まれb出力
から内部データの偶数番目として出力される。
【００１６】フリップフロップ回路３２，３２，３２，
３２は、奇数段である１段目及び３段目に内部クロック
信号ＣＧ２を、偶数段である２段目及び４段目に内部ク
ロック信号ＣＫ２を供給し、スタート信号ＳＴ１を１段
目に、スタート信号ＳＴ２を２段目に供給するとスター
ト信号ＳＴ１のハイレベルが内部クロック信号ＣＧ２の
立上りエッジで読込まれ、スタート信号ＳＴ２のハイレ
ベルが内部クロック信号ＣＫ２の立上りエッジで読込ま
れ１段目→３段目及び２段目→４段目にそれぞれ転送さ
れ各段から内部データ取込みの制御信号Ｃ１，Ｃ２，Ｃ
３，Ｃ４が順次出力される。データレジスタ３３，３
３，３３，３３は、奇数段である１段目及び３段目にａ
出力から内部データの奇数番目を、偶数段である２段目
及び４段目にｂ出力から内部データの偶数番目を供給
し、各フリップフロップ回路３２，３２，３２，３２か
らの制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４の立上りエッジで
内部データが順次取込み記憶されると共に、データ出力
Ｒ１，Ｒ２，Ｒ３，Ｒ４が出力される。
３２は、奇数段である１段目及び３段目に内部クロック
信号ＣＧ２を、偶数段である２段目及び４段目に内部ク
ロック信号ＣＫ２を供給し、スタート信号ＳＴ１を１段
目に、スタート信号ＳＴ２を２段目に供給するとスター
ト信号ＳＴ１のハイレベルが内部クロック信号ＣＧ２の
立上りエッジで読込まれ、スタート信号ＳＴ２のハイレ
ベルが内部クロック信号ＣＫ２の立上りエッジで読込ま
れ１段目→３段目及び２段目→４段目にそれぞれ転送さ
れ各段から内部データ取込みの制御信号Ｃ１，Ｃ２，Ｃ
３，Ｃ４が順次出力される。データレジスタ３３，３
３，３３，３３は、奇数段である１段目及び３段目にａ
出力から内部データの奇数番目を、偶数段である２段目
及び４段目にｂ出力から内部データの偶数番目を供給
し、各フリップフロップ回路３２，３２，３２，３２か
らの制御信号Ｃ１，Ｃ２，Ｃ３，Ｃ４の立上りエッジで
内部データが順次取込み記憶されると共に、データ出力
Ｒ１，Ｒ２，Ｒ３，Ｒ４が出力される。
【００１７】このデータ入力回路の動作を図２及び図３
を併用して説明する。図７に示す外部クロック信号と同
一周波数の外部クロック信号を内部クロックバッファ３
０に供給すると内部クロックバッファ３０から第１内部
クロック信号として外部クロック信号に遅延して同一波
形の内部クロック信号ＣＫ１と反転波形の内部クロック
信号ＣＧ１が生成出力され、２分周回路３４に供給され
る。２分周回路３４に内部クロック信号ＣＫ１，ＣＧ１
が供給されると、切換信号の供給に応じて２分周回路３
４から第２内部クロック信号として内部クロック信号Ｃ
Ｋ２，ＣＧ２が出力され、データバッファ３１と各フリ
ップフロップ回路３２，３２，３２，３２に供給され
る。
を併用して説明する。図７に示す外部クロック信号と同
一周波数の外部クロック信号を内部クロックバッファ３
０に供給すると内部クロックバッファ３０から第１内部
クロック信号として外部クロック信号に遅延して同一波
形の内部クロック信号ＣＫ１と反転波形の内部クロック
信号ＣＧ１が生成出力され、２分周回路３４に供給され
る。２分周回路３４に内部クロック信号ＣＫ１，ＣＧ１
が供給されると、切換信号の供給に応じて２分周回路３
４から第２内部クロック信号として内部クロック信号Ｃ
Ｋ２，ＣＧ２が出力され、データバッファ３１と各フリ
ップフロップ回路３２，３２，３２，３２に供給され
る。
【００１８】このデータ入力回路をダブルエッジ方式で
図２に示すように動作させる場合、切換信号はロウレベ
ルで供給し、このとき内部クロック信号ＣＫ２，ＣＧ２
は内部信号ＣＫ１，ＣＧ１が分周されずに同一波形で２
分周回路３４からデータバッファ３１及び各フリップフ
ロップ回路３２，３２，３２，３２に供給される。各フ
リップフロップ回路３２，３２，３２，３２には内部ク
ロック信号ＣＫ２が第２段目及び第４段目に供給され、
内部クロック信号ＣＧ２が第１段目及び第３段目に供給
される。データバッファ３１に図７に示す外部データと
同一速度で外部データ１，２，３，４を供給すると、内
部クロック信号ＣＫ２の立上りエッジ１，３で外部デー
タ１，３が取込まれa出力から１段目及び３段目のデー
タレジスタ３３，３３に内部データ１，３として出力さ
れ、内部クロック信号ＣＧ２の立上りエッジ２，４で外
部データ２，４が取込まれｂ出力から２段目及び４段目
のデータレジスタ３３に内部データ２，４として出力さ
れる。
図２に示すように動作させる場合、切換信号はロウレベ
ルで供給し、このとき内部クロック信号ＣＫ２，ＣＧ２
は内部信号ＣＫ１，ＣＧ１が分周されずに同一波形で２
分周回路３４からデータバッファ３１及び各フリップフ
ロップ回路３２，３２，３２，３２に供給される。各フ
リップフロップ回路３２，３２，３２，３２には内部ク
ロック信号ＣＫ２が第２段目及び第４段目に供給され、
内部クロック信号ＣＧ２が第１段目及び第３段目に供給
される。データバッファ３１に図７に示す外部データと
同一速度で外部データ１，２，３，４を供給すると、内
部クロック信号ＣＫ２の立上りエッジ１，３で外部デー
タ１，３が取込まれa出力から１段目及び３段目のデー
タレジスタ３３，３３に内部データ１，３として出力さ
れ、内部クロック信号ＣＧ２の立上りエッジ２，４で外
部データ２，４が取込まれｂ出力から２段目及び４段目
のデータレジスタ３３に内部データ２，４として出力さ
れる。
【００１９】内部クロック信号ＣＫ２，ＣＧ２がフリッ
プフロップ回路３２，３２，３２，３２に供給される
と、内部クロック信号ＣＧ２の立上りエッジ２でスター
ト信号ＳＴ１のハイレベルが１段目のフリップフロップ
回路３２に読込まれその出力として制御信号Ｃ１がハイ
レベルに立上り、この立上りエッジで１段目のデータレ
ジスタ３３に内部データ１が取込まれ出力データＲ１が
出力される。同様に、内部クロック信号ＣＫ２の立上り
エッジ３でスタート信号ＳＴ２のハイレベルが２段目の
フリップフロップ回路３２に読込まれその出力として制
御信号Ｃ２がハイレベルに立上り、この立上りエッジで
２段目のデータレジスタ３３に内部データ２が取込まれ
出力データＲ２が出力される。
プフロップ回路３２，３２，３２，３２に供給される
と、内部クロック信号ＣＧ２の立上りエッジ２でスター
ト信号ＳＴ１のハイレベルが１段目のフリップフロップ
回路３２に読込まれその出力として制御信号Ｃ１がハイ
レベルに立上り、この立上りエッジで１段目のデータレ
ジスタ３３に内部データ１が取込まれ出力データＲ１が
出力される。同様に、内部クロック信号ＣＫ２の立上り
エッジ３でスタート信号ＳＴ２のハイレベルが２段目の
フリップフロップ回路３２に読込まれその出力として制
御信号Ｃ２がハイレベルに立上り、この立上りエッジで
２段目のデータレジスタ３３に内部データ２が取込まれ
出力データＲ２が出力される。
【００２０】次に内部クロック信号ＣＧ２の立上りエッ
ジ４でスタート信号ＳＴ１のロウレベルが１段目のフリ
ップフロップ回路３２に読込まれその出力として制御信
号Ｃ１がロウレベルに立下る。１段目のフリップフロッ
プ回路３２の出力はスタート信号ＳＴ１として３段目の
フリップフロップ回路３２に転送されて内部クロック信
号ＣＧ２の立上りエッジ４で制御信号Ｃ３がハイレベル
に立上り、この立上りエッジで３段目のデータレジスタ
３３に内部データ３が取込まれ出力データＲ３が出力さ
れる。同様に内部クロック信号ＣＫ２の立上りエッジ５
でスタート信号ＳＴ２のロウレベルが２段目のフリップ
フロップ回路３２に読込まれその出力として制御信号Ｃ
２がロウレベルに立下る。２段目のフリップフロップ回
路３２の出力はスタート信号ＳＴ２として４段目のフリ
ップフロップ回路３２に転送されて内部クロック信号Ｃ
Ｋ２の立上りエッジ５で制御信号Ｃ４がハイレベルに立
上り、この立上りエッジで４段目のデータレジスタ３３
に内部データ４が取込まれ出力データＲ４が出力され
る。
ジ４でスタート信号ＳＴ１のロウレベルが１段目のフリ
ップフロップ回路３２に読込まれその出力として制御信
号Ｃ１がロウレベルに立下る。１段目のフリップフロッ
プ回路３２の出力はスタート信号ＳＴ１として３段目の
フリップフロップ回路３２に転送されて内部クロック信
号ＣＧ２の立上りエッジ４で制御信号Ｃ３がハイレベル
に立上り、この立上りエッジで３段目のデータレジスタ
３３に内部データ３が取込まれ出力データＲ３が出力さ
れる。同様に内部クロック信号ＣＫ２の立上りエッジ５
でスタート信号ＳＴ２のロウレベルが２段目のフリップ
フロップ回路３２に読込まれその出力として制御信号Ｃ
２がロウレベルに立下る。２段目のフリップフロップ回
路３２の出力はスタート信号ＳＴ２として４段目のフリ
ップフロップ回路３２に転送されて内部クロック信号Ｃ
Ｋ２の立上りエッジ５で制御信号Ｃ４がハイレベルに立
上り、この立上りエッジで４段目のデータレジスタ３３
に内部データ４が取込まれ出力データＲ４が出力され
る。
【００２１】以上のように、外部クロック信号が内部バ
ッファ３０と２分周回路３４を介してこれと同一周波数
の相反する２相の内部クロック信号ＣＫ２，ＣＧ２に分
かれ、この２相の内部クロック信号ＣＫ２，ＣＧ２によ
り、外部データがデータバッファ３１を介して内部デー
タとして奇数番目と偶数番目に分かれると共にフリップ
フロップ回路３２，３２，３２，３２を介して制御信号
Ｃ１，Ｃ２，Ｃ３，Ｃ４が出力され、これらの制御信号
Ｃ１，Ｃ２，Ｃ３，Ｃ４により奇数段のデータレジスタ
３３，３３に内部データの奇数番目が取込まれると共に
偶数段目のデータレジスタ３３，３３に内部データの偶
数番目が取込まれようにしたので、外部クロック信号の
立上りエッジ及び立下りエッジで外部データが取込まれ
ることになり、ダブルエッジ方式の動作機能を有するこ
とになる。このダブルエッジ方式の動作の場合、図６に
示す従来のダブルエッジ方式よりも内部データの転送速
度が半分であるためタイミング設計が容易となる。
ッファ３０と２分周回路３４を介してこれと同一周波数
の相反する２相の内部クロック信号ＣＫ２，ＣＧ２に分
かれ、この２相の内部クロック信号ＣＫ２，ＣＧ２によ
り、外部データがデータバッファ３１を介して内部デー
タとして奇数番目と偶数番目に分かれると共にフリップ
フロップ回路３２，３２，３２，３２を介して制御信号
Ｃ１，Ｃ２，Ｃ３，Ｃ４が出力され、これらの制御信号
Ｃ１，Ｃ２，Ｃ３，Ｃ４により奇数段のデータレジスタ
３３，３３に内部データの奇数番目が取込まれると共に
偶数段目のデータレジスタ３３，３３に内部データの偶
数番目が取込まれようにしたので、外部クロック信号の
立上りエッジ及び立下りエッジで外部データが取込まれ
ることになり、ダブルエッジ方式の動作機能を有するこ
とになる。このダブルエッジ方式の動作の場合、図６に
示す従来のダブルエッジ方式よりも内部データの転送速
度が半分であるためタイミング設計が容易となる。
【００２２】次に、このデータ入力回路をシングルエッ
ジ方式で図３に示すように動作させる場合、切換信号は
ハイレベルで供給し、このとき内部クロック信号ＣＫ
２，ＣＧ２は内部信号ＣＫ１，ＣＧ１が２分周された波
形のものが２分周回路３４からデータバッファ３１及び
各フリップフロップ回路３２，３２，３２，３２に供給
される。以下、内部信号ＣＫ１，ＣＧ１が２分周された
内部クロック信号ＣＫ２，ＣＧ２により図２に示すダブ
ルエッジ方式の動作と同様にデータレジスタ３３，３
３，３３，３３に内部データが取込まれる。
ジ方式で図３に示すように動作させる場合、切換信号は
ハイレベルで供給し、このとき内部クロック信号ＣＫ
２，ＣＧ２は内部信号ＣＫ１，ＣＧ１が２分周された波
形のものが２分周回路３４からデータバッファ３１及び
各フリップフロップ回路３２，３２，３２，３２に供給
される。以下、内部信号ＣＫ１，ＣＧ１が２分周された
内部クロック信号ＣＫ２，ＣＧ２により図２に示すダブ
ルエッジ方式の動作と同様にデータレジスタ３３，３
３，３３，３３に内部データが取込まれる。
【００２３】以上のように、外部クロック信号が内部バ
ッファ３０と２分周回路３４を介して２分周された相反
する２相の内部クロック信号ＣＫ２，ＣＧ２に分かれ、
この２相の内部クロック信号ＣＫ２，ＣＧ２により、外
部データがデータバッファ３１を介して内部データとし
て奇数番目と偶数番目に分かれると共にフリップフロッ
プ回路３２，３２，３２，３２を介して制御信号Ｃ１，
Ｃ２，Ｃ３，Ｃ４が出力され、これらの制御信号Ｃ１，
Ｃ２，Ｃ３，Ｃ４により奇数段のデータレジスタ３３，
３３に内部データの奇数番目が取込まれると共に偶数段
目のデータレジスタ３３，３３に内部データの偶数番目
が取込まれようにしたので、外部クロック信号の立上り
エッジで外部データが取込まれることになり、シングル
エッジ方式の動作機能を有することになる。このシング
ルエッジ方式の動作の場合も、図４に示す従来のシング
ルエッジ方式よりも内部データの転送速度が半分である
ためタイミング設計が容易となる。また、この場合、図
４に示すシングルエッジ方式よりも内部クロック信号の
クロック周波数が半分に低くできるため、低消費電力化
及び不要輻射によるＥＭＩ（電磁妨害）の防止が図れ
る。
ッファ３０と２分周回路３４を介して２分周された相反
する２相の内部クロック信号ＣＫ２，ＣＧ２に分かれ、
この２相の内部クロック信号ＣＫ２，ＣＧ２により、外
部データがデータバッファ３１を介して内部データとし
て奇数番目と偶数番目に分かれると共にフリップフロッ
プ回路３２，３２，３２，３２を介して制御信号Ｃ１，
Ｃ２，Ｃ３，Ｃ４が出力され、これらの制御信号Ｃ１，
Ｃ２，Ｃ３，Ｃ４により奇数段のデータレジスタ３３，
３３に内部データの奇数番目が取込まれると共に偶数段
目のデータレジスタ３３，３３に内部データの偶数番目
が取込まれようにしたので、外部クロック信号の立上り
エッジで外部データが取込まれることになり、シングル
エッジ方式の動作機能を有することになる。このシング
ルエッジ方式の動作の場合も、図４に示す従来のシング
ルエッジ方式よりも内部データの転送速度が半分である
ためタイミング設計が容易となる。また、この場合、図
４に示すシングルエッジ方式よりも内部クロック信号の
クロック周波数が半分に低くできるため、低消費電力化
及び不要輻射によるＥＭＩ（電磁妨害）の防止が図れ
る。
【００２４】以上説明したように本発明の実施例のデー
タ入力回路は１チップの半導体集積回路内で簡単な構成
でシングルエッジ方式とダブルエッジ方式の切換えが可
能となり、シングルエッジ方式とダブルエッジ方式の両
方の動作において従来のデータ入力回路と比較して内部
データの転送速度が半分であるため、データ取込みのタ
イミング設計が容易であり、また、シングルエッジ方式
の動作において、従来のシングルエッジ方式のデータ入
力回路より内部クロック信号の周波数が半分に低くでき
るため、低消費電力化及び不要輻射によるＥＭＩ（電磁
妨害）の防止が図れる。
タ入力回路は１チップの半導体集積回路内で簡単な構成
でシングルエッジ方式とダブルエッジ方式の切換えが可
能となり、シングルエッジ方式とダブルエッジ方式の両
方の動作において従来のデータ入力回路と比較して内部
データの転送速度が半分であるため、データ取込みのタ
イミング設計が容易であり、また、シングルエッジ方式
の動作において、従来のシングルエッジ方式のデータ入
力回路より内部クロック信号の周波数が半分に低くでき
るため、低消費電力化及び不要輻射によるＥＭＩ（電磁
妨害）の防止が図れる。
【００２５】本発明のデータ入力回路は、液晶表示パネ
ルやプラズマ表示パネル等の平面表示パネルの駆動装置
のデータ入力回路に適用可能であるが、特に平面表示パ
ネルのうちでも液晶表示パネルは多品種化が進み、それ
らに対応する駆動装置の設計時間の短縮を図るためにも
液晶表示パネルの駆動装置に適用すると効果が大きい。
ルやプラズマ表示パネル等の平面表示パネルの駆動装置
のデータ入力回路に適用可能であるが、特に平面表示パ
ネルのうちでも液晶表示パネルは多品種化が進み、それ
らに対応する駆動装置の設計時間の短縮を図るためにも
液晶表示パネルの駆動装置に適用すると効果が大きい。
【００２６】
【発明の効果】本発明に係わるデータ入力回路によれ
ば、外部クロック信号が２相の内部クロック信号に分か
れ、ダブルエッジ方式のデータ取込み動作をさせる際に
は、それらの２相の内部クロック信号により外部データ
が内部データとして奇数番目と偶数番目の二つに分か
れ、これらの二つの内部データが２相の内部クロック信
号の立上りエッジで取込まれ、シングルエッジ方式のデ
ータ取込み動作をさせる際には、２相の内部クロック信
号が２分周されこれらの２分周された内部クロック信号
により外部データが内部データとして奇数番目と偶数番
目の二つに分かれ、これらの二つの内部データが２分周
された内部クロック信号の立上りエッジで取込まれるこ
とにより、シングルエッジ方式とダブルエッジ方式の切
換えが可能なデータ入力回路が１チップ内で実現でき、
このデータ入力回路を設計する際にはタイミング設計が
簡単となり、更に、シングルエッジ方式のデータ取込み
動作において、従来のシングルエッジ方式の内部クロッ
ク信号の周波数の半分にできるため低消費電力化及びＥ
ＭＩの低減が可能となる。
ば、外部クロック信号が２相の内部クロック信号に分か
れ、ダブルエッジ方式のデータ取込み動作をさせる際に
は、それらの２相の内部クロック信号により外部データ
が内部データとして奇数番目と偶数番目の二つに分か
れ、これらの二つの内部データが２相の内部クロック信
号の立上りエッジで取込まれ、シングルエッジ方式のデ
ータ取込み動作をさせる際には、２相の内部クロック信
号が２分周されこれらの２分周された内部クロック信号
により外部データが内部データとして奇数番目と偶数番
目の二つに分かれ、これらの二つの内部データが２分周
された内部クロック信号の立上りエッジで取込まれるこ
とにより、シングルエッジ方式とダブルエッジ方式の切
換えが可能なデータ入力回路が１チップ内で実現でき、
このデータ入力回路を設計する際にはタイミング設計が
簡単となり、更に、シングルエッジ方式のデータ取込み
動作において、従来のシングルエッジ方式の内部クロッ
ク信号の周波数の半分にできるため低消費電力化及びＥ
ＭＩの低減が可能となる。
【図１】 本発明の一実施例であるデータ入力回路の構
成を示すブロック図。
成を示すブロック図。
【図２】 図１の回路のダブルエッジ方式の動作時のタ
イミングチャート図。
イミングチャート図。
【図３】 図１の回路のシングルエッジ方式の動作時の
タイミングチャート図。
タイミングチャート図。
【図４】 従来のシングルエッジ方式のデータ入力回路
のブロック図。
のブロック図。
【図５】 図４の回路のタイミングチャート図。
【図６】 従来のダブルエッジ方式のデータ入力回路の
ブロック図。
ブロック図。
【図７】 図６の回路のタイミングチャート図。
３０ 内部クロックバッファ ３１ データバッファ ３２ フリップフロップ回路 ３３ データレジスタ
Claims (5)
- 【請求項１】外部クロック信号の供給により相反する２
相の第１内部クロック信号が出力される内部クロックバ
ッファと、前記各第１内部クロック信号が供給され前記
各第１内部クロック信号に同一波形又は２分周された第
２内部クロック信号が切換信号により選択出力される２
分周回路と、前記各第２内部クロック信号が供給され前
記各第２内部クロック信号の立上りエッジに同期した制
御信号が出力される複数段のフリップフロップ回路と、
前記各第２内部クロック信号が供給され前記各第２内部
クロック信号の立上りエッジで外部データが取込まれ内
部データとして２出力されるデータバッファと、各段が
前記各フリップフロップ回路に対応して設けられ前記制
御信号の立上りエッジに同期して前記各内部データが取
込まれる複数段のデータレジスタとを含むデータ入力回
路。 - 【請求項２】前記データバッファは前記第２内部クロッ
ク信号のうち一方の信号の立上りエッジで前記外部デー
タの奇数番目が取込まれ前記内部データの奇数番目とし
て出力されると共に、前記第２内部クロック信号のうち
他方の信号の立上りエッジで前記外部データの偶数番目
が取込まれ前記内部データの偶数番目として出力され、 前記各フリップフロップは前記一方の第２内部クロック
信号が偶数段に供給されると共に、前記他方の第２内部
クロック信号が奇数段に供給され、 前記各データレジスタは前記内部データの奇数番目が奇
数段に供給されると共に、前記内部データの偶数番目が
偶数段に供給される請求項１記載のデータ入力回路。 - 【請求項３】前記切換信号がロウレベルのとき前記２分
周回路からは前記各第１内部クロック信号が分周されず
にそのまま出力され、前記外部データが前記外部クロッ
ク信号の立上りエッジ及び立下りエッジで取込まれるダ
ブルエッジ方式として動作し、ハイレベルのとき前記２
分周回路からは前記各第１内部クロック信号が２分周さ
れて出力され、前記外部データが前記外部クロック信号
の立上りエッジのみで取込まれるシングルエッジ方式と
して動作する請求項１記載のデータ入力回路。 - 【請求項４】請求項１記載のデータ入力回路を有する平
面表示装置の駆動装置。 - 【請求項５】前記平面表示装置が液晶表示装置である請
求項４記載の駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04610798A JP3430504B2 (ja) | 1998-02-27 | 1998-02-27 | データ入力回路及び駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04610798A JP3430504B2 (ja) | 1998-02-27 | 1998-02-27 | データ入力回路及び駆動装置 |
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|---|---|---|---|---|
| KR100428930B1 (ko) * | 2000-06-01 | 2004-04-28 | 샤프 가부시키가이샤 | 신호전송 시스템, 신호전송장치, 표시패널 구동장치, 및표시장치 |
| KR100440839B1 (ko) * | 2001-08-28 | 2004-07-19 | 샤프 가부시키가이샤 | 구동 장치 및 그것을 포함하고 있는 표시 모듈 |
| KR100764048B1 (ko) * | 2001-01-06 | 2007-10-09 | 삼성전자주식회사 | 전자기 장애를 저감한 액정 구동 장치 |
| JP2008015339A (ja) * | 2006-07-07 | 2008-01-24 | Nec Electronics Corp | 表示データ受信回路及び表示パネルドライバ |
| CN100377196C (zh) * | 2003-11-19 | 2008-03-26 | Lg.菲利浦Lcd株式会社 | 液晶显示器的驱动装置和驱动方法 |
| JP2008085518A (ja) * | 2006-09-27 | 2008-04-10 | Sony Corp | 半導体集積回路 |
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1998
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