JP2003345310A - 半導体装置、表示装置および信号伝送システム - Google Patents

半導体装置、表示装置および信号伝送システム

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JP2003345310A JP2002149929A JP2002149929A JP2003345310A JP 2003345310 A JP2003345310 A JP 2003345310A JP 2002149929 A JP2002149929 A JP 2002149929A JP 2002149929 A JP2002149929 A JP 2002149929A JP 2003345310 A JP2003345310 A JP 2003345310A
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Abstract

(57)【要約】 【課題】 カスケード接続された複数のデータドライバ
を有する表示装置において、誤差が累積され信号のデュ
ーティー比が変化することを防止する。 【解決手段】 第１の入力回路１００ａは、外部から供
給された第１の信号を入力する。第２の入力回路１００
ｂは、外部から供給された第２の信号を、第１の入力回
路１００ａから入力された第１の信号に応じて入力す
る。信号処理回路１００ｃは、第２の入力回路１００ｂ
から入力された第２の信号に基づいて信号処理を行う。
第１の出力回路１００ｄは、第１の入力回路１００ａか
ら入力された第１の信号を反転して出力する。第２の出
力回路１００ｅは、第２の入力回路１００ｂから入力さ
れた第２の信号を所定量だけ遅延して出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置、表示装
置および信号伝送システムに関し、特に、カスケード接
続されて信号を処理する半導体装置、表示装置および信
号伝送システムに関する。
【０００２】
【従来の技術】例えば、液晶表示装置（Liquid Crystal
Display：ＬＣＤ）では、トランジスタを含む画素が縦
横に配置され、横方向に延びるゲートバスラインが各画
素のトランジスタのゲートに接続され、縦方向に延びる
データバスラインがトランジスタを介して各画素のコン
デンサに接続される。液晶パネルにデータを表示する際
には、ゲートドライバによりゲートバスラインを１ライ
ンずつ順次駆動して１ライン分のトランジスタを導通状
態にし、導通されたトランジスタを介して、データドラ
イバから各画素に横１ライン分のデータを一斉に書き込
む。
【０００３】従来の一般的な構成では、ＬＣＤデータド
ライバは表示データ信号やクロック信号等を伝播するバ
スに共通に接続される。このような構成では、信号配線
が互いに交差するために、実装時の基板の層数が多くな
ってしまうという問題がある。そこで基板の層数を少な
くするために、ＬＣＤデータドライバをカスケード接続
して、各ＬＣＤデータドライバからの出力を次段のＬＣ
Ｄデータドライバに供給する方式が用いられる。
【０００４】カスケード接続構成は、ＬＣＤデータドラ
イバを直列に接続する形態のため実装時の信号配線が交
差することなく、基板の層数を減らすことができる。こ
れにより基板を低コストで製造することが可能となる。
【０００５】図９は、カスケード接続構成を有する従来
の液晶表示装置の一例を示す図である。この例は、ＬＣ
Ｄパネル１０、制御回路１１、ゲートドライバ１２、デ
ータドライバＩＣ１３および信号線１５によって構成さ
れている。
【０００６】ここで、ＬＣＤパネル１０には、図示せぬ
トランジスタを含む画素が縦横に配置され、ゲートドラ
イバ１２から横方向に延びるゲートバスラインが各画素
のトランジスタゲートに接続され、データドライバＩＣ
１３から縦方向に延びるデータバスラインがトランジス
タを介して各画素のコンデンサに接続される。
【０００７】ＬＣＤパネル１０にデータを表示する際に
は、ゲートドライバ１２によりゲートバスラインを１ラ
インずつ順次駆動して１ライン分のトランジスタを導通
状態にし、導通状態にされたトランジスタを介して、デ
ータドライバＩＣ１３から各画素に横１ライン分のデー
タを一斉に書き込む。
【０００８】制御回路１１は、ゲートドライバ１２とデ
ータドライバＩＣ１３とを制御して、ＬＣＤパネル１０
に対するデータ表示を行うための回路である。この制御
回路１１により出力された信号は、データドライバＩＣ
１３を介して次段のデータドライバＩＣ１３に供給さ
れ、以降順次、各段のデータドライバＩＣ１３から次段
のデータドライバＩＣ１３に信号が供給される。
【０００９】ゲートドライバ１２は、制御回路１１の制
御に応じて、ゲートバスラインを１ラインずつ駆動し、
１ライン分のトランジスタを順次導通状態にする。デー
タドライバＩＣ１３は、カスケード接続されており、制
御回路１１から供給されたデータのうち、表示対象とな
るデータをクロック信号に同期してラッチし、ＬＣＤパ
ネル１０に供給するとともに、次のデータドライバＩＣ
１３に供給する。
【００１０】図１０は、データドライバＩＣ１３の詳細
な構成例を示す図である。この図に示すように、データ
ドライバＩＣ１３は、入力バッファ２０〜２３、カウン
タ２４、クロック制御回路２５、ＤＡＴＡ制御回路２
６、ラッチ回路２７および出力バッファ２８〜３１によ
って構成されている。
【００１１】ここで、入力バッファ２０は、スタート
（ＳＴＡＲＴ）信号が入力される。入力バッファ２１
は、クロック（ＣＬＫ）信号が入力される。入力バッフ
ァ２２は、リセット（ＲＥＳＥＴ）信号が入力される。
入力バッファ２３は、データ（ＤＡＴＡ）信号が入力さ
れる。
【００１２】カウンタ２４は、クロック制御回路２５か
ら出力されるクロック信号をカウントし、所定のカウン
ト値になった場合には、出力バッファ２８に供給してい
るスタート信号をアクティブの状態にする。
【００１３】クロック制御回路２５は、クロック信号、
スタート信号、および、リセット信号に応じてカウンタ
２４、ＤＡＴＡ制御回路２６およびラッチ回路２７を制
御するとともに、出力バッファ２９にクロック信号を供
給する。
【００１４】ＤＡＴＡ制御回路２６は、入力バッファ２
３を介して入力されたデータ信号を、クロック制御回路
２５から供給されるクロック信号に同期してラッチし、
ラッチ回路２７に供給する。
【００１５】ラッチ回路２７は、ＤＡＴＡ制御回路２６
から供給されたデータ信号をラッチしてＬＣＤパネル１
０に供給する。出力バッファ２８は、カウンタ２４から
出力されたスタート信号を次のデータドライバＩＣ１３
に供給する。
【００１６】出力バッファ２９は、クロック制御回路２
５から出力されたクロック信号を次のデータドライバＩ
Ｃ１３に供給する。出力バッファ３０は、入力バッファ
２２から入力されたリセット信号を次のデータドライバ
ＩＣ１３に供給する。
【００１７】出力バッファ３１は、ＤＡＴＡ制御回路２
６から出力されたデータ信号を次のデータドライバＩＣ
１３に供給する。図１１は、ＤＡＴＡ制御回路２６の詳
細な構成例を示す図である。この図に示すように、ＤＡ
ＴＡ制御回路２６は、破線で囲繞されている入力回路４
０と出力回路４４から構成され、データ信号をクロック
信号の立ち上がりエッジと立ち下がりエッジに同期して
ラッチし、ＬＣＤパネル１０に供給するとともに、ラッ
チされたこれらの信号を再度合成して出力する。
【００１８】ここで、入力回路４０は、インバータ４１
およびＤＦＦ（Data Flip Flop）４２，４３によって構
成されており、ＤＦＦ４２は、クロック信号の立ち下が
りエッジに同期して、また、ＤＦＦ４３はクロック信号
の立ち上がりエッジに同期してデータ信号をラッチし、
ラッチ回路２７と出力回路４４にそれぞれ供給する。
【００１９】出力回路４４は、インバータ４５，４６お
よびＮＡＮＤゲート４７〜４９によって構成され、ＤＦ
Ｆ４２，４３によってラッチされたデータ信号をクロッ
ク信号に同期して合成し、出力する。
【００２０】図１２は、カウンタ２４の詳細な構成例を
示す図である。この図に示すように、カウンタ２４は、
ＤＡＴＡ信号の取り込みに必要なＣＬＫ数ｎ＋１個のＤ
ＦＦ５０−１〜５０−ｎ，５１およびインバータ５２か
らなるシフトレジスタにより構成され、次段のＩＣに前
段からのクロック信号と、データ信号を取り込み始める
タイミングを通知する機能をもつ。
【００２１】次に、以上の従来例の動作について説明す
る。制御回路１１に映像信号が入力されると、制御回路
１１は、リセット信号を出力し、データドライバＩＣ１
３に供給する。
【００２２】その結果、各データドライバＩＣ１３は、
この信号を入力バッファ２２を介して読み込み、クロッ
ク制御回路２５およびカウンタ２４をリセットした後、
出力バッファ３０を介して次のデータドライバＩＣ１３
に供給する。その結果、データドライバＩＣ１３は次々
とリセットされることになる。
【００２３】続いて、クロック信号およびデータ信号が
出力されると、データドライバＩＣ１３は、入力バッフ
ァ２１および入力バッファ２３を介してこれらの信号を
読み込み（図１３（Ａ），（Ｂ）参照）、クロック制御
回路２５およびＤＡＴＡ制御回路２６にそれぞれ供給す
る。
【００２４】スタート信号が入力されると、ＤＡＴＡ制
御回路２６のＤＦＦ４３は、クロック信号の立ち上がり
エッジに同期してデータ信号をラッチし、Ａ信号（図１
３（Ｃ）参照）としてラッチ回路２７へ出力する。一
方、ＤＦＦ４２は、クロック信号の立ち下がりエッジに
同期してデータ信号をラッチし、Ｂ信号（図１３（Ｄ）
参照）としてラッチ回路２７へ出力する。
【００２５】ラッチ回路２７は、ＤＡＴＡ制御回路２６
から供給されたデータをラッチし、ＬＣＤパネル１０に
供給する。カウンタ２４は、リセット信号によってリセ
ットされた後、クロック信号をカウントし、クロック信
号の（ｎ−１）＋０．５サイクルが経過した場合には、
出力バッファ２８に供給するスタート信号を“Ｈ”の状
態にする。
【００２６】出力バッファ２９および出力バッファ３１
は、クロック信号およびデータ信号を次のデータドライ
バＩＣ１３に出力する（図１３（Ｅ），（Ｆ）参照）。
以上のようにして、制御回路１１から出力されたデータ
信号はクロック信号に同期してそれぞれのデータドライ
バＩＣ１３に順次ラッチされ、ＬＣＤパネル１０に供給
されることになる。
【００２７】ゲートドライバ１２は、ＬＣＤパネル１０
の所定のゲートバスラインを駆動し、１ライン分のトラ
ンジスタを導通状態にする。その結果、データドライバ
ＩＣ１３から供給されたデータがＬＣＤパネル１０の所
定のライン上に表示されることになる。
【００２８】
【発明が解決しようとする課題】ところで、このように
データドライバＩＣ１３をカスケード接続した場合、あ
るドライバデバイスに信号が入力されると、出力バッフ
ァを介して次段のドライバデバイスにその信号が供給さ
れる。この際、バッファにおける信号立ち上がりの信号
遅延と信号立下りの信号遅延とには製造プロセスに起因
する差があり、入力される信号と出力される信号とでは
デューティー比が若干異なるものとなってしまう。
【００２９】同様の遅延特性を有するデータドライバ１
３をカスケード接続した場合、信号が各データドライバ
ＩＣ１３を通過するたびにデューティー比の誤差が蓄積
され、多段のドライバを通過した後には、無視できない
ほどのデューティー比の誤差が生じる場合がある。例え
ばＳＸＧＡのＬＣＤパネルでは、１０個のデータドライ
バＩＣ１３がカスケード接続されており、累積されるデ
ューティー比の誤差によって、信号が正常な形を保って
伝搬されない可能性がある。
【００３０】図１４は、１０個のデータドライバＩＣ１
３がカスケード接続されている場合において、各データ
ドライバＩＣ１３へのクロック信号の入力波形を示した
図である。この図（Ａ）に示すように、入力時には矩形
波を保っていたクロック信号もデータドライバＩＣ１３
を経由するたびに“Ｈ”の状態が引き延ばされて、
“Ｌ”の状態が短縮されている。
【００３１】このように、クロック信号のデューティー
比が当初の入力波形とは異なったものとなってしまうた
め、データドライバＩＣ１３が正常に動作しない場合が
あるという問題点があった。
【００３２】そこで、本願発明者は、先の出願におい
て、各データドライバＩＣ１３においてクロック信号の
出力を反転させることにより、デューティー比の誤差が
累積されない集積回路を提案している（特願平２００２
−１９５１８）。
【００３３】図１５は、先の出願の発明の詳細を説明す
る図である。この図に示すように、先の出願の集積回路
は、ＬＣＤパネル１０、制御回路１１、ゲートドライバ
１２およびデータドライバＩＣ１６によって構成されて
いる。なお、図９の場合と比較すると、データドライバ
ＩＣ１３がデータドライバＩＣ１６に置換されており、
また、各データドライバＩＣ１６には、奇数番目のＩＣ
にはＧＮＤ信号が、偶数番目のＩＣにはＶＤＤ信号が奇
遇切換信号として入力されている。それ以外の構成は、
図９の場合と同様である。
【００３４】図１６は、図１５に示すデータドライバＩ
Ｃ１６の詳細な構成例を示す図である。この図に示すよ
うに、データドライバＩＣ１６は、入力バッファ６０〜
６２、インバータ６３、信号反転切換回路６４、ＣＬＫ
制御６５、ＤＡＴＡ制御６６、内部回路６７、インバー
タ６８、信号反転切換回路６９、インバータ７０および
出力バッファ７１，７２によって構成されている。
【００３５】次に、以上の発明の動作について簡単に説
明する。入力バッファ６２には、その接続位置に応じて
ＧＮＤ信号またはＶＤＤ信号が入力されているので、信
号反転切換回路６４，６９は、入力される信号の状態に
応じて一方の入力端子を選択する。
【００３６】図１７は、奇数番目に接続されているデー
タドライバＩＣ１６の接続状態を示す図である。この図
に示すように、奇数番目のデータドライバＩＣ１６で
は、奇遇切換信号として、ＧＮＤ信号が入力されている
ので、信号反転切換回路６４は、入力バッファ６０の出
力を選択し、また、信号反転切換回路６９は、インバー
タ６８の出力を選択している。
【００３７】図１８は、偶数番目に接続されているデー
タドライバＩＣ１６の接続状態を示す図である。この図
に示すように、偶数番目のデータドライバＩＣ１６で
は、奇遇切換信号として、ＶＤＤ信号が入力されている
ので、信号反転切換回路６４は、インバータ６３の出力
を選択し、また、信号反転切換回路６９は、ＣＬＫ制御
６５の出力を選択している。
【００３８】従って、奇数番目のデータドライバＩＣ１
６では、入力されたクロック信号は、そのままの状態で
ＣＬＫ制御６５に供給された後、インバータ６８で反転
されて出力される。
【００３９】また、偶数番目のデータドライバＩＣ１６
では、入力されたクロック信号は、インバータ６３によ
り反転された状態でＣＬＫ制御６５に供給された後、そ
のままの状態で出力される。
【００４０】その結果、図１９に示すように、各データ
ドライバＩＣ１６のＣＬＫ制御６５を経由することによ
り、“Ｈ”の部分の割合が増大した信号は反転して出力
されることから、デューティー比の誤差が相殺されるた
め、複数のデータドライバＩＣ１６を経由した場合でも
デューティー比の誤差が蓄積されることを防止すること
が可能になる。
【００４１】しかしながら、このような構成では、各デ
ータドライバＩＣ１６に対してＧＮＤ信号またはＶＤＤ
信号を供給する必要があるため、装置の構成が複雑化し
てしまうという問題点があった。
【００４２】本発明はこのような点に鑑みてなされたも
のであり、装置の構造を複雑化することなく、デューテ
ィー比の誤差の蓄積がない半導体装置、表示装置および
信号伝送システムを提供することを目的とする。
【００４３】
【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示す、外部から供給された第１の
信号を入力する第１の入力回路１００ａと、外部から供
給された第２の信号を、前記第１の入力回路１００ａか
ら入力された前記第１の信号に応じて入力する第２の入
力回路１００ｂと、前記第２の入力回路１００ｂから入
力された前記第２の信号に基づいて信号処理を行う信号
処理回路１００ｃと、前記第１の入力回路１００ａから
入力された前記第１の信号を反転して出力する第１の出
力回路１００ｄと、前記第２の入力回路１００ｂから入
力された前記第２の信号を所定量だけ遅延して出力する
第２の出力回路１００ｅと、を有することを特徴とする
半導体装置が提供される。
【００４４】ここで、第１の入力回路１００ａは、外部
から供給された第１の信号を入力する。第２の入力回路
１００ｂは、外部から供給された第２の信号を、第１の
入力回路１００ａから入力された第１の信号に応じて入
力する。信号処理回路１００ｃは、第２の入力回路１０
０ｂから入力された第２の信号に基づいて信号処理を行
う。第１の出力回路１００ｄは、第１の入力回路１００
ａから入力された第１の信号を反転して出力する。第２
の出力回路１００ｅは、第２の入力回路１００ｂから入
力された第２の信号を所定量だけ遅延して出力する。
【００４５】また、本発明では、上記課題を解決するた
めに、表示パネルと、前記表示パネルのゲートバスライ
ンを駆動するゲートドライバと、前記表示パネルのデー
タバスラインを駆動するカスケード接続された複数のデ
ータドライバとを有する表示装置において、前記データ
ドライバは、前段から供給された第１の信号を入力する
第１の入力回路と、前段から供給された第２の信号を、
前記第１の入力回路から入力された前記第１の信号に応
じて入力する第２の入力回路と、前記第２の入力回路か
ら入力された前記第２の信号に基づいて信号処理を行う
信号処理回路と、前記第１の入力回路から入力された前
記第１の信号を反転して出力する第１の出力回路と、前
記第２の入力回路から入力された前記第２の信号を所定
量だけ遅延して出力する第２の出力回路と、を有するこ
とを特徴とする表示装置が提供される。
【００４６】ここで、表示装置が有するデータドライバ
において、第１の入力回路は、外部から供給された第１
の信号を入力する。第２の入力回路は、外部から供給さ
れた第２の信号を、第１の入力回路から入力された第１
の信号に応じて入力する。信号処理回路は、第２の入力
回路から入力された第２の信号に基づいて信号処理を行
う。第１の出力回路は、第１の入力回路から入力された
第１の信号を反転して出力する。第２の出力回路は、第
２の入力回路から入力された第２の信号を所定量だけ遅
延して出力する。
【００４７】また、本発明では、上記課題を解決するた
めに、カスケード接続された複数の半導体装置を有し、
入力された信号を順次伝送する信号伝送システムにおい
て、前記各半導体装置は、前段から供給された第１の信
号を入力する第１の入力回路と、前段から供給された第
２の信号を、前記第１の入力回路から入力された前記第
１の信号に応じて入力する第２の入力回路と、前記第２
の入力回路から入力された前記第２の信号に基づいて信
号処理を行う信号処理回路と、前記第１の入力回路から
入力された前記第１の信号を反転して出力する第１の出
力回路と、前記第２の入力回路から入力された前記第２
の信号を所定量だけ遅延して出力する第２の出力回路
と、を有することを特徴とする信号伝送システムが提供
される。
【００４８】ここで、信号伝送システムが有する半導体
装置において、第１の入力回路は、外部から供給された
第１の信号を入力する。第２の入力回路は、外部から供
給された第２の信号を、第１の入力回路から入力された
第１の信号に応じて入力する。信号処理回路は、第２の
入力回路から入力された第２の信号に基づいて信号処理
を行う。第１の出力回路は、第１の入力回路から入力さ
れた第１の信号を反転して出力する。第２の出力回路
は、第２の入力回路から入力された第２の信号を所定量
だけ遅延して出力する。
【００４９】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の動作原理を説明
する原理図である。この図に示すように、本発明の半導
体装置１００は、半導体装置９９，１０１とカスケード
接続されており、前段の半導体装置９９から出力された
クロック（ＣＬＫ）信号と、データ（ＤＡＴＡ）信号を
入力し、所定の信号処理を実行した後、後段の半導体装
置１０１に対してクロック信号とデータ信号を出力す
る。
【００５０】ここで、半導体装置１００は、第１の入力
回路１００ａ、第２の入力回路１００ｂ、信号処理回路
１００ｃ、第１の出力回路１００ｄおよび第２の出力回
路１００ｅによって構成されている。
【００５１】ここで、第１の入力回路１００ａは、前段
の半導体装置９９から供給された第１の信号であるクロ
ック信号を入力する。第２の入力回路１００ｂは、前段
の半導体装置９９から供給された第２の信号であるデー
タ信号を、第１の入力回路１００ａから入力された第１
の信号であるクロック信号に応じて入力する。
【００５２】信号処理回路１００ｃは、第２の入力回路
１００ｂから入力された第２の信号であるデータ信号に
基づいて信号処理を行う。第１の出力回路１００ｄは、
第１の入力回路１００ａから入力された第１の信号であ
るクロック信号を反転して後段の半導体装置１０１に出
力する。
【００５３】第２の出力回路１００ｅは、第２の入力回
路１００ｂから入力された第２の信号であるデータ信号
を第１の信号であるクロック信号の半サイクル分だけ遅
延して後段の半導体装置１０１に出力する。
【００５４】次に、以上の原理図の動作について説明す
る。前段の半導体装置９９から出力されたクロック信号
とデータ信号は、半導体装置１００の第１の入力回路１
００ａと第２の入力回路１００ｂにそれぞれ供給され
る。
【００５５】第１の入力回路１００ａは、半導体装置９
９から出力されたクロック信号を入力し、信号処理回路
１００ｃと第２の入力回路１００ｂにそれぞれ供給す
る。第２の入力回路１００ｂは、第１の入力回路１００
ａから供給されたクロック信号に同期してデータ信号を
入力し、信号処理回路１００ｃと第２の出力回路１００
ｅにそれぞれ供給する。
【００５６】信号処理回路１００ｃは、第１の入力回路
１００ａから供給されたクロック信号に同期して、第２
の入力回路１００ｂから供給されたデータ信号を取得し
て所定の処理を実行する。また、クロック信号について
は、第１の出力回路１００ｄに供給する。
【００５７】第１の出力回路１００ｄは、信号処理回路
１００ｃから供給されたクロック信号を反転して出力す
る。その結果、入力されたクロック信号に比べて位相が
１８０度ずれたクロック信号が後段の半導体装置１０１
に供給される。
【００５８】一方、第２の出力回路１００ｅは、第２の
入力回路１００ｂから供給されたデータ信号をクロック
信号の半サイクル分（１８０度）だけ遅延して出力す
る。その結果、入力されたデータ信号に比べて位相がク
ロック信号の半サイクル分の１８０度だけずれたデータ
信号が後段の半導体装置１０１に出力される。
【００５９】ところで、第１の出力回路１００ｄにより
入力されたクロック信号が反転されて出力されるため、
図１９に示す場合と同様に、“Ｈ”の部分の割合が増大
したクロック信号が反転されて“Ｌ”の部分に変換され
て出力されるため、デューティー比の誤差が累積される
ことを防止できる。
【００６０】また、第２の出力回路１００ｅにより、デ
ータ信号をクロック信号の半サイクル分だけ遅延して出
力するようにしたので、反転されたクロック信号（１８
０度だけ位相がずれた信号）と同期を取ることが可能に
なる。従って、図１６に示す先の出願の発明のように信
号反転切換回路６４，６９を設ける必要がなくなり、ま
た、接続順位に応じてＧＮＤ信号またはＶＤＤ信号を入
力する必要がなくなる。
【００６１】その結果、回路の構成を簡易化することが
可能になるとともに、クロック信号のデューティー比に
累積的な誤差が蓄積することを防止できる。次に、本発
明の実施の形態について説明する。
【００６２】図２は、本発明の実施の形態の構成例を示
す図である。この実施の形態は、ＬＣＤパネル１０、制
御回路１１、ゲートドライバ１２、データドライバＩＣ
１７および信号線１５によって構成されている。
【００６３】ここで、ＬＣＤパネル１０には、図示せぬ
トランジスタを含む画素が縦横に配置され、ゲートドラ
イバ１２から横方向に延びるゲートバスラインが各画素
のトランジスタゲートに接続され、データドライバＩＣ
１７から縦方向に延びるデータバスラインがトランジス
タを介して各画素のコンデンサに接続される。
【００６４】ＬＣＤパネル１０にデータを表示する際に
は、ゲートドライバ１２によりゲートバスラインを１ラ
インずつ順次駆動して１ライン分のトランジスタを導通
状態にし、導通されたトランジスタを介して、データド
ライバＩＣ１７から各画素に横１ライン分のデータを一
斉に書き込む。
【００６５】制御回路１１は、ゲートドライバ１２とデ
ータドライバＩＣ１７とを制御して、ＬＣＤパネル１０
に対するデータ表示を行うための回路である。この制御
回路１１から出力された信号は、データドライバＩＣ１
７を介して次段のデータドライバＩＣ１７に供給され、
以降順次、各段のデータドライバＩＣ１７から次段のデ
ータドライバＩＣ１７に信号が供給される。
【００６６】ゲートドライバ１２は、制御回路１１の制
御に応じて、ゲートバスラインを１ラインずつ駆動し、
１ライン分のトランジスタを順次導通状態にする。デー
タドライバＩＣ１７は、カスケード接続されており、制
御回路１１から供給されたデータのうち、表示対象とな
るデータをクロック信号に同期してラッチし、ＬＣＤパ
ネル１０に供給するとともに、次のデータドライバＩＣ
１７に供給する。
【００６７】図３は、データドライバＩＣ１７の詳細な
構成例を示す図である。この図に示すように、データド
ライバＩＣ１７は、入力バッファ１２０〜１２３、カウ
ンタ１２４、クロック制御回路１２５、ＤＡＴＡ制御回
路１２６、ラッチ回路１２７、出力バッファ１２８〜１
３１およびインバータ１３２によって構成されている。
【００６８】ここで、入力バッファ１２０は、スタート
信号が入力される。入力バッファ１２１は、クロック信
号が入力される。入力バッファ１２２は、リセット信号
が入力される。入力バッファ１２３は、データ信号が入
力される。
【００６９】カウンタ１２４は、クロック制御回路１２
５から出力されるクロック信号をカウントし、所定のカ
ウント値になった場合には、出力バッファ１２８に供給
しているスタート信号をアクティブの状態にする。
【００７０】クロック制御回路１２５は、クロック信
号、スタート信号、および、リセット信号に応じてカウ
ンタ１２４、ＤＡＴＡ制御回路１２６およびラッチ回路
１２７を制御するとともに、インバータ１３２にクロッ
ク信号を供給する。
【００７１】ＤＡＴＡ制御回路１２６は、入力バッファ
１２３を介して入力されたデータ信号を、クロック制御
回路１２５から供給されるクロック信号に同期してラッ
チし、ラッチ回路１２７に供給する。
【００７２】ラッチ回路１２７は、ＤＡＴＡ制御回路１
２６から供給されたデータ信号をラッチしてＬＣＤパネ
ル１０に供給する。出力バッファ１２８は、カウンタ１
２４から出力されたスタート信号を次のデータドライバ
ＩＣ１７に供給する。
【００７３】出力バッファ１２９は、インバータ１３２
から出力された反転されたクロック信号を次のデータド
ライバＩＣ１７に供給する。出力バッファ１３０は、入
力バッファ１２２から入力されたリセット信号を次のデ
ータドライバＩＣ１７に供給する。
【００７４】出力バッファ１３１は、ＤＡＴＡ制御回路
１２６から出力されたデータ信号を次のデータドライバ
ＩＣ１７に供給する。図４は、ＤＡＴＡ制御回路１２６
の詳細な構成例を示す図である。この図に示すように、
ＤＡＴＡ制御回路１２６は、破線で囲繞されて示されて
いる入力回路１４０、遅延回路１５０および出力回路１
４４によって構成され、データ信号をクロック信号の立
ち上がりエッジおよび立ち下がりエッジに同期してラッ
チし、ＬＣＤパネル１０に供給するとともに、ラッチさ
れたこれらの信号を遅延した後、再度合成して出力す
る。
【００７５】ここで、入力回路１４０は、インバータ１
４１およびＤＦＦ１４２，１４３によって構成されてお
り、ＤＦＦ１４２は、クロック信号の立ち下がりエッジ
に同期して、また、ＤＦＦ１４３はクロック信号の立ち
上がりエッジに同期してデータ信号をラッチし、ラッチ
回路１２７と遅延回路１５０に供給する。
【００７６】遅延回路１５０は、インバータ１５１，１
５２およびＤ−ＬＡＴＣＨ１５３，１５４によって構成
されており、Ｄ−ＬＡＴＣＨ１５３は、クロック信号の
立ち上がりエッジに同期して、ＤＦＦ１４２の出力をラ
ッチし、Ｄ−ＬＡＴＣＨ１５４は、クロック信号の立ち
下がりエッジに同期してＤＦＦ１４３の出力をラッチ
し、ラッチ回路１２７と出力回路１４４に供給する。
【００７７】出力回路１４４は、インバータ１４５，１
４６およびＮＡＮＤゲート１４７〜１４９によって構成
され、Ｄ−ＬＡＴＣＨ１５３，１５４から出力されたデ
ータ信号をクロック信号に同期して合成し、出力する。
【００７８】図５は、カウンタ１２４の詳細な構成例を
示す図である。この図に示すように、カウンタ１２４
は、ＤＡＴＡ信号の取り込みに必要なＣＬＫ数ｎ＋１個
のＤＦＦ１６０−１〜１６０−ｎ，１６１からなるシフ
トレジスタにより構成され、次段のＩＣに前段からのク
ロック信号と、データ信号を取込み始めるタイミングを
通知する機能を持っている。
【００７９】次に、本発明の実施の形態の動作について
説明する。制御回路１１に映像信号が入力されると、制
御回路１１は、リセット信号を出力し、データドライバ
ＩＣ１７に供給する。
【００８０】その結果、初段（図中左端）のデータドラ
イバＩＣ１７は、この信号を入力バッファ１２２を介し
て読み込み、クロック制御回路１２５およびカウンタ１
２４をリセットした後、出力バッファ１３０を介して次
のデータドライバＩＣ１７に供給する。その結果、デー
タドライバＩＣ１７が次々とリセットされることにな
る。
【００８１】続いて、制御回路１１からクロック信号お
よびデータ信号が出力されると、初段のデータドライバ
ＩＣ１７は、入力バッファ１２１および入力バッファ１
２３を介してこれらの信号を読み込み（図６（Ａ），
（Ｂ）参照）、クロック制御回路１２５およびＤＡＴＡ
制御回路１２６にそれぞれ供給する。
【００８２】制御回路１１からスタート信号が入力バッ
ファ１２０に供給されると、ＤＡＴＡ制御回路１２６の
ＤＦＦ１４３は、クロック信号の立ち上がりエッジに同
期してデータ信号をラッチし、Ａ信号（図６（Ｃ）参
照）としてＤ−ＬＡＴＣＨ１５４へ出力する。
【００８３】一方、ＤＦＦ１４２は、クロック信号の立
ち下がりエッジに同期してデータ信号をラッチし、Ｂ信
号（図６（Ｄ）参照）としてＤ−ＬＡＴＣＨ１５３とラ
ッチ回路１２７へ出力する。
【００８４】Ｄ−ＬＡＴＣＨ１５３は、ＤＦＦ１４２の
出力をクロック信号の立ち上がりエッジに同期してラッ
チすることによりクロック信号の半サイクル分だけ遅延
し、出力回路１４４にＤ信号（図６（Ｆ）参照）として
供給する。
【００８５】Ｄ−ＬＡＴＣＨ１５４も同様に、ＤＦＦ１
４３の出力をクロック信号の立ち下がりエッジに同期し
てラッチすることによりクロック信号の半サイクル分だ
け遅延し、出力回路１４４にＣ信号（図６（Ｅ）参照）
として供給する。
【００８６】出力回路１４４は、Ｄ−ＬＡＴＣＨ１５３
およびＤ−ＬＡＴＣＨ１５４から出力された信号をクロ
ック信号に同期して合成し、出力バッファ１３１に供給
する。
【００８７】ラッチ回路１２７は、ＤＡＴＡ制御回路１
２６から供給されたデータ信号をラッチし、ＬＣＤパネ
ル１０に供給する。その結果、ＬＣＤパネル１０には、
当該データドライバＩＣ１７に分担されている画像デー
タが供給されることになる。
【００８８】カウンタ１２４は、リセット信号によって
リセットされた後、クロック信号をカウントし、クロッ
ク信号のｎサイクルが経過した場合には、出力バッファ
１２８に供給するスタート信号を“Ｈ”の状態にする。
【００８９】クロック制御回路１２５から出力されたク
ロック信号は、インバータ１３２によって反転され、出
力バッファ１２９に供給される。出力バッファ１２９お
よび出力バッファ１３１は、インバータ１３２により反
転されたクロック信号およびデータ信号を次のデータド
ライバＩＣ１７に出力する（図６（Ｇ），（Ｈ）参
照）。
【００９０】ここで、このデータ出力信号（図６（Ｇ）
参照）は、データ入力信号（図６（Ｂ）参照）に比較す
ると、位相がクロック信号の半サイクル分だけ遅延して
いることが分かる。また、クロック信号は、入力された
信号がインバータ１３２により反転されて出力されるこ
とから位相が１８０度ずれている。
【００９１】図７は、クロック信号とデータ信号の位相
関係を示す図である。この図では、クロック“１”〜
“１０”が入力されるとともに、データ“Ａ”〜“Ｈ”
が入力されている。また、データ“Ａ”は、クロック
“１”に同期して入力されている。
【００９２】図７（Ａ）に示すスタート入力信号が
“Ｈ”の状態になると、クロック“１”（図７（Ｂ）参
照）に同期してデータ“Ａ”（図７（Ｃ）参照）が入力
される。前述のように、クロック信号はインバータ１３
２により反転されて出力されるので、クロック出力信号
は図７（Ｅ）に示すように、クロック“１”が反転され
て“Ｌ”の状態となって出力される。
【００９３】一方、データ信号は、遅延回路１５０によ
ってクロック信号の半サイクル分だけ遅延されて出力さ
れるので、図７（Ｆ）に示すように、データ“Ａ”と、
クロック“１”と“２”の間の“Ｈ”の部分に同期して
出力される。従って、データ信号とクロック信号の位相
は、入力されたときと同じ状態を保って次段のデータド
ライバＩＣ１７に供給されることになる。
【００９４】図８は、各データドライバＩＣ１７に入力
されるデータ信号の位相の関係を示す図である。この図
において（Ａ）〜（Ｊ）は、１段目〜１０段目のデータ
ドライバＩＣ１７（図２では１段目〜４段目のみを示し
てある）に入力されるクロック信号を示している。この
図に示すように、本発明の実施の形態によれば、各デー
タドライバＩＣ１７においてクロック信号を反転して出
力するようにしたので、デューティー比の誤差が累積さ
れることを防止できる。
【００９５】また、図１１に示す従来のＤＡＴＡ制御回
路では、ＤＦＦ４２，４３の出力信号をそれぞれラッチ
することにより、立ち上がりと立ち下がりエッジに同期
して重畳されている情報を取り出していた。しかし、こ
のような方法では、図１３に示すように、クロック信号
の立ち下がりから次ぎの立ち上がりまでの期間しかラッ
チ回路１２７がデータをラッチするためのタイミングマ
ージンを確保できないため、解像度が高くなった場合に
は、正常にデータを取得できない等の問題を生じてい
た。
【００９６】しかし、本発明の実施の形態では、図４に
示すように、立ち上がりエッジについてはＤ−ＬＡＴＣ
Ｈ１５４の出力（Ｃ信号）を、また、立ち下がりエッジ
については従来と同様にＤＦＦ１４２の出力（Ｂ信号）
を用いるようにしている。その結果、図６に示すよう
に、クロック信号の立ち下がりエッジから、次の立ち下
がりエッジまでの期間をタイミングマージンとして確保
することができるので、画面の解像度が向上した場合で
あってもデータを正確にラッチすることが可能になる。
【００９７】なお、以上の実施の形態では、Ｄ−ＬＡＴ
ＣＨ１５３，１５４を用いてデータ信号を遅延するよう
にしたが、ディレイラインを用いて遅延することも可能
である。
【００９８】また、以上の実施の形態では、ＬＣＤパネ
ルを例に挙げて説明したが、その他の表示装置（例え
ば、ＰＤＰ（Plasma Display Panel）等）に対しても本
発明を適用することが可能である。
【００９９】また、ＬＣＤ等の表示装置のみならず、カ
スケード接続された半導体装置間で信号を伝送する伝送
システムに本発明を適用することが可能である。更に、
以上の実施の形態に示す回路は、ほんの一例であり、本
発明がこのような回路のみに限定されるものではないこ
とはいうまでもない。
【０１００】（付記１） 外部から供給された第１の信
号を入力する第１の入力回路と、外部から供給された第
２の信号を、前記第１の入力回路から入力された前記第
１の信号に応じて入力する第２の入力回路と、前記第２
の入力回路から入力された前記第２の信号に基づいて信
号処理を行う信号処理回路と、前記第１の入力回路から
入力された前記第１の信号を反転して出力する第１の出
力回路と、前記第２の入力回路から入力された前記第２
の信号を所定量だけ遅延して出力する第２の出力回路
と、を有することを特徴とする半導体装置。
【０１０１】（付記２） 前記第１の信号はクロック信
号であり、前記第２の信号はデータ信号であり、前記第
２の出力回路は、前記クロック信号の半サイクル分だけ
前記データ信号を遅延して出力する、ことを特徴とする
付記１記載の半導体装置。
【０１０２】（付記３） 前記第２の出力回路は、前記
データ信号をラッチ回路を用いることにより遅延するこ
とを特徴とする付記２記載の半導体装置。 （付記４） 前記データ信号は、前記クロック信号の立
ち上がりおよび立ち下がりエッジに対応する位置に一組
の情報が重畳されており、前記信号処理回路は、前記一
組の情報のうち、先に入力される情報については、前記
ラッチ回路によって遅延されたデータ信号から取得し、
後に入力される情報については、前記ラッチ回路によっ
て遅延される前のデータ信号から取得する、ことを特徴
とする付記３記載の半導体装置。
【０１０３】（付記５） 前記データ信号の取り込みを
示すスタート信号を入力する第３の入力回路と、前記第
３の入力回路から入力された前記スタート信号を前記ク
ロック信号の前記データ信号の取り込みに必要なサイク
ル数分だけ遅延して出力する第３の出力回路と、を更に
有することを特徴とする付記２記載の半導体装置。
【０１０４】（付記６） 前記第１および／または第２
の出力回路は、ディレイラインによって前記データ信号
を遅延することを特徴とする付記２記載の半導体装置。 （付記７） 表示パネルと、前記表示パネルのゲートバ
スラインを駆動するゲートドライバと、前記表示パネル
のデータバスラインを駆動するカスケード接続された複
数のデータドライバとを有する表示装置において、前記
データドライバは、前段から供給された第１の信号を入
力する第１の入力回路と、前段から供給された第２の信
号を、前記第１の入力回路から入力された前記第１の信
号に応じて入力する第２の入力回路と、前記第２の入力
回路から入力された前記第２の信号に基づいて信号処理
を行う信号処理回路と、前記第１の入力回路から入力さ
れた前記第１の信号を反転して出力する第１の出力回路
と、前記第２の入力回路から入力された前記第２の信号
を所定量だけ遅延して出力する第２の出力回路と、を有
することを特徴とする表示装置。
【０１０５】（付記８） 前記第１の信号はクロック信
号であり、前記第２の信号はデータ信号であり、前記第
２の出力回路は、前記クロック信号の半サイクル分だけ
前記データ信号を遅延して出力する、ことを特徴とする
付記７記載の表示装置。
【０１０６】（付記９） 前記第２の出力回路は、前記
データ信号をラッチ回路を用いることにより遅延するこ
とを特徴とする付記８記載の表示装置。 （付記１０） 前記データ信号は、前記クロック信号の
立ち上がりおよび立ち下がりエッジに対応する位置に一
組の情報が重畳されており、前記信号処理回路は、前記
一組の情報のうち、先に入力される情報については、前
記ラッチ回路によって遅延されたデータ信号から取得
し、後に入力される情報については、前記ラッチ回路に
よって遅延される前のデータ信号から取得する、ことを
特徴とする付記９記載の表示装置。
【０１０７】（付記１１） 前記データ信号の取り込み
を示すスタート信号を入力する第３の入力回路と、前記
第３の入力回路から入力された前記スタート信号を前記
クロック信号の前記データ信号の取り込みに必要なサイ
クル数分だけ遅延して出力する第３の出力回路と、を更
に有することを特徴とする付記８記載の表示装置。
【０１０８】（付記１２） 前記第１および／または第
２出力回路は、ディレイラインによって前記データ信号
を遅延することを特徴とする付記８記載の表示装置。 （付記１３） カスケード接続された複数の半導体装置
を有し、入力された信号を順次伝送する信号伝送システ
ムにおいて、前記各半導体装置は、前段から供給された
第１の信号を入力する第１の入力回路と、前段から供給
された第２の信号を、前記第１の入力回路から入力され
た前記第１の信号に応じて入力する第２の入力回路と、
前記第２の入力回路から入力された前記第２の信号に基
づいて信号処理を行う信号処理回路と、前記第１の入力
回路から入力された前記第１の信号を反転して出力する
第１の出力回路と、前記第２の入力回路から入力された
前記第２の信号を所定量だけ遅延して出力する第２の出
力回路と、を有することを特徴とする信号伝送システ
ム。
【０１０９】
【発明の効果】以上説明したように本発明では、カスケ
ード接続されて使用される半導体装置において、外部か
ら供給された第１の信号については反転して出力し、同
じく外部から供給された第２の信号については所定量だ
け遅延して出力するようにしたので、第１の信号に対し
てデューティー比の誤差が累積されることを防止するこ
とができる。
【０１１０】また、本発明では、カスケード接続された
複数のデータドライバを有する表示装置において、前段
から供給される第１の信号については反転して出力し、
同じく外部から供給された第２の信号については所定量
だけ遅延して出力するようにしたので、第１の信号に対
してデューティー比の誤差が累積され、表示される画像
のクオリティが低下することを防止できる。
【０１１１】また、本発明では、カスケード接続された
複数の半導体装置を有する信号伝送システムにおいて、
前段から供給される第１の信号については反転して出力
し、同じく外部から供給された第２の信号については所
定量だけ遅延して出力するようにしたので、第１の信号
に対してデューティー比の誤差が累積され、伝送される
信号のクオリティが低下することを防止できる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明するための原理図であ
る。
【図２】本発明の実施の形態の構成例を示す図である。
【図３】図２に示すデータドライバＩＣの詳細な構成例
を示す図である。
【図４】図３に示すＤＡＴＡ制御回路の詳細な構成例を
示す図である。
【図５】図３に示すカウンタの詳細な構成例を示す図で
ある。
【図６】図２に示す実施の形態の動作を説明するための
タイミングチャートである。
【図７】クロック信号とデータ信号の位相の関係を示す
図である。
【図８】図２に示す各データドライバＩＣに入力される
クロック信号を示す図である。
【図９】カスケード接続構成を有する従来の液晶表示装
置の一例を示す図である。
【図１０】図９に示すデータドライバＩＣの詳細な構成
例を示す図である。
【図１１】図１０に示すＤＡＴＡ制御回路の詳細な構成
例を示す図である。
【図１２】図１０に示すカウンタの詳細な構成例を示す
図である。
【図１３】図９に示す各データドライバＩＣに入力され
るクロック信号を示す図である。
【図１４】図９に示す従来例の動作を説明するためにタ
イミングチャートである。
【図１５】先の出願の発明の構成例を示す図である。
【図１６】図１５に示すデータドライバＩＣの詳細な構
成例を示す図である。
【図１７】奇数番目に接続されたデータドライバＩＣの
動作を説明するための図である。
【図１８】偶数番目に接続されたデータドライバＩＣの
動作を説明するための図である。
【図１９】図１５に示す従来例の動作を説明するための
タイミングチャートである。
【符号の説明】
１０ ＬＣＤパネル １１ 制御回路 １２ ゲートドライバ １５ 信号線 １７ データドライバＩＣ ９９〜１０１ 半導体装置 １００ａ 第１の入力回路 １００ｂ 第２の入力回路 １００ｃ 信号処理回路 １００ｄ 第１の出力回路 １００ｅ 第２の出力回路 １２０〜１２３ 入力バッファ １２４ カウンタ １２５ クロック制御回路 １２６ ＤＡＴＡ制御回路 １２７ ラッチ回路 １２８〜１３１ 出力バッファ １３２ インバータ １４０ 入力回路 １４１ インバータ １４２，１４３ ＤＦＦ １４４ 出力回路 １４５，１４６ インバータ １４７〜１４９ ＮＡＮＤゲート １５０ 遅延回路 １５１，１５２ インバータ １５３，１５４ Ｄ−ＬＡＴＣＨ １６０−１〜１６０−ｎ ＤＦＦ １６１ ＤＦＦ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｇ ６３３ ６３３Ｃ ６８０ ６８０Ｇ Ｆターム(参考） 2H093 NA16 NC11 NC16 NC26 NC27 NC34 ND01 ND49 ND60 5C006 AA16 AF72 BB16 BC02 BC12 BC24 BF03 BF04 BF06 BF07 BF22 BF24 BF25 BF26 BF27 FA13 FA16 FA26 FA37 FA42 FA45 FA52 5C080 AA10 BB05 DD05 DD07 DD08 DD09 DD23 DD27 FF11 JJ02 JJ03 JJ04

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 外部から供給された第１の信号を入力す
    る第１の入力回路と、 外部から供給された第２の信号を、前記第１の入力回路
    から入力された前記第１の信号に応じて入力する第２の
    入力回路と、 前記第２の入力回路から入力された前記第２の信号に基
    づいて信号処理を行う信号処理回路と、 前記第１の入力回路から入力された前記第１の信号を反
    転して出力する第１の出力回路と、 前記第２の入力回路から入力された前記第２の信号を所
    定量だけ遅延して出力する第２の出力回路と、 を有することを特徴とする半導体装置。
  2. 【請求項２】 前記第１の信号はクロック信号であり、 前記第２の信号はデータ信号であり、 前記第２の出力回路は、前記クロック信号の半サイクル
    分だけ前記データ信号を遅延して出力する、 ことを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第２の出力回路は、前記データ信号
    をラッチ回路を用いることにより遅延することを特徴と
    する請求項２記載の半導体装置。
  4. 【請求項４】 前記データ信号は、前記クロック信号の
    立ち上がりおよび立ち下がりエッジに対応する位置に一
    組の情報が重畳されており、 前記信号処理回路は、前記一組の情報のうち、先に入力
    される情報については、前記ラッチ回路によって遅延さ
    れたデータ信号から取得し、後に入力される情報につい
    ては、前記ラッチ回路によって遅延される前のデータ信
    号から取得する、 ことを特徴とする請求項３記載の半導体装置。
  5. 【請求項５】 前記データ信号の取り込みを示すスター
    ト信号を入力する第３の入力回路と、 前記第３の入力回路から入力された前記スタート信号を
    前記クロック信号の前記データ信号の取り込みに必要な
    サイクル数分だけ遅延して出力する第３の出力回路と、 を更に有することを特徴とする請求項２記載の半導体装
    置。
  6. 【請求項６】 表示パネルと、前記表示パネルのゲート
    バスラインを駆動するゲートドライバと、前記表示パネ
    ルのデータバスラインを駆動するカスケード接続された
    複数のデータドライバとを有する表示装置において、 前記データドライバは、 前段から供給された第１の信号を入力する第１の入力回
    路と、 前段から供給された第２の信号を、前記第１の入力回路
    から入力された前記第１の信号に応じて入力する第２の
    入力回路と、 前記第２の入力回路から入力された前記第２の信号に基
    づいて信号処理を行う信号処理回路と、 前記第１の入力回路から入力された前記第１の信号を反
    転して出力する第１の出力回路と、 前記第２の入力回路から入力された前記第２の信号を所
    定量だけ遅延して出力する第２の出力回路と、 を有することを特徴とする表示装置。
  7. 【請求項７】 前記第１の信号はクロック信号であり、 前記第２の信号はデータ信号であり、 前記第２の出力回路は、前記クロック信号の半サイクル
    分だけ前記データ信号を遅延して出力する、 ことを特徴とする請求項６記載の表示装置。
  8. 【請求項８】 前記第２の出力回路は、前記データ信号
    をラッチ回路を用いることにより遅延することを特徴と
    する請求項７記載の表示装置。
  9. 【請求項９】 前記データ信号は、前記クロック信号の
    立ち上がりおよび立ち下がりエッジに対応する位置に一
    組の情報が重畳されており、 前記信号処理回路は、前記一組の情報のうち、先に入力
    される情報については、前記ラッチ回路によって遅延さ
    れたデータ信号から取得し、後に入力される情報につい
    ては、前記ラッチ回路によって遅延される前のデータ信
    号から取得する、 ことを特徴とする請求項８記載の表示装置。
  10. 【請求項１０】 カスケード接続された複数の半導体装
    置を有し、入力された信号を順次伝送する信号伝送シス
    テムにおいて、 前記各半導体装置は、 前段から供給された第１の信号を入力する第１の入力回
    路と、 前段から供給された第２の信号を、前記第１の入力回路
    から入力された前記第１の信号に応じて入力する第２の
    入力回路と、 前記第２の入力回路から入力された前記第２の信号に基
    づいて信号処理を行う信号処理回路と、 前記第１の入力回路から入力された前記第１の信号を反
    転して出力する第１の出力回路と、 前記第２の入力回路から入力された前記第２の信号を所
    定量だけ遅延して出力する第２の出力回路と、 を有することを特徴とする信号伝送システム。
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