JPH099634A - パルス幅変調回路及び液晶表示装置用光源の調光装置 - Google Patents

Abstract

(57)【要約】 【目的】 基準クロック１μsec 、周波数８０〜１００
ｋHz程度の動作環境で、制御精度５００分の１を超える
高精度の出力信号を生成可能なＰＷＭ回路及びそのＰＷ
Ｍ回路を内蔵したマイクロコンピュータを用いた液晶表
示装置用光源の調光装置を提供する。 【構成】 パルス生成手段１１により連続した複数のパ
ルスよりなるパルス列を生成するとともに、そのパルス
生成手段１１により生成されるパルスのデューティ比を
デューティ比規定手段１２により規定し、生成したパル
ス列の中からパルス群選択手段１３により所定数のパル
スよりなるパルス群を選択し、選択したパルス群のハイ
レベルまたはローレベルの状態を延長手段１４により１
基準クロック長だけ延長することにより、パルス列全体
としてのデューティ制御の精度を、従来の制御精度の値
をパルス列に含まれるパルス数で除した精度となるよう
にした。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パルス幅変調回路（以
下、ＰＷＭ回路とする。）さらには液晶表示装置のバッ
クライト等の調光装置に適用して特に有効な技術に関
し、例えば液晶表示装置のバックライトインバータ電源
に利用して有用な装置に関する。

【０００２】

【従来の技術】ノート型（ラップトップ型）のパーソナ
ルコンピュータやワードプロセッサなどに一般に用いら
れている透過型の液晶表示装置では、バックライト等の
光源が使用されている。

【０００３】その光源を駆動するバックライトインバー
タ電源装置は、該電源回路の制御用の例えば１μsec 程
度の基準クロック（略１ＭHz）で動作する４ビットマイ
クロコンピュータ、調光制御用のＰＷＭ回路、直流電
源、ＤＣ−ＤＣコンバータ、インバータ回路などで構成
されている。ＤＣ−ＤＣコンバータは、その制御入力に
８０〜１００ｋHz程度の周波数を必要とする。例えばＤ
Ｃ−ＤＣコンバータの制御入力の周波数を１００ｋHzと
すると、１サイクルに要する時間は１０μsec である。
従って、この電源装置を１μsec の基準クロックで動作
させて、ＤＣ−ＤＣコンバータに入力するパルス信号の
デューティ比を制御することによりバックライトの調光
制御を行った場合、その制御精度は１０分の１（１／１
０）となる。しかし、スムーズな調光制御を行うために
は、５００分の１（１／５００）の精度以上に高い精度
での制御が必要である。それ故、ＤＣ−ＤＣコンバータ
の制御入力の周波数が１００ｋHzの場合、１サイクル
（１０μsec ）の間にＰＷＭ回路の出力信号の一パルス
に占めるハイレベルの割合（またはローレベルの割合）
を５００段階以上に変化させる必要があり、そのために
は２０ｎsec 以下のクロックでＰＷＭ回路を動作させる
必要がある。

【０００４】このように、電源装置で用いられるマイク
ロコンピュータの基準クロックと、ＰＷＭ回路の動作に
要求されるクロックとでは大きく異なるため、従来は、
マイクロコンピュータとは別にＰＷＭ回路を外付け回路
として設けなければならなかった。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来技術のように、バックライト用のインバータ電源回路
を、マイクロコンピュータとＰＷＭ回路とを個別に設け
て構成したのでは、その電源回路が２チップ構成となっ
てしまい、チップを搭載した回路ボードの小型化や各種
のバックライト電源に対応した回路の開発期間の短縮化
などの市場ニーズに対応できないという問題点があっ
た。

【０００６】そこで、本発明者らは、バックライトイン
バータ電源回路内のマイクロコンピュータにＰＷＭ回路
を内蔵させることを検討した。しかし、この着想には、
基準クロック１μsec 、周波数８０〜１００ｋHz程度の
動作環境で、制御精度５００分の１を超える高精度の出
力信号を生成するＰＷＭ回路をディジタル回路で構成し
なければならないという課題がある。

【０００７】本発明はかかる事情に鑑みてなされたもの
で、基準クロック１μsec 、周波数８０〜１００ｋHz程
度の動作環境で、制御精度５００分の１を超える高精度
の出力信号を生成可能であり、かつマイクロコンピュー
タの周辺回路としてマイクロコンピュータに内蔵可能な
ＰＷＭ回路を提供することを主たる目的としている。

【０００８】また、本発明の他の目的は、基準クロック
１μsec 、周波数８０〜１００ｋHz程度の動作環境で、
制御精度５００分の１を超える高精度の出力信号を生成
可能なＰＷＭ回路を内蔵したマイクロコンピュータを電
源回路に用いた液晶表示装置用光源の調光装置を提供す
ることである。

【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述及び添附図面か
ら明らかになるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１１】すなわち、本発明のパルス幅変調回路にお
いては、パルス生成手段により連続した複数のパルスよ
りなるパルス列を生成するとともに、そのパルス生成手
段により生成されるパルスのデューティ比をデューティ
比規定手段により規定し、生成したパルス列の中からパ
ルス群選択手段により所定数のパルスよりなるパルス群
を選択し、選択したパルス群のハイレベルまたはローレ
ベルの状態を延長手段により１基準クロック長だけ延長
するようにした。

【００１２】また、本発明の液晶表示装置用光源の調光
装置においては、上述した構成のパルス幅変調回路をマ
イクロコンピュータに内蔵し、そのマイクロコンピュー
タを用いてＤＣ−ＤＣコンバータの入力制御を行うこと
によりランプの調光制御を行うようにした。

【００１３】ここで、パルス幅変調回路の基準クロック
の周期は略１μsec であり、パルスの周期を基準クロッ
クで除した値にパルス列に含まれるパルス数を乗じた値
が５００以上であり、かつパルス列の周期は１ｍsec 以
下であるとよい。

【００１４】

【作用】上記した手段によれば、パルス列内のパルスの
デューティ比を制御するとともに、そのパルス列中のパ
ルス群に含まれるパルスの数を選択し、その選択したパ
ルスのデューティ比を１基準クロック長だけ変化させる
ことにより、パルス列全体としてのデューティ制御の精
度が、従来の制御精度（基準クロック周期をＰＷＭ周期
で除した値）をパルス列に含まれるパルス数で除した精
度となり、より高精度のデューティ制御が可能となる。
例えば、基準クロック周期が１ｔcyc で、ＰＷＭ周期が
１１ｔcyc の場合、従来は１ｔ／１１ｔ、すなわち１１
分の１の制御精度であったが、それに対して、本発明で
は、例えばパルス列中のパルス数が６４の場合には、
（１ｔ／１１ｔ）／６４、すなわち７０４分の１の制御
精度が得られる。

【００１５】

【実施例】図１は、本発明に係るＰＷＭ回路を内蔵した
マイクロコンピュータの一例のブロック構成図であり、
図２は、そのＰＷＭ回路の一例のブロック構成図であ
り、図３は、そのＰＷＭ回路の動作の一例を説明するタ
イミングチャートの要部を示す図である。

【００１６】このＰＷＭ回路１０は、図１に示すよう
に、ＣＰＵ（中央処理装置）５０とともにマイクロコン
ピュータチップ１に内蔵されており、内部バス６０を介
してＣＰＵ５０に接続されている。そして、ＰＷＭ回路
１０は、連続した所定数のパルスよりなるパルス列を生
成するパルス生成手段１１、そのパルス列において一パ
ルス当たりの基準となるデューティ比を決めるデューテ
ィ比規定手段１２、生成されたパルス列の中から所定数
のパルスよりなるパルス群を選択するパルス群選択手段
１３、及び選択されたパルス群のデューティ比を１基準
クロック長分だけ変える延長手段１４を有している。

【００１７】例えば、図３に示した例では、パルス生成
手段１１により６４個のパルスよりなるパルス列が生成
されている。そして、デューティ比規定手段１２により
パルス列の各パルスの周期が１１ｔcyc （基準クロッ
ク：１ｔcyc ）に設定されるとともにデューティ比がハ
イレベル７ｔcyc 、ローレベル４ｔcyc となるように設
定されている。そのようなパルス列に対して、パルス群
選択手段１３によりパルス列の先頭から３パルス目まで
が選択され、その選択された３パルスのハイレベルが延
長手段１４により１基準クロック長だけ延長されて８ｔ
cyc となっている。それによって、延長手段１４からハ
イレベルが７ｔcyc のパルスと８ｔcyc のパルスとが混
ざったパルス列がＰＷＭ出力信号として出力されてい
る。

【００１８】上記各手段について図２に基づき、図３の
場合を例として説明する。ただし、１パルス列に含まれ
るパルス数、パルスの周期及びデューティ比等は一例で
あり、本発明はこれに限定されないのはいうまでもな
い。

【００１９】パルス生成手段１１は、例えば、デューテ
ィ比規定手段１２のパルス長を規定するカウンタ３０が
オーバーフローした時に該カウンタ３０から出力される
オーバーフロー信号Ｓ1 の出力数をカウントするカウン
タ２０を有している。このカウンタ２０は、その桁数
（ビット数）をパルス列内のパルス数により決められる
が、図３の例では１パルス列を６４パルスとしているの
で、６ビットのカウンタである（従って、以後、６ビッ
トカウンタ２０とする）。オーバーフロー信号Ｓ1 はデ
ューティ比規定手段１２からパルスが出力されるごとに
発せられるので、６ビットカウンタ２０は、デューティ
比規定手段１２から出力されるパルス数をカウントして
いることとなる。そして、６ビットカウンタ２０は、自
らがオーバーフローした時にオーバーフロー信号Ｓ2 を
出力するとともに初期値「００００００」にリセットさ
れる。

【００２０】このオーバーフロー信号Ｓ2 は第１のＲＳ
フリップフロップ回路ＦＦ1 のＲ（リセット）端子に入
力される。この第１のＲＳフリップフロップ回路ＦＦ1
がリセットされることにより、その直前のパルス列は終
了し、新たなパルス列が開始される。従って、第１のＲ
Ｓフリップフロップ回路ＦＦ1 はパルス生成手段１１の
一部として機能している。

【００２１】パルス群選択手段１３は、例えば、パルス
群に含まれるパルス数の値を設定する６ビットのコンペ
アレジスタ２１（以後、６ビットコンペアレジスタ２１
とする。）、及びその６ビットコンペアレジスタ２１に
設定された値と前記６ビットカウンタ２０のカウント数
とを比較するコンパレータＡ２２を有している。６ビッ
トコンペアレジスタ２１の設定値は、内部バス６０を介
してＣＰＵ５０から送られてくるデータに基づいて決め
られる。図３の例ではパルス群に含まれるのはパルス列
の先頭から３パルス分であるので、６ビットコンペアレ
ジスタ２１には「００００１０」が設定される。そし
て、６ビットカウンタ２０のカウント数が「００００１
０」となって６ビットコンペアレジスタ２１の設定値と
一致すると、コンパレータＡ２２は一致信号Ｓ12を出力
する。

【００２２】この一致信号Ｓ12は第１のＲＳフリップフ
ロップ回路ＦＦ1 のＳ（セット）端子に入力される。そ
して、この第１のＲＳフリップフロップ回路ＦＦ1 がセ
ットされると、先にオーバーフロー信号Ｓ2 の入力によ
り第１のＲＳフリップフロップ回路ＦＦ1 がリセットさ
れて有効となっていた延長手段１４によるパルスのハイ
レベルの延長動作が無効となる。従って、第１のＲＳフ
リップフロップ回路ＦＦ1 はパルス群選択手段１３及び
延長手段１４の一部として機能している。

【００２３】デューティ比規定手段１２は、基準クロッ
クのパルス数をカウントする前記カウンタ３０、該カウ
ンタ３０の初期値を設定するリロードレジスタ３１、パ
ルス列内のパルスの基準となるデューティ比を設定する
コンペアレジスタ３２、及びそのコンペアレジスタ３２
に設定された値と前記カウンタ３０のカウント数とを比
較するコンパレータＢ３３を有している。ここで、カウ
ンタ３０、リロードレジスタ３１及びコンペアレジスタ
３２は、何れもその桁数（ビット数）をＰＷＭ出力信号
のパルスの周期により決められるが、図３の例ではその
周期が基準クロック信号の周期の１１倍である１１ｔcy
c であるので、何れも４ビット以上（図３では、４ビッ
ト）のものである（以後、４ビットカウンタ３０、４ビ
ットリロードレジスタ３１及び４ビットコンペアレジス
タ３２とする）。

【００２４】４ビットカウンタ３０及び４ビットリロー
ドレジスタ３１によりパルス列の一パルスのパルス長、
すなわち周期が決められる。４ビットリロードレジスタ
３１の設定値は、内部バス６０を介してＣＰＵ５０から
送られてくるデータに基づいて決められる。図３の例で
はパルスの周期が１１ｔcyc でかつ４ビットカウンタ３
０が「１１１１」でオーバーフローするので、４ビット
リロードレジスタ３１には「０１０１」が設定される。
この４ビットリロードレジスタ３１の設定値は、４ビッ
トカウンタ３０の出力するオーバーフロー信号Ｓ2 によ
りゲート３４がオンして４ビットカウンタ３０に出力さ
れる。

【００２５】４ビットコンペアレジスタ３２の設定値
は、内部バス６０を介してＣＰＵ５０から送られてくる
データに基づいて決められる。図３の例ではパルス列内
のパルスの基準となるデューティ比は、ハイレベルが７
ｔcyc でローレベルが４ｔcycであるので、４ビットカ
ウンタ３０の初期値「０１０１」から７ｔcyc 分カウン
トアップした値「１１００」が４ビットコンペアレジス
タ３２の設定値となる。そして、４ビットカウンタ３０
のカウント数が「１１００」となって４ビットコンペア
レジスタ３２の設定値と一致すると、コンパレータＢ３
３は一致信号Ｓ11を出力する。

【００２６】この一致信号Ｓ11は２入力の第１のアンド
回路ＡＮ1 の一方の入力となる。この第１のアンド回路
ＡＮ1 のもう一方の入力端子には前記第１のＲＳフリッ
プフロップ回路ＦＦ1 のＱ端子の出力信号が入力され
る。また、一致信号Ｓ11はＤフリップフロップ回路ＦＦ
2 のＤ端子に入力されて１基準クロック長（１ｔcyc ）
だけ遅延してＱ端子から出力される。そのＱ端子から出
力された信号は２入力の第２のアンド回路ＡＮ2 の一方
の入力となる。この第２のアンド回路ＡＮ2 のもう一方
の入力端子には前記第１のＲＳフリップフロップ回路Ｆ
Ｆ1 の／Ｑ端子の出力信号が入力される。ここで、／Ｑ
端子の出力する信号はＱ端子の出力信号の反転信号であ
る。

【００２７】第１のＡＮＤ回路ＡＮ1 及び第２のアンド
回路ＡＮ2 の両出力はオア回路ＯＲの入力となってお
り、第１及び第２の何れか一方のアンド回路ＡＮ1 ，Ａ
Ｎ2 の出力が第２のＲＳフリップフロップ回路ＦＦ3 の
Ｒ（リセット）端子に択一的に入力される。この第２の
ＲＳフリップフロップ回路ＦＦ3 のＳ（セット）端子に
は、前記４ビットカウンタ３０から出力されるオーバー
フロー信号Ｓ1 が入力される。従って、オーバーフロー
信号Ｓ1 の入力により第２のＲＳフリップフロップ回路
ＦＦ3 のＱ端子から出力されるＰＷＭ出力信号はハイレ
ベルとなるが、アンド回路ＡＮ1 またはアンド回路ＡＮ
2 の出力信号のＲ端子への入力によりローレベルに立ち
下がる。この立下りのタイミングが、前記コンパレータ
Ｂ３３の出力する一致信号Ｓ11が上述したようにＤフリ
ップフロップ回路ＦＦ2 を介さないと７ｔcyc 目とな
り、一方Ｄフリップフロップ回路ＦＦ2 を介すると８ｔ
cyc 目となる。

【００２８】従って、Ｄフリップフロップ回路ＦＦ2 、
第１及び第２のアンド回路ＡＮ1 ，ＡＮ2 、オア回路Ｏ
Ｒ、並びに第２のＲＳフリップフロップ回路ＦＦ3 は延
長手段１４を構成している。

【００２９】上記構成のＰＷＭ回路１０は、以下のよう
に動作する。

【００３０】マイクロコンピュータチップ１を搭載した
ノート型のパーソナルコンピュータ等のシステムの電源
がＯＮされる、或はシステムリセットされると、ＣＰＵ
５０から６ビットコンペアレジスタ２１、４ビットリロ
ードレジスタ３１及び４ビットコンペアレジスタ３２に
それぞれデータが出力されてそれら各レジスタ２１，３
１，３２は所定の値に設定される。それぞれの設定値
は、予めコマンド入力やディップスイッチ等の設定によ
り決められており、例えば図３の例では、６ビットコン
ペアレジスタ２１は「００００１０」、４ビットリロー
ドレジスタ３１は「０１０１」、４ビットコンペアレジ
スタ３２は「１１００」である。

【００３１】また、マイクロコンピュータチップ１に外
部から入力されるリセット信号により、６ビットカウン
タ２０は「００００００」にクリアされ、第１のＲＳフ
リップフロップ回路ＦＦ1 はリセットされ、第２のＲＳ
フリップフロップ回路ＦＦ3はセットされる。さらに、
ゲート３４がオンされて４ビットカウンタ３０に初期値
として４ビットリロードレジスタ３１の設定値「０１０
１」が入力される。

【００３２】第２のＲＳフリップフロップ回路ＦＦ3 が
セットされることにより、このフリップフロップ回路Ｆ
Ｆ3 のＱ端子からはハイレベルのＰＷＭ出力信号が出力
される。

【００３３】また、第１のＲＳフリップフロップ回路Ｆ
Ｆ1 がリセットされることにより、このフリップフロッ
プ回路ＦＦ1 のＱ端子の出力はローレベル、／Ｑ端子の
出力はハイレベルとなる。従って、その／Ｑ端子の出力
信号が入力される第２のアンド回路ＡＮ2 が有効とな
る。

【００３４】そして、４ビットカウンタのカウント数が
「１１００」となって４ビットコンペアレジスタ３２の
設定値と一致すると、コンパレータＢ３３から一致信号
Ｓ11が出力される。その一致信号Ｓ11は、Ｄフリップフ
ロップ回路ＦＦ2 により１基準クロック長だけ遅れて第
２のアンド回路ＡＮ2 に入力され、第２のＲＳフリップ
フロップ回路ＦＦ3 がリセットされる。それによって、
第２のＲＳフリップフロップ回路ＦＦ3 のＱ端子出力は
ローレベルに切り換わる。図３の例では、ＰＷＭ出力信
号がハイレベルに立ち上がってから７ｔcyc 目に一致信
号Ｓ11が出力されるが、Ｄフリップフロップ回路ＦＦ2
により１ｔcyc だけ遅れて８ｔcyc 目にＰＷＭ出力信号
は立ち下がり、以後ローレベルの信号となる。

【００３５】４ビットカウンタ３０が「１１１１」とな
ってオーバーフロー信号Ｓ1 が出力されると、そのオー
バーフロー信号Ｓ1 の入力により再びゲート３４がオン
されて４ビットカウンタ３０に４ビットリロードレジス
タ３１の設定値「０１０１」が入力される。また、オー
バーフロー信号Ｓ1 の入力により第２のＲＳフリップフ
ロップ回路ＦＦ3 はセットされてそのＱ端子から出力さ
れるＰＷＭ出力信号は立ち上がってハイレベルとなる。
さらに、オーバーフロー信号Ｓ1 の入力により６ビット
カウンタ２０のカウント数が１だけインクリメントされ
る。

【００３６】このような動作が、６ビットカウンタ２０
のカウント数が６ビットコンペアレジスタ２１の設定値
に一致するまで繰り返し行われる。従って、この間のＰ
ＷＭ出力信号は、ハイレベルが１ｔcyc だけ長く、立上
りから８ｔcyc 目に立ち下がるような信号となる。図３
の例では、パルス列の先頭から３パルス目までのパルス
が該当する。

【００３７】６ビットカウンタ２０のカウント数と６ビ
ットコンペアレジスタ２１の設定値とが一致すると、コ
ンパレータＡ２２から一致信号Ｓ12が出力される。それ
によって、第１のＲＳフリップフロップ回路ＦＦ1 がセ
ットされ、そのＱ端子の出力はハイレベル、／Ｑ端子の
出力はローレベルに切り換わる。従って、そのＱ端子の
出力信号が入力される第１のアンド回路ＡＮ1 が有効と
なる。

【００３８】そして、４ビットカウンタのカウント数と
４ビットコンペアレジスタ３２の設定値とが一致する
と、コンパレータＢ３３から一致信号Ｓ11が出力され
る。その一致信号Ｓ11は、遅延することなくそのまま第
１のアンド回路ＡＮ1 に入力され、第２のＲＳフリップ
フロップ回路ＦＦ3 がリセットされる。それによって、
第２のＲＳフリップフロップ回路ＦＦ3 のＱ端子出力は
ローレベルに切り換わる。図３の例では、ＰＷＭ出力信
号がハイレベルに立ち上がってから７ｔcyc 目に一致信
号Ｓ11が出力され、それと同時、すなわち７ｔcyc 目に
ＰＷＭ出力信号は立ち下がり、以後ローレベルの信号と
なる。

【００３９】以上の動作が、６ビットカウンタ２０が
「１１１１１１」となってオーバーフローするまで繰り
返し行われる。６ビットカウンタ２０がオーバーフロー
すると、オーバーフロー信号Ｓ2 が出力され、それによ
って第１のＲＳフリップフロップ回路ＦＦ1 がリセット
される。これにより、第１番目のパルス列が終了し、以
後第２番目、第３番目、‥‥のパルス列について同じ動
作が繰り返し行われる。

【００４０】次に、上記構成のＰＷＭ回路１０を内蔵し
たマイクロコンピュータチップ１をノート型のパーソナ
ルコンピュータ等の液晶表示装置のバックライト用電源
に適用した例について図４に基づいて説明する。図４
は、そのマイクロコンピュータチップ１を用いた調光装
置の一例のブロック構成図である。

【００４１】この調光装置は、上記マイクロコンピュー
タチップ１、該マイクロコンピュータチップ１内のＰＷ
Ｍ回路１０の出力するＰＷＭ出力信号を入力としてその
入力信号に基づいて直流電源３の出力電圧の変圧を行う
ＤＣ−ＤＣコンバータ２、そのＤＣ−ＤＣコンバータ２
の出力する直流電圧を交流電圧に変換してランプ５に印
加するインバータ回路４を有している。また、マイクロ
コンピュータチップ１にはＡ−Ｄコンバータ７０が内蔵
されている。それによって、インバータ回路４からラン
プ電流フィードバック信号（アナログ信号）がディジタ
ル信号に変換され、内部バス６０を介してＣＰＵ５０に
フィードバックされており、外的要因やＣＰＵ等の発熱
の影響によるランプ駆動電圧の変化を抑えるようになっ
ている。従って、ＰＷＭ回路１０中の６ビットコンペア
レジスタ２１、４ビットリロードレジスタ３１及び４ビ
ットコンペアレジスタ３２の各設定値は、このランプ電
流フィードバック信号に基づいてＣＰＵ５０により最適
に設定される。

【００４２】このマイクロコンピュータチップ１の基準
クロックの周期１ｔcyc は例えば１μsec である。従っ
て、図３の例では、ＰＷＭ出力信号の周期は１１μsec
となり、周波数は略９０．９ｋHzであって、ＤＣ−ＤＣ
コンバータに要求される周波数特性域（８０〜１００ｋ
Hz）内に含まれている。しかも、パルス列内の各パルス
毎の制御制度は１１分の１であるが、パルス列内には１
１分の１の制御制度のパルスが６４個含まれているた
め、パルス列全体の制御制度は７０４分の１となり、極
めて高精度での調光制御が可能となる。

【００４３】ここで、パルス列の周期は好ましくは１ｍ
sec 以下であるのがよい。その理由は、画面のちらつき
（フリッカー）が１ｍsec 以下の周期であれば人の目で
はそのちらつきを視認できないからである。図３の例で
はパルス列の周期は７０４μsec であるため、パルス列
内にハイレベルがそれぞれ７ｔcyc のパルスと８ｔcyc
のパルスが混在してもランプの微小な明るさの変化はま
ったく認識されない。

【００４４】以上、詳述したように、上記実施例によれ
ば、パルス生成手段１１により連続した複数のパルスよ
りなるパルス列を生成するとともに、そのパルス生成手
段１１により生成されるパルスのデューティ比をデュー
ティ比規定手段１２により規定し、生成したパルス列の
中からパルス群選択手段１３により所定数のパルスより
なるパルス群を選択し、選択したパルス群のハイレベル
またはローレベルの状態を延長手段１４により１基準ク
ロック長だけ延長するようにしたため、パルス列全体と
してのデューティ制御の精度が、従来の制御精度の値を
パルス列に含まれるパルス数で除した精度となり、より
高精度のデューティ制御が可能となる。

【００４５】従って、基準クロック１μsec 、周波数８
０〜１００ｋHz程度の動作環境で、制御精度５００分の
１を超える高精度の出力信号を生成可能なＰＷＭ回路１
０をディジタル回路で構成でき、そのＰＷＭ回路１０を
マイクロコンピュータチップ１に内蔵して液晶表示装置
用バックライト等の調光装置に使用できる。それによっ
て、その調光装置の小型化は勿論、さらにはその調光装
置を用いたパーソナルコンピュータ等の小型化が達成さ
れる。また、パーソナルコンピュータ等のシステム全体
の簡素化や低価格化も実現される。

【００４６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００４７】例えば、基準クロックの周期、パルスの周
期、パルス列の周期及びパルス数、パルスの基準となる
デューティ比などは種々変更可能である。すなわち、そ
れら各設定値は、ＰＷＭ回路に要求される仕様により種
々選択可能であるが、６ビットカウンタ２０及び６ビッ
トコンペアレジスタ２１の桁数は最小２ビットで上限は
特になく、８ビットや１６ビット程度であれば十分であ
る。４ビットカウンタ３０、４ビットリロードレジスタ
３１及び４ビットコンペアレジスタ３２の桁数は４ビッ
トや８ビット程度であれば十分である。

【００４８】また、延長手段１４によりパルスのハイレ
ベルを延長する（ローレベルを短縮する）代りに、ロー
レベルを延長する（ハイレベルを短縮する）ようにして
もよい。

【００４９】さらに、本発明は、パーソナルコンピュー
タ等の液晶表示装置用光源の調光装置に限らず、ＰＤＡ
（Personal Digital Assisitant ：携帯型情報器機）等
の液晶表示装置用光源の調光装置にも適用可能である。

【００５０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である液晶表
示装置用光源の調光装置に適用した場合について説明し
たが、この発明はそれに限定されるものではなく、ＰＷ
Ｍ回路を有する各種回路装置に利用することができる。
例えば、上記実施例のＰＷＭ回路１０を用いてパルス出
力回路を構成してもよい。そうすれば、高い制御制度の
パルス出力回路を低い周波数の基準クロックで実現でき
るので、不要輻射の低減が可能になるという効果が得ら
れる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【００５２】すなわち、より高精度のデューティ制御が
可能となり、基準クロック１μsec、周波数８０〜１０
０ｋHz程度の動作環境で、制御精度５００分の１を超え
る高精度の出力信号を生成可能なＰＷＭ回路をディジタ
ル回路で構成でき、そのＰＷＭ回路をマイクロコンピュ
ータに内蔵して液晶表示装置用光源の調光装置に使用で
きる。

【図面の簡単な説明】

【図１】本発明に係るＰＷＭ回路を内蔵したマイクロコ
ンピュータの一例のブロック構成図である。

【図２】そのＰＷＭ回路の一例のブロック構成図であ
る。

【図３】そのＰＷＭ回路の動作の一例を説明するタイミ
ングチャートの要部を示す図である。

【図４】そのＰＷＭ回路を内蔵したマイクロコンピュー
タを用いた調光装置の一例のブロック構成図である。

【符号の説明】

ＦＦ1 第１のＲＳフリップフロップ回路 ＦＦ2 Ｄフリップフロップ回路 ＦＦ3 第２のＲＳフリップフロップ回路 １ マイクロコンピュータチップ ２ ＤＣ−ＤＣコンバータ ３ 直流電源 ４ インバータ回路 ５ ランプ １０ ＰＷＭ回路 １１ パルス生成手段 １２ デューティ比規定手段 １３ パルス群選択手段 １４ 延長手段 ２０ ６ビットカウンタ ２１ ６ビットコンペアレジスタ ２２ コンパレータＡ ３０ ４ビットカウンタ ３１ ４ビットリロードレジスタ ３２ ４ビットコンペアレジスタ ３３ コンパレータＢ ３４ ゲート ５０ ＣＰＵ ６０ 内部バス ７０ Ａ−Ｄコンバータ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０５Ｂ 41/392 7456−3Ｋ Ｈ０５Ｂ 41/392 Ｌ (72)発明者 川端 賢治 東京都青梅市藤橋888番地 株式会社日立 製作所熱器ライティング事業部内 (72)発明者 松本 脩三 神奈川県横浜市戸塚区吉田町292番地 株 式会社日立製作所マルチメディア開発本部 内 (72)発明者 佐藤 恒夫 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 松原 清 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 連続した所定数のパルスよりなるパルス
   列を生成するパルス生成手段と、 該パルス生成手段により生成されるパルスのデューティ
   比を規定するデューティ比規定手段と、 前記パルス列の中から所定数のパルスよりなるパルス群
   を選択するパルス群選択手段と、 該選択したパルス群のハイレベルまたはローレベルの状
   態を１基準クロック長だけ延長する延長手段とを備えた
   ことを特徴とするパルス幅変調回路。
2. 【請求項２】 基準クロックの周期は略１μsec であ
   り、前記パルスの周期を基準クロックで除した値に前記
   パルス列に含まれるパルス数を乗じた値が５００以上で
   あり、かつ前記パルス列の周期は１ｍsec 以下であるこ
   とを特徴とする請求項１記載のパルス幅変調回路。
3. 【請求項３】 連続した所定数のパルスよりなるパルス
   列を生成するパルス生成手段、該パルス生成手段により
   生成されるパルスのデューティ比を規定するデューティ
   比規定手段、前記パルス列の中から所定数のパルスより
   なるパルス群を選択するパルス群選択手段、及び該選択
   したパルス群のハイレベルまたはローレベルの状態を１
   基準クロック長だけ延長する延長手段を備えたパルス幅
   変調回路を内蔵するマイクロコンピュータと、 前記パルス幅変調回路の出力信号により直流電源の出力
   電圧の変圧を行うＤＣ−ＤＣコンバータと、 該ＤＣ−ＤＣコンバータの出力する直流電圧を交流電圧
   に変換してランプに印加するインバータ回路とを備えた
   ことを特徴とする液晶表示装置用光源の調光装置。
4. 【請求項４】 前記パルス幅変調回路の基準クロックの
   周期は略１μsec であり、前記パルスの周期を基準クロ
   ックで除した値に前記パルス列に含まれるパルス数を乗
   じた値が５００以上であり、かつ前記パルス列の周期は
   １ｍsec 以下であることを特徴とする請求項３記載の液
   晶表示装置用光源の調光装置。