JPS6010318A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
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- JPS6010318A JPS6010318A JP58118696A JP11869683A JPS6010318A JP S6010318 A JPS6010318 A JP S6010318A JP 58118696 A JP58118696 A JP 58118696A JP 11869683 A JP11869683 A JP 11869683A JP S6010318 A JPS6010318 A JP S6010318A
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- Japan
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- circuit
- frequency
- power supply
- output
- clock
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/324—Power saving characterised by the action undertaken by lowering clock frequency
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Executing Machine-Instructions (AREA)
- Microcomputers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はマイクロコンピータに関する。
（ロ）従来技術
一般に、マイクロコンピュータは、ＲＯＭ、ＲＡＭ、Ａ
ＬＵ、プログラムカウンタ、インストラクションデコー
ダ、及び、各種レジスタ等から構成され、このシステム
は、発振回路で作成された周波数信号を基にクロックジ
ェネレータで作られたクロック信号で動作されるもので
ある。近年、４ビツト及び８ビツトのマイクロコンピュ
ータは、−チップの半導体ペレット上に、Ｃ−ＭＯＳで
構成されるに至った。これにより、低電圧電源での動作
が可能となり、更に低消費電力化が実現された。しかし
、あまりに電源電圧を低くすると動作速度が遅くなり、
高速処理を必要とする場合には使用できす、また、電源
電圧を高くして高速処理に対応させると消費電力が増大
してしまうという不都合を有していた。
ＬＵ、プログラムカウンタ、インストラクションデコー
ダ、及び、各種レジスタ等から構成され、このシステム
は、発振回路で作成された周波数信号を基にクロックジ
ェネレータで作られたクロック信号で動作されるもので
ある。近年、４ビツト及び８ビツトのマイクロコンピュ
ータは、−チップの半導体ペレット上に、Ｃ−ＭＯＳで
構成されるに至った。これにより、低電圧電源での動作
が可能となり、更に低消費電力化が実現された。しかし
、あまりに電源電圧を低くすると動作速度が遅くなり、
高速処理を必要とする場合には使用できす、また、電源
電圧を高くして高速処理に対応させると消費電力が増大
してしまうという不都合を有していた。
（ハ）発明の目的
本発明は、上述した点に鑑みて為されたものであり、命
令によって電源電圧及びシステムのクロック周波数を切
換可能とすることにより、高速処理を必要とするプログ
ラム、及び、低速処理でも良いプログラムに対応可能と
し、低消費電力を実現したマイクロコンピータを提供す
るものである。
令によって電源電圧及びシステムのクロック周波数を切
換可能とすることにより、高速処理を必要とするプログ
ラム、及び、低速処理でも良いプログラムに対応可能と
し、低消費電力を実現したマイクロコンピータを提供す
るものである。
に）発明の構成
本発明は、発振回路と、該発振回路の発振出力を分周す
る分周回路と、該分周回路の分周出力からシステムのク
ロック信号を作成するクロックジェネレータと、該クロ
ック信号により動作し、プログラムされた命令を順次実
行するコンピュータロジック回路とを備えたマイクロコ
ンピュータに於いて、前記分周回路から出力される周波
数の異なる複数の分局出力のいずれか一つを選択的に前
記クロックジェネレータに印加する周波数切換回路と、
電圧の異なる複数の電源電圧のいずれか一つを選択的に
内部回路に供給する電源切換回路と、所定の命令の実行
によって前記周波数切換回路及び電源切換回路を連動し
て制御する制御回路とを設け、処理速度を選択可能とす
ると共に、選択された処理速度に応じた電源電圧を内部
回路に供給する構成とするものである。
る分周回路と、該分周回路の分周出力からシステムのク
ロック信号を作成するクロックジェネレータと、該クロ
ック信号により動作し、プログラムされた命令を順次実
行するコンピュータロジック回路とを備えたマイクロコ
ンピュータに於いて、前記分周回路から出力される周波
数の異なる複数の分局出力のいずれか一つを選択的に前
記クロックジェネレータに印加する周波数切換回路と、
電圧の異なる複数の電源電圧のいずれか一つを選択的に
内部回路に供給する電源切換回路と、所定の命令の実行
によって前記周波数切換回路及び電源切換回路を連動し
て制御する制御回路とを設け、処理速度を選択可能とす
ると共に、選択された処理速度に応じた電源電圧を内部
回路に供給する構成とするものである。
（ホ）実施例
第１図は本発明の実施例を示すブロック図である。発振
回路（１）は、Ｃ−ＭＯＳインバータ及び帰還抵抗等か
ら成り、水晶振動子及びコンデンサを外付けすることに
より、例えば、３２．７６８Ｈｚの周波数を発振する。
回路（１）は、Ｃ−ＭＯＳインバータ及び帰還抵抗等か
ら成り、水晶振動子及びコンデンサを外付けすることに
より、例えば、３２．７６８Ｈｚの周波数を発振する。
発振回路（１）の発振出力は、分周回路（２）に印加さ
れる。分周回路（２）は、Ｔ−ＦＦが複数段継続接続さ
れて成り、発振周波数を順次分周し、第１段目の分周出
力腕、第２段目の分周出力０２、及び第３段目の分周出
力０３ を周波数切換回路（３）に出力する。周波数切
換回路（３）は、分周出カメ１．２１．０３のいずれか
一つを、制御回路（４）からの切換制御信号ＣＨＧＩ〜
３に基いて、クロックジェネレータ（５）のクロック入
カダ、Ｈに印加するものである。クロックジェネレータ
（５）は、マイクロコンピュータが命令を実行するのな
制御するクロック信号Ｔ、、 Ｔ２、Ｔ、、Ｔ４、Ｔ、
・ＣＰ−ＣＬＫを、クロック入力ダ、Ｈに入力された信
号に基いて作成する。コンピュータロジック回路（６）
は、クロック信号Ｔ、 、Ｔ、、Ｔ３、Ｔ４．Ｔ３ ・
ＣＰ−ＣＬＫにより動作するものであり、ＲＯＭ、ＲＡ
Ｍ、ＡＬＵ、プログラムカウンタ、インストラクション
デコーダ、及び、各種レジスタ等が含複れる。電源切換
回路（７）ハ、電圧■６８１、ＶｌｌＩ＋２、Ｖ、、３
ｏいずれか一−’）’ｅ、制御回路（４）からの切換制
御信号ＣＨＧＩ〜３に基いて、マイクロコンピュータの
内部回路、即ち、分周回路（２）、周波数切換回路（３
）、クロックジェネレータ（５）、コンピー−タロシッ
ク回路（６）、制御回路（４）＃に、電源ラインＶＢ、
、を介して印加する。電圧ｖｓａ＋ 、Ｖ８１１２ 、
■１１１１３ ハ、接地’を圧Ｖ、ＤＫ対１．て、各々
電圧の異なった負電源であり、マイクロコンピュータの
外部から供給されるか、あるいは、液晶表示装置等を直
接駆動する駆動回路が内蔵されている場合などでは、電
池等から供給される単一の電圧から液晶を駆動するため
の電圧を作成する電源回路から、その電圧が供給される
。例えば、電圧Ｖ、ｓ、は−１，５■、■８．２は−３
，ＯＶ、■、８．は−４．５Ｖが用いられる。尚、発揚
回路（１）は、電源電圧が変化すると発振周波数が変化
してしまっため、例えば、時計等を構成する場合には時
刻が狂ってしまうので、常時電源電圧■。、を印加して
発振周波数を安定させる。また、発振回路（１１と分周
回路（２）とでは、切換えられた電圧によって動作電圧
に差が生じるため、発振回路（１１の出方はレベルシフ
タ（図示せず）を介して分周回路（２）に印加される。
れる。分周回路（２）は、Ｔ−ＦＦが複数段継続接続さ
れて成り、発振周波数を順次分周し、第１段目の分周出
力腕、第２段目の分周出力０２、及び第３段目の分周出
力０３ を周波数切換回路（３）に出力する。周波数切
換回路（３）は、分周出カメ１．２１．０３のいずれか
一つを、制御回路（４）からの切換制御信号ＣＨＧＩ〜
３に基いて、クロックジェネレータ（５）のクロック入
カダ、Ｈに印加するものである。クロックジェネレータ
（５）は、マイクロコンピュータが命令を実行するのな
制御するクロック信号Ｔ、、 Ｔ２、Ｔ、、Ｔ４、Ｔ、
・ＣＰ−ＣＬＫを、クロック入力ダ、Ｈに入力された信
号に基いて作成する。コンピュータロジック回路（６）
は、クロック信号Ｔ、 、Ｔ、、Ｔ３、Ｔ４．Ｔ３ ・
ＣＰ−ＣＬＫにより動作するものであり、ＲＯＭ、ＲＡ
Ｍ、ＡＬＵ、プログラムカウンタ、インストラクション
デコーダ、及び、各種レジスタ等が含複れる。電源切換
回路（７）ハ、電圧■６８１、ＶｌｌＩ＋２、Ｖ、、３
ｏいずれか一−’）’ｅ、制御回路（４）からの切換制
御信号ＣＨＧＩ〜３に基いて、マイクロコンピュータの
内部回路、即ち、分周回路（２）、周波数切換回路（３
）、クロックジェネレータ（５）、コンピー−タロシッ
ク回路（６）、制御回路（４）＃に、電源ラインＶＢ、
、を介して印加する。電圧ｖｓａ＋ 、Ｖ８１１２ 、
■１１１１３ ハ、接地’を圧Ｖ、ＤＫ対１．て、各々
電圧の異なった負電源であり、マイクロコンピュータの
外部から供給されるか、あるいは、液晶表示装置等を直
接駆動する駆動回路が内蔵されている場合などでは、電
池等から供給される単一の電圧から液晶を駆動するため
の電圧を作成する電源回路から、その電圧が供給される
。例えば、電圧Ｖ、ｓ、は−１，５■、■８．２は−３
，ＯＶ、■、８．は−４．５Ｖが用いられる。尚、発揚
回路（１）は、電源電圧が変化すると発振周波数が変化
してしまっため、例えば、時計等を構成する場合には時
刻が狂ってしまうので、常時電源電圧■。、を印加して
発振周波数を安定させる。また、発振回路（１１と分周
回路（２）とでは、切換えられた電圧によって動作電圧
に差が生じるため、発振回路（１１の出方はレベルシフ
タ（図示せず）を介して分周回路（２）に印加される。
制御回路（４）は、コンピュータロジック回路（６）の
インストラクション信号によって、所定の命令、即ち、
周波数及び電源電圧を切換える命令が実行されるとき、
そのインストラクション信号を検出して、周波数切換回
路（３）及び電源切換回路（７）を制御し、命令に基い
た周波数と電圧とを切換選択する。
インストラクション信号によって、所定の命令、即ち、
周波数及び電源電圧を切換える命令が実行されるとき、
そのインストラクション信号を検出して、周波数切換回
路（３）及び電源切換回路（７）を制御し、命令に基い
た周波数と電圧とを切換選択する。
第２図は、第１図に示された実施例の主要部分を示す論
理回路図である。周波数切換回路（３）は、分周出力２
０、Ｓ、、９６３が一方の入力に各々印加されたＮＡＮ
Ｄゲー）（８１（９）ＯＩと、ＮＡＮＤ ゲ−）（８）
（９）ａαの出力が印加されたＮＡＮＤゲー）Ｑｌ）か
ら成り、ＮＡＮＤゲー） （８）（９）（１（１の他方
の入力には、各々御御回路（４）カラノ切換制御信号Ｃ
Ｉ−Ｉ Ｇ ３、ＣＨＧ ２、ＣＨＧ １が印加’５れ
、切換制御信号ＣＨＧ １、ＣＨ，Ｇ２、ＣＨＧ ３、
のいずれか−っが論理”１”であるとぎ、その信号が印
加されているＮＡＮＤゲー） （１３）（９Ｈｔｆ）＋
の一つが導通し、選択された分周出力がＮＡＮＤゲート
（１１１から出力される。
理回路図である。周波数切換回路（３）は、分周出力２
０、Ｓ、、９６３が一方の入力に各々印加されたＮＡＮ
Ｄゲー）（８１（９）ＯＩと、ＮＡＮＤ ゲ−）（８）
（９）ａαの出力が印加されたＮＡＮＤゲー）Ｑｌ）か
ら成り、ＮＡＮＤゲー） （８）（９）（１（１の他方
の入力には、各々御御回路（４）カラノ切換制御信号Ｃ
Ｉ−Ｉ Ｇ ３、ＣＨＧ ２、ＣＨＧ １が印加’５れ
、切換制御信号ＣＨＧ １、ＣＨ，Ｇ２、ＣＨＧ ３、
のいずれか−っが論理”１”であるとぎ、その信号が印
加されているＮＡＮＤゲー） （１３）（９Ｈｔｆ）＋
の一つが導通し、選択された分周出力がＮＡＮＤゲート
（１１１から出力される。
クロックジェネレータ（５）は、入力９６１Ｎに印加さ
れた分周出力を反転するインバータａ２１と、クロック
ジェネレータ（５）の動作停止と開始とを制御する制御
信号ＣＬ Ｋ ＣＯＮ Ｔが一方に印加され、インバー
タ（１２１によって反転された分周出力の送出及び遮断
を行うＮＯＲゲートα３）と、ＮＯＲゲー）（＋３）の
出力が印加され、ＦＦが３段接続されて成るカウンタ（
＋４１と、カウンタ０４）の出力Ｑ２、互２、Ｃ３、Ｃ
３が選択的に印加され、クロック信号Ｔ、 、 Ｔ７、
Ｔ、、Ｔ４ヲ出力すルＮ ＯＲケ−トＣ１５１（ＩＧ＋
（１７）（ｌｅ 、！：、Ｎ０ＴｔゲートＱ３１の出力
ＣＬＫとカウンタ０４）の出力Ｑ、、即ち、ＣＰとクロ
ック信号Ｔ３ とが印加され、クロック信号Ｔ、・ＣＰ
−ＣＬＫを出力するＮＡＮＤゲートａ１及びインバータ
Ｇ！＠とから構成される。このクロックジェネレータ（
５）は入力ダ、８に印加された分局出力に基いて、第３
図の波形図に示される様なりロック信号Ｔ、 、 Ｔ、
、’ｒｓ、’ｒ、、’ｒ、−ｃｐ −ＣＬＫｋ作成する
。また、制御信号ＣＬＫＣＯＮＴは、ＨＯＬＤ機能ある
いはＨＯＬＴ機能を実現するものであり、所定命令ある
いは外部からの所定入力により制御信号ＣＬＫＣＯＮＴ
が１”となるとＮ。
れた分周出力を反転するインバータａ２１と、クロック
ジェネレータ（５）の動作停止と開始とを制御する制御
信号ＣＬ Ｋ ＣＯＮ Ｔが一方に印加され、インバー
タ（１２１によって反転された分周出力の送出及び遮断
を行うＮＯＲゲートα３）と、ＮＯＲゲー）（＋３）の
出力が印加され、ＦＦが３段接続されて成るカウンタ（
＋４１と、カウンタ０４）の出力Ｑ２、互２、Ｃ３、Ｃ
３が選択的に印加され、クロック信号Ｔ、 、 Ｔ７、
Ｔ、、Ｔ４ヲ出力すルＮ ＯＲケ−トＣ１５１（ＩＧ＋
（１７）（ｌｅ 、！：、Ｎ０ＴｔゲートＱ３１の出力
ＣＬＫとカウンタ０４）の出力Ｑ、、即ち、ＣＰとクロ
ック信号Ｔ３ とが印加され、クロック信号Ｔ、・ＣＰ
−ＣＬＫを出力するＮＡＮＤゲートａ１及びインバータ
Ｇ！＠とから構成される。このクロックジェネレータ（
５）は入力ダ、８に印加された分局出力に基いて、第３
図の波形図に示される様なりロック信号Ｔ、 、 Ｔ、
、’ｒｓ、’ｒ、、’ｒ、−ｃｐ −ＣＬＫｋ作成する
。また、制御信号ＣＬＫＣＯＮＴは、ＨＯＬＤ機能ある
いはＨＯＬＴ機能を実現するものであり、所定命令ある
いは外部からの所定入力により制御信号ＣＬＫＣＯＮＴ
が１”となるとＮ。
Ｒゲートθ暗ま分周出力を遮断し、また、カウンタ０４
）はリセットされ、クロックジェネレータ（５）の動作
が停止する。一方、ＨＯＬＤ状態あるいはＨＯＬＴ状態
を解除するための外部信号により制御信号ＣＬＫＣＯＮ
Ｔは０”となり、再びクロックジェネレータ（５）の動
作が開始する。
）はリセットされ、クロックジェネレータ（５）の動作
が停止する。一方、ＨＯＬＤ状態あるいはＨＯＬＴ状態
を解除するための外部信号により制御信号ＣＬＫＣＯＮ
Ｔは０”となり、再びクロックジェネレータ（５）の動
作が開始する。
電源切換回路（力は、一端が電源電圧ｖ０１、Ｖｗｇｚ
、■ｏ、に接続され、他端が内部回路の電源ラインｖ、
、。にワイヤードオア接続されたＮチャンネルＭＯ８Ｆ
ＥＴｃ！υ（２り＠と、各Ｎチャンネ＃ＭＯ８ＦＥＴ（
２１）（２り（ハ）のゲートに切換制御信号ＣＨＧＩ、
２．３を印加するレベルシフタ（２４）（ハ）ｃ！０と
から成る。レベルシフタ３４）（ハ）Ｑｅは、内部回路
に印加されている電圧によって切換制御信号ＣＨＧＩ、
２．３の信号レベルが異なるため、ＮチャンネルＭＯ８
ＦＥＴＯυ（１（２３）をスイッチングするのに必要な
レベルに変換するものである。
、■ｏ、に接続され、他端が内部回路の電源ラインｖ、
、。にワイヤードオア接続されたＮチャンネルＭＯ８Ｆ
ＥＴｃ！υ（２り＠と、各Ｎチャンネ＃ＭＯ８ＦＥＴ（
２１）（２り（ハ）のゲートに切換制御信号ＣＨＧＩ、
２．３を印加するレベルシフタ（２４）（ハ）ｃ！０と
から成る。レベルシフタ３４）（ハ）Ｑｅは、内部回路
に印加されている電圧によって切換制御信号ＣＨＧＩ、
２．３の信号レベルが異なるため、ＮチャンネルＭＯ８
ＦＥＴＯυ（１（２３）をスイッチングするのに必要な
レベルに変換するものである。
制御回路（４）は、コンピー−タロシック回路（６）の
インストラクション信号の上位ビットが選択的に印加さ
れたＮＡＮＤゲート（２７）及びＮＯＲゲート（ハ）と
、インストラクション信号の下位ビットが選択的に印加
すｔｔりＮＡＮ Ｄケ−Ｒ９）Ｃ３０）Ｃ３＋１ト、Ｎ
ＡＮＤゲーＨ２）（３■から成るフリップフロップＦＦ
Ｉと、ＮＡＮＤゲー） （３４）（ハ）から成るフリッ
プフロップＦＦ２と、ＮＡＮＤゲート（７）０θから成
る７リツグフロツプＦＦ３と、ＮＡＮＤゲート（至）Ｃ
３！Ｉｆｔ（４０）及びインバータ（４１）（４つ（４
３１とから構成されている。ＦＦＩ、ＦＦ２、ＦＦ３の
各出力は各々切換制御信号ＣＨＧ１、ＣＨＧ２、ＣＨＧ
３として出力され、ＦＦＩ、ＦＦ２、ＦＦ３の各セット
入力には、ＮＡＮＤゲート（ハ）Ｃ３（Ｊｌ Ｏ］）の
出力が印加され更に各リセット入力にはＮＡＮＤゲート
Ｍ（４Ｑの出力がインバータ０υ（４２）（４３’＆介
して各々印加されている。ＮＡＮＤゲート（至）＋ｅｓ
（４１は、ＦＦＩ、ＦＦ２、ＦＦ３のいずれか一つがセ
ットされたとき残りの２つをリセットするものであり、
ＮＡＮＤゲート（支）の入力には、ＮＡＮＤゲート翰（
３１）の出力が印加され、ＮＡＮＤゲー） ４３９の入
力にはＮＡＮＤゲート（２９）Ｃ３１）の出方が印加さ
れ、更にＮＡＮＤゲート（４００Å力にはＮＡＮＤゲー
トＱ９）（至）の出方が印加されている。
インストラクション信号の上位ビットが選択的に印加さ
れたＮＡＮＤゲート（２７）及びＮＯＲゲート（ハ）と
、インストラクション信号の下位ビットが選択的に印加
すｔｔりＮＡＮ Ｄケ−Ｒ９）Ｃ３０）Ｃ３＋１ト、Ｎ
ＡＮＤゲーＨ２）（３■から成るフリップフロップＦＦ
Ｉと、ＮＡＮＤゲー） （３４）（ハ）から成るフリッ
プフロップＦＦ２と、ＮＡＮＤゲート（７）０θから成
る７リツグフロツプＦＦ３と、ＮＡＮＤゲート（至）Ｃ
３！Ｉｆｔ（４０）及びインバータ（４１）（４つ（４
３１とから構成されている。ＦＦＩ、ＦＦ２、ＦＦ３の
各出力は各々切換制御信号ＣＨＧ１、ＣＨＧ２、ＣＨＧ
３として出力され、ＦＦＩ、ＦＦ２、ＦＦ３の各セット
入力には、ＮＡＮＤゲート（ハ）Ｃ３（Ｊｌ Ｏ］）の
出力が印加され更に各リセット入力にはＮＡＮＤゲート
Ｍ（４Ｑの出力がインバータ０υ（４２）（４３’＆介
して各々印加されている。ＮＡＮＤゲート（至）＋ｅｓ
（４１は、ＦＦＩ、ＦＦ２、ＦＦ３のいずれか一つがセ
ットされたとき残りの２つをリセットするものであり、
ＮＡＮＤゲート（支）の入力には、ＮＡＮＤゲート翰（
３１）の出力が印加され、ＮＡＮＤゲー） ４３９の入
力にはＮＡＮＤゲート（２９）Ｃ３１）の出方が印加さ
れ、更にＮＡＮＤゲート（４００Å力にはＮＡＮＤゲー
トＱ９）（至）の出方が印加されている。
一方、ＮＡＮＤゲート（５）には、インストラクション
信号ＩＲ８、ＩＲＩＯ，ｌＲ１２、Ｉ Ｒ１’ ３、及
びクロックジェネレータ（５）で作成されたクロック信
号Ｔ、−ＣＰ−ＣＬＫが印加サレ、ま？、：ＮＯＲゲー
トＣ印には、インストラクション信号ＩＲＱ、ＩＲＩＩ
、及びＮ Ａ Ｎ Ｄゲー）（２７）の出力が印加され
る。ＮＯＲゲート（２印の出力は、各々ＮＡＮＤゲート
＠（至）Ｃ３１）の一方の入力に印加され、ＮＡＮＤゲ
−）（２９１の入力にはインストラクション信号ＩＲＱ
。
信号ＩＲ８、ＩＲＩＯ，ｌＲ１２、Ｉ Ｒ１’ ３、及
びクロックジェネレータ（５）で作成されたクロック信
号Ｔ、−ＣＰ−ＣＬＫが印加サレ、ま？、：ＮＯＲゲー
トＣ印には、インストラクション信号ＩＲＱ、ＩＲＩＩ
、及びＮ Ａ Ｎ Ｄゲー）（２７）の出力が印加され
る。ＮＯＲゲート（２印の出力は、各々ＮＡＮＤゲート
＠（至）Ｃ３１）の一方の入力に印加され、ＮＡＮＤゲ
−）（２９１の入力にはインストラクション信号ＩＲＱ
。
ＮＡＮＤゲート■の入力にはＩＲＩ、ＮＡＮＤゲ−）
Ｃ１，）の入力にはＩＲ２が印加される。即ち、ＮＡＮ
Ｄゲート＠（ハ）（至）０１）及びＮＯＲゲート（至）
で検出されるインストラクションコード（１４ビツトの
命令コード）及びその動作は第４図に示す如く、ＩＲ８
〜ｌＲ１３の上位６ビツトのコードによって電源電圧及
び周波数の切換命令が表わされ、ＩＲＯによって電圧Ｖ
ｌｌｌ１１及び分周出力ダ、が指定され、ＩＲＩによっ
て電圧Ｖ ＠ ｇ！及び分周出力０２が指定され、また
、ＩＲ２によって電圧Ｖｓｓｓ及び分周出力死が指定さ
れるのである。
Ｃ１，）の入力にはＩＲ２が印加される。即ち、ＮＡＮ
Ｄゲート＠（ハ）（至）０１）及びＮＯＲゲート（至）
で検出されるインストラクションコード（１４ビツトの
命令コード）及びその動作は第４図に示す如く、ＩＲ８
〜ｌＲ１３の上位６ビツトのコードによって電源電圧及
び周波数の切換命令が表わされ、ＩＲＯによって電圧Ｖ
ｌｌｌ１１及び分周出力ダ、が指定され、ＩＲＩによっ
て電圧Ｖ ＠ ｇ！及び分周出力０２が指定され、また
、ＩＲ２によって電圧Ｖｓｓｓ及び分周出力死が指定さ
れるのである。
次に、動作を説明する。最初に、ＦＦＩがセット状態に
ある場合、（例えば、電源投入時のイニシャルクリア信
号をＦＦＩのセット入力、及び、ＦＦ２．３のリセット
入力に印加する。）、ＦＦ１の出力、即ち、切換制御信
号ＣＨＧ １は１”であり、ＮチャンネルＭＱＳＦＥＴ
（２］）がオン状態で、電源ライン■。。には電圧■Ｉ
ＩＩＩ、が供給され、一方、ＮＡＮＤゲート００）は導
通して分周出力グ、がクロックジェネレータ（５）の入
力ＳＩＨに印加される。
ある場合、（例えば、電源投入時のイニシャルクリア信
号をＦＦＩのセット入力、及び、ＦＦ２．３のリセット
入力に印加する。）、ＦＦ１の出力、即ち、切換制御信
号ＣＨＧ １は１”であり、ＮチャンネルＭＱＳＦＥＴ
（２］）がオン状態で、電源ライン■。。には電圧■Ｉ
ＩＩＩ、が供給され、一方、ＮＡＮＤゲート００）は導
通して分周出力グ、がクロックジェネレータ（５）の入
力ＳＩＨに印加される。
従って、マイクロコンピータは最も電圧の低い■。、で
動作し、また、処理速度も最も遅くなっており、消費電
力が節約される状態である。
動作し、また、処理速度も最も遅くなっており、消費電
力が節約される状態である。
そこで、例えば、割り込み要求等により、高速処理を必
要とするプログラムを実行しなければならない場合、そ
のプログラムの最初に電源及び周波数切換命令を設けて
おく。この命令コードのビットＸ、が第４図に示す如く
′１”である場合、この命令コードがコンピュータロジ
ック回路（６）のインストラクションレジスタにセット
され、インストラクションバスに送出されると、クロッ
ク信号Ｔ３・ＣＰ −ＣＬＫのタイミングと同期してＮ
ＯＲゲー１の出力が”１”となり、更に、“１”が印加
されているＮ Ａ Ｎ Ｄゲート０］）の出力がクロッ
ク信号Ｔ３・ＣＰ−ＣＬＫのタイミングで′０”となる
。従って、ＦＦ３はＮＡＮＤゲー） Ｃ３１）の出力信
号によりセットされ、また、ＮＡＮＤゲートθ］）の出
力はＮＡＮＤゲート（２Ｑ翰及びインバータ（４１）０
渇を介してＦＦＩ及びＦＦ２のリセット入力に０″を印
加するため、セット状態にあったＦＦ１はリセットされ
る。これにより、切換制御信号ＣＨＧＩは１″から′０
”となり、電源電圧Ｖ、□及び分周出力０３は遮断さｔ
、同時に、ＦＦ３の出力、即ち、切換制御信号ＣＨＧ３
が１”となるため、ＮチャンネルＭＯ８ＦＥＴＧ！３）
か導通して電圧ＶＩ！、３を電源ラインＶｓｓＯに供給
し、一方、ＮＡＮＤゲート（８）が導通して分周出力鵜
をクロックジ区ネレータ（５）の入力ｚ、Ｈに印加する
。よって、内部回路は最も高い電圧によって駆動され、
また、クロックジェネレータ（５）から出力されるクロ
ック信号Ｔ、、Ｔ２、Ｔ、、Ｔ４ 、Ｔ ｓ・ＣＰ−Ｃ
ＬＫの周期は１４となり、４倍の速さでプログラムが処
理される。
要とするプログラムを実行しなければならない場合、そ
のプログラムの最初に電源及び周波数切換命令を設けて
おく。この命令コードのビットＸ、が第４図に示す如く
′１”である場合、この命令コードがコンピュータロジ
ック回路（６）のインストラクションレジスタにセット
され、インストラクションバスに送出されると、クロッ
ク信号Ｔ３・ＣＰ −ＣＬＫのタイミングと同期してＮ
ＯＲゲー１の出力が”１”となり、更に、“１”が印加
されているＮ Ａ Ｎ Ｄゲート０］）の出力がクロッ
ク信号Ｔ３・ＣＰ−ＣＬＫのタイミングで′０”となる
。従って、ＦＦ３はＮＡＮＤゲー） Ｃ３１）の出力信
号によりセットされ、また、ＮＡＮＤゲートθ］）の出
力はＮＡＮＤゲート（２Ｑ翰及びインバータ（４１）０
渇を介してＦＦＩ及びＦＦ２のリセット入力に０″を印
加するため、セット状態にあったＦＦ１はリセットされ
る。これにより、切換制御信号ＣＨＧＩは１″から′０
”となり、電源電圧Ｖ、□及び分周出力０３は遮断さｔ
、同時に、ＦＦ３の出力、即ち、切換制御信号ＣＨＧ３
が１”となるため、ＮチャンネルＭＯ８ＦＥＴＧ！３）
か導通して電圧ＶＩ！、３を電源ラインＶｓｓＯに供給
し、一方、ＮＡＮＤゲート（８）が導通して分周出力鵜
をクロックジ区ネレータ（５）の入力ｚ、Ｈに印加する
。よって、内部回路は最も高い電圧によって駆動され、
また、クロックジェネレータ（５）から出力されるクロ
ック信号Ｔ、、Ｔ２、Ｔ、、Ｔ４ 、Ｔ ｓ・ＣＰ−Ｃ
ＬＫの周期は１４となり、４倍の速さでプログラムが処
理される。
そして、高速処理プログラムの最期に電圧■ｌ１８゜及
び分周出力ｙ３を切換える命令を設けておくことにより
、高速処理プログラムの終了後、前述と同様の動作によ
って、電圧■８，１及び分周出力ダ、が選択され切換え
られるのである・ （へ）発明の効果 上述の如く、本発明によれば、マイクロコンピータ内部
の電源電圧とクロック信号の周期とが命令によって選択
できるため、高速処理のプログラムと低速処理のプログ
ラムとを混在させることが可能であり、汎用性のあるマ
イクロコンピュータが得られる。更に、プログラムによ
ってマイクロコンピュータの消費電力を最少限にできる
ため、特に、電池を電源とするシステムに有効である。
び分周出力ｙ３を切換える命令を設けておくことにより
、高速処理プログラムの終了後、前述と同様の動作によ
って、電圧■８，１及び分周出力ダ、が選択され切換え
られるのである・ （へ）発明の効果 上述の如く、本発明によれば、マイクロコンピータ内部
の電源電圧とクロック信号の周期とが命令によって選択
できるため、高速処理のプログラムと低速処理のプログ
ラムとを混在させることが可能であり、汎用性のあるマ
イクロコンピュータが得られる。更に、プログラムによ
ってマイクロコンピュータの消費電力を最少限にできる
ため、特に、電池を電源とするシステムに有効である。
第１図は本発明の実施例を示すブロック図、第２図は紀
１図に示された主要部を示す論理回路図、第３図はクロ
ック信号の波形図、第４図は命令コード及びその動作を
示す図である。 、主な図番の説明 （１）・・・発振回路、 （２）・・・分周回路、 （
３）・・・周波数切換回路、 （４）・・・制御回路、
（５）・・・クロツクジエネｖ−１、（６１・・・コ
ンピュータロジック回路、（７）・・・電源切換回路。
１図に示された主要部を示す論理回路図、第３図はクロ
ック信号の波形図、第４図は命令コード及びその動作を
示す図である。 、主な図番の説明 （１）・・・発振回路、 （２）・・・分周回路、 （
３）・・・周波数切換回路、 （４）・・・制御回路、
（５）・・・クロツクジエネｖ−１、（６１・・・コ
ンピュータロジック回路、（７）・・・電源切換回路。
Claims (1)
- １、発振回路と、該発振回路の発振出力を分周する分周
回路と、該分周回路の分周出力からシステムのクロック
信号を作成するクロックジェネレータと、該クロック信
号により動作し、プログラムされた命令を順次実行する
コンピュータロジック回路とを備えたマイクロコンピュ
ータに於いて、前記分周回路から出力される周波数の異
なる複数の分周出力のいずれか一つを選択的に前記クロ
ックジェネレータに印加する周波数切換回路と、電圧の
異なる複数の電源電圧のいずれか一つを選択的に内部回
路に供給する電源切換回路と、所定の命令の実行によっ
て前記周波数切換回路及び電源切換回路を連動して制御
する制御回路とを設け、処理速度を選択可能とすると共
に、選択された処理速度に応じた電源電圧を内部回路に
供給することを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118696A JPS6010318A (ja) | 1983-06-29 | 1983-06-29 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58118696A JPS6010318A (ja) | 1983-06-29 | 1983-06-29 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6010318A true JPS6010318A (ja) | 1985-01-19 |
Family
ID=14742892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58118696A Pending JPS6010318A (ja) | 1983-06-29 | 1983-06-29 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6010318A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271331A (ja) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | クロツク発生回路 |
| JPS63282511A (ja) * | 1987-05-14 | 1988-11-18 | Sony Corp | マイクロコンピュ−タのクロック生成回路 |
| EP0359233A2 (en) * | 1988-09-13 | 1990-03-21 | Kabushiki Kaisha Toshiba | Computer system and method for changing operation speed of system bus |
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| EP0632360A1 (en) * | 1993-06-29 | 1995-01-04 | Xerox Corporation | Reducing computer power consumption by dynamic voltage and frequency variation |
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| EP0992876A2 (en) * | 1998-10-07 | 2000-04-12 | Nokia Mobile Phones Ltd. | Method for adjusting power comsumption |
| US6763471B1 (en) | 1999-11-30 | 2004-07-13 | Nec Electronics Corporation | Single chip microcomputer with reduced channel leakage current during a stable low speed operation state |
| US6772356B1 (en) | 2000-04-05 | 2004-08-03 | Advanced Micro Devices, Inc. | System for specifying core voltage for a microprocessor by selectively outputting one of a first, fixed and a second, variable voltage control settings from the microprocessor |
| KR100435976B1 (ko) * | 1995-01-10 | 2004-10-28 | 가부시끼가이샤 히다치 세이사꾸쇼 | 데이타처리장치 |
| JP2005354718A (ja) * | 2000-05-30 | 2005-12-22 | Renesas Technology Corp | 半導体集積回路装置 |
| US7376848B2 (en) | 1997-06-27 | 2008-05-20 | Broadcom Corporation | Battery powered device with dynamic power and performance management |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148430A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Digital device |
-
1983
- 1983-06-29 JP JP58118696A patent/JPS6010318A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7900067B2 (en) | 1997-06-27 | 2011-03-01 | Broadcom Corporation | Battery powered device with dynamic and performance management |
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| EP0992876A3 (en) * | 1998-10-07 | 2004-01-14 | Nokia Corporation | Method for adjusting power comsumption |
| JP2000112544A (ja) * | 1998-10-07 | 2000-04-21 | Nokia Mobile Phones Ltd | 電力消費量の調整方法 |
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